CN110875288A - 半导体器件封装 - Google Patents

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Abstract

本公开提供了半导体器件封装。一种半导体器件封装包括通过封装球安装到封装基板的上表面的半导体芯片。该封装基板包括：球焊盘，在封装基板的上表面上并且连接到封装球；信号迹线，位于封装基板的上表面下面；以及阻抗匹配元件，连接在球焊盘和信号迹线之间。阻抗匹配元件配置为与半导体芯片的终端阻抗建立阻抗匹配。

Description

半导体器件封装
技术领域
本发明构思涉及半导体封装，更具体地，涉及包括安装到封装基板的半导体芯片的半导体器件封装。
背景技术
在高速通信中，电信号对阻抗失配特别敏感。实际上，阻抗失配会是信号损失和信号完整性降低的重要原因。当设计具有彼此通信的多个芯片的半导体封装时，与阻抗失配相关的挑战会特别严重。
发明内容
根据本发明构思的一方面，提供一种半导体器件封装，该半导体器件封装包括通过封装球安装到封装基板的上表面的半导体芯片。该封装基板包括：球焊盘，在封装基板的上表面上并且连接到封装球；信号迹线，位于封装基板的上表面下面；以及阻抗匹配元件，连接在球焊盘和信号迹线之间。阻抗匹配元件配置为与半导体芯片的终端阻抗建立阻抗匹配。
根据本发明构思的另一方面，提供一种半导体器件封装，该半导体器件封装包括通过第一封装球和第二封装球安装到封装基板的上表面的半导体芯片。封装基板包括在封装基板的上表面上并且连接到第一封装球的第一球焊盘以及在封装基板的上表面上并且连接到第二封装球的第二球焊盘。封装基板还包括：第一信号迹线和第二信号迹线，彼此平行地延伸并位于封装基板的上表面下面；第一阻抗匹配元件，连接在第一球焊盘和第一信号迹线之间；以及第二阻抗匹配元件，连接在第二球焊盘和第二信号迹线之间。第一阻抗匹配元件配置为与半导体芯片的第一终端阻抗建立阻抗匹配，第二阻抗匹配元件配置为与半导体芯片的第二终端阻抗建立阻抗匹配。
根据本发明构思的另一方面，提供一种半导体器件封装，该半导体器件封装包括通过第一封装球和第二封装球安装到封装基板的上表面的第一半导体芯片以及通过第三封装球和第四封装球安装在封装基板的上表面上的第二半导体芯片。封装基板包括：第一球焊盘和第二球焊盘，在封装基板的上表面上并分别连接到第一封装球和第二封装球；第三球焊盘和第四球焊盘，在封装基板的上表面上并分别连接到第三封装球和第四封装球；以及第一信号迹线和第二信号迹线，彼此平行地延伸并位于封装基板的上表面下面。封装基板还包括连接在第一球焊盘与第一信号迹线的一端之间的第一阻抗匹配元件以及连接在第二球焊盘与第二信号迹线的一端之间的第二阻抗匹配元件，第一阻抗匹配元件和第二阻抗匹配元件配置为分别与第一半导体芯片的第一终端阻抗和第二终端阻抗建立阻抗匹配。封装基板还包括连接在第三球焊盘与第一信号迹线的另一端之间的第三阻抗匹配元件以及连接在第四球焊盘与第二信号迹线的另一端之间的第四阻抗匹配元件，第三阻抗匹配元件和第四阻抗匹配元件配置为分别与第二半导体芯片的第三终端阻抗和第四终端阻抗建立阻抗匹配。
根据本发明构思的另一方面，提供一种半导体器件封装，该半导体器件封装包括通过封装球安装到封装基板的上表面的半导体芯片，该封装基板包括阻抗匹配元件，该阻抗匹配元件配置为与半导体芯片的终端阻抗建立阻抗匹配。
根据本发明构思的另一方面，提供一种半导体器件封装，该半导体器件封装包括传递差分信号并通过封装球安装到封装基板的上表面的第一半导体芯片和第二半导体芯片，该封装基板包括阻抗匹配元件，该阻抗匹配元件配置为在差分信号路径中与第一半导体芯片和第二半导体芯片中的至少一个的终端阻抗建立阻抗匹配。
根据本发明构思的另一方面，提供一种半导体器件封装，该半导体器件封装包括通过封装球安装到封装基板的上表面的半导体芯片，该封装基板包括螺旋电感器，该螺旋电感器位于该封装基板的上表面处并配置为与半导体芯片的终端阻抗建立阻抗匹配。
附图说明
从以下结合附图的详细描述，本发明构思的实施方式将被更清楚地理解，附图中：
图1是示出根据一实施方式的电子装置的主要部分的剖视图；
图2是示出提供在图1的电子装置的封装球之上和之下的元件之间的连接关系的透视图；
图3是示出提供在用于与图2比较的比较示例的封装球之上和之下的元件之间的连接关系的透视图；
图4和图5是描述图1的电子装置的阻抗失配的用于参考的图；
图6是示出根据一实施方式的电子装置的主要部分的平面图；
图7是示出根据一实施方式的电子装置的主要部分的剖视图；
图8是示出提供在图7的电子装置的封装球之上和之下的元件之间的连接关系的透视图；
图9是示出根据一实施方式的电子装置的主要部分的剖视图；
图10是示出提供在图9的电子装置的封装球之上和之下的元件之间的连接关系的透视图；
图11是示出提供在图10的中间焊盘周围的螺旋电感器的平面图；
图12是示出根据一实施方式的电子装置的主要部分的剖视图；
图13是示出提供在图12的电子装置的封装球之上和之下的元件之间的连接关系的透视图；
图14是示出根据一实施方式的电子装置的主要部分的平面图；
图15是示出根据一实施方式的电子装置的主要部分的剖视图；
图16A至图16D是用于描述根据一实施方式的输入到电子装置/从电子装置输出的信号的特征参数的图；
图17至图18是用于描述根据一实施方式的输入到电子装置/从电子装置输出的信号的散射(S)参数的图；
图19是用于描述根据一实施方式的输入到电子装置/从电子装置输出的信号的阻抗变化的图；
图20是示出根据一实施方式的输入到电子装置/从电子装置输出的信号的时间域反射计(TDR)结果的图；
图21是示出作为应用根据一实施方式的电子装置的示例的固态驱动装置的框图；以及
图22是示出根据一实施方式的螺旋电感器的平面图。
具体实施方式
在下文，将参照附图详细描述实施方式。
图1是示出根据一实施方式的电子装置100的主要部件的剖视图。
参照图1，此实施方式的示例的电子装置10包括封装基板102和在封装基板102的上表面102a之上水平地间隔开的多个半导体器件，该多个半导体器件可以包括第一半导体器件100和第二半导体器件200。封装基板102可以例如是支撑并电连接第一半导体器件100和第二半导体器件200的印刷电路板(PCB)。如在图1中大体地示出，第一半导体器件100可以是具有第一半导体芯片112和下面的第一芯片封装基板110的封装，第二半导体器件200可以是具有第二半导体芯片212和下面的第二芯片封装基板210的封装。例如，第一半导体器件100和第二半导体器件200中的一个或两者可以是球栅阵列(BGA)封装，其中第一和第二芯片封装基板110和210是BGA封装基板。然而，实施方式不限于这种方式。此外，每个半导体器件可以包括配置为多芯片封装的多个半导体芯片。在这种情形下，每个封装的半导体芯片可以在相对于封装基板102的水平的上表面102a的垂直方向上堆叠。
此实施方式的示例的电子装置10还包括插设在第一半导体器件100与封装基板102之间的多个第一封装球108以及插设在第二半导体器件200与封装基板102之间的多个第二封装球208。具体地，如图1所示，第一封装球108可以连接在沿着第一半导体器件100的下表面定位的第一器件球焊盘109与沿着封装基板102的上表面102a定位的第一上球焊盘104之间，第二封装球208可以连接在沿着第二半导体器件200的下表面定位的第二器件球焊盘209与沿着封装基板102的上表面102a定位的第二上球焊盘106之间。在图1的具体示例中，第一器件球焊盘109沿着第一半导体器件100的第一芯片封装基板110的下表面定位，第二器件球焊盘209沿着第二半导体器件200的第二芯片封装基板210的下表面定位。
此实施方式的示例的电子装置10还包括分别构成第一和第二阻抗匹配元件IM1和IM1-1的多个导电通路114和122。在图1的具体示例中，第一阻抗匹配元件IM1连接在第一上球焊盘104与沿着封装基板102的下表面102b定位的第一下焊盘116之间，第二阻抗匹配元件IM1-1连接在第二上球焊盘106与沿着封装基板102的下表面102b定位的第二下焊盘120之间。此外，在图1的具体示例中，信号迹线118沿着封装基板102的下表面102b在第一下焊盘116与第二下焊盘120之间延伸。这里，短语“信号迹线”被广泛地定义为包括在第一下焊盘116和第二下焊盘120之间延伸的任何导电介质，诸如布线和图案化的导电层。
如将在这里随后更详细地描述的，第一和第二阻抗匹配元件IM1和IM1-1(即导电通路114和122)配置为分别与第一半导体器件100和第二半导体器件200的终端阻抗建立阻抗匹配。
在图1中，为了图示的方便，两个半导体器件(100和200)被示出为安装在封装基板102上，但是实施方式不限于这种形式。在另一些实施方式中，三个或更多个半导体器件可以安装在封装基板102上。此外，其它元件(例如无源元件或有源元件)可以进一步安装在封装基板102上。
在本实施方式的示例中，第一和第二半导体器件100和200是球栅阵列(BGA)封装，其中半导体器件的下侧用于放置分别联接到封装球(例如焊球)的球焊盘的格栅。然而，本发明构思不限于BGA封装，在本发明构思的范围内可以采用其它类型的连接方案。此外，注意到，术语“封装球”在这里被广泛定义为包括连接在半导体器件和/或基板的面对焊盘之间的通常为球或凸块的形式的任何导电材料。
如之前提到的，图1的示例的封装基板102包括上表面102a和下表面102b。在一个示例中，封装基板102可以是印刷电路板(PCB)，其可以是单面或双面PCB，并且其可以是单层或多层PCB。
封装基板102的材料示例包括酚醛树脂、环氧树脂和/或聚酰亚胺。封装基板102的更具体示例包括阻燃剂(FR4)、四官能环氧树脂、聚苯醚、环氧树脂/聚亚苯基氧化物、双马来酰亚胺三嗪(BT)、聚酰胺纤维无纺布(thermount)、氰酸酯、聚酰亚胺和/或液晶聚合物。
如之前描述的，多个上球焊盘104和106可以提供在封装基板102的上表面102a上，多个下焊盘116和120可以提供在封装基板102的下表面102b上。图1的示例的第一和第二半导体器件100和200通过包括第一器件球焊盘109之一、第一封装球108之一、第一上球焊盘104之一、第一阻抗匹配元件IM1、下焊盘116、信号迹线118、下焊盘120、第二阻抗匹配元件IM1-1、第二上球焊盘106之一、第二封装球208之一和第二器件球焊盘209之一的信号路径而彼此电连接。具有目标阻抗(例如50欧姆)的电信号可以通过第一和第二封装球108和208传送。电信号可以例如是通过第一和第二封装球108和208传送的两个差分信号(differential signal)中的一个。在这种情形下，类似的信号路径可以被提供用于传送这两个差分信号中的另一个。
如之前描述的，第一半导体器件100可以是包括提供在第一芯片封装基板110上的第一半导体芯片112的第一封装(例如第一BGA封装)，第二半导体器件200可以是包括提供在第二芯片封装基板210上的第二半导体芯片212的第二封装(例如第二BGA封装)。第一和第二芯片封装基板110和210可以由与封装基板102的材料相同的材料形成，然而实施方式不限于这种方式。此外，第一和第二芯片封装基板110和210的每个可以具有比封装基板102的厚度小的厚度，但是再次地，实施方式不限于这种方式。
第一封装球108可以布置在第一半导体器件100的下表面的中心区域和/或外围区域中，第二封装球208可以布置在第二半导体器件200的下表面上的中心区域和/或外围区域中。然而，实施方式不限于第一和第二封装球108和208在第一和第二半导体器件100和200的相应下表面上的任何具体布置。
在一示例实施方式中，第一半导体器件100和第二半导体器件200具有不同的功能。在另一示例实施方式中，第一半导体器件100包括第一半导体芯片112，其是用于控制一个或更多个存储芯片(未示出)的存储控制器，第二半导体器件200包括第二半导体芯片212，其是用于控制第一半导体器件100的存储控制器的主处理器或应用处理器。
第一和第二阻抗匹配元件IM1和IM1-1可以提供在封装基板102中，其分别电连接到第一和第二上球焊盘104和106以补偿由第一和第二封装球108和208引起的阻抗失配。第一和第二阻抗匹配元件IM1和IM1-1可以分别是导电通路114和122，如在本实施方式的示例中。导电通路114可以是穿过封装基板102的第一上球焊盘104与第一下焊盘116之间的开口的贯穿通路，导电通路122可以是穿过封装基板102的第二上球焊盘106与第二下焊盘120之间的开口的贯穿通路。
在图1中，第一和第二阻抗匹配元件IM1和IM1-1是被示出为分别提供在两个封装球(108和208)下面的导电通路114和122，但是实施方式不限于此。在另一些实施方式中，第一和第二阻抗匹配元件IM1和IM1-1可以提供在三个或更多个封装球(108和208)下面。
在实施方式的示例中，第一和第二阻抗匹配元件IM1和IM1-1匹配经过第一和第二封装球108和208的信号传输线的阻抗。具体地，第一和第二阻抗匹配元件IM1和IM1-1可以补偿由使用第一和第二封装球108和208引起的目标阻抗的失配。当信号传输线的输入端和输出端彼此连接时，根据实施方式的阻抗匹配可以引起由两个不同连接端之间的阻抗差异导致的反射减少。第一和第二阻抗匹配元件IM1和IM1-1中的每个可以是被提供用于对应的信号传输线的阻抗匹配元件。
在第一和第二半导体器件100和200中，经过第一和第二封装球108和208中的每个的电信号在降低电容上具有限制，并且由于此，在高速通信中，阻抗会减小，导致电信号的完整性的变差。当电信号从第一半导体器件100的第一器件球焊盘109经由第一封装球108、导电通路114和第一下焊盘116传送时，第一阻抗匹配元件IM1可以补偿由第一封装球108引起的阻抗减小，并且当电信号从第二半导体器件200的第二器件球焊盘209经由第二封装球208、导电通路122和第二下焊盘120传送时，第二阻抗匹配元件IM1-1可以补偿由第二封装球208引起的阻抗减小。
实施方式的电子装置10分别采用导电通路114和122作为第一和第二阻抗匹配元件IM1和IM1-1。通常，阻抗随着导电通路114和122中的每个的长度增大而增大。导电通路114和122中的每个的长度可以基于从电子装置10获得的电信号波形的上升时间来设计。
在电子装置10中，电信号可以在第一半导体器件100和第二半导体器件200之间传送或接收。在图1中，第一和第二阻抗匹配元件IM1和IM1-1被示出为分别提供在第一半导体器件100的第一封装球108和第二半导体器件200的第二封装球208下面，但是本发明构思不限于此。在另一些实施方式中，基于电子装置10的封装设计，第一和第二阻抗匹配元件IM1和IM1-1可以仅提供在第一半导体器件100和第二半导体器件200中的一个下面。
在下面的描述中，将描述其中第一阻抗匹配元件IM1提供在第一半导体器件100的第一封装球108下面的示例，但是该描述可以应用于其中第二阻抗匹配元件IM1-1提供在第二半导体器件200的第二封装球208下面的示例。
图2是在描述提供于图1的电子装置10的封装球之上和之下的元件之间的示范性连接关系时用于参考的透视图，图3是在描述提供于比较示例的封装球之上和之下的元件之间的连接关系时用于参考的透视图。
特别地，图2是用于描述提供在图1的第一半导体器件100之上和之下的连接元件的配置的示例的图。在图2中，为了方便，示出与两个第一封装球108相关的连接元件，如上所述，这些连接元件可以传送两个差分信号。为了说明的目的，第一封装球108被示出为圆柱形形状，但是实施方式不限于这种方式。
如图2所示，第一器件球焊盘109可以设置在第一封装球108的上表面上。第一器件球焊盘109可以连接到封装导电线124。封装导电线124可以是封装迹线。第一上球焊盘104可以设置在第一封装球108的下表面上。第一上球焊盘104可以连接到提供在板基板(图1的102)中的导电通路114。
导电通路114可以是第一阻抗匹配元件IM1，其补偿通过第一封装球108传输的电信号的目标阻抗(例如50Ω)的失配。第一阻抗匹配元件IM1可以是相对于第一封装球108对第一器件球焊盘109和第一下焊盘116之间的传输线进行阻抗匹配的元件。导电通路114可以通过第一下焊盘116连接到信号迹线118。
在图2的示例中，两个第一器件球焊盘109位于封装基板的上表面上并且连接到相应的第一封装球108。此外，一对信号迹线118彼此平行地延伸并位于封装基板的上表面下面(例如在封装基板的下表面上)。两个第一阻抗匹配元件114(IM1)分别连接在一个第一器件球焊盘109与一个信号迹线118之间以及在另一个第一器件球焊盘109与另一个信号迹线118之间。第一阻抗匹配元件114(IM1)配置为与安装在封装基板的上表面上的半导体芯片的第一终端阻抗建立阻抗匹配，另一个第一阻抗匹配元件114(IM1)配置为与半导体芯片的第二终端阻抗建立阻抗匹配。在一示例实施方式中，第一终端阻抗和第二终端阻抗是相等的。此外，在一示例实施方式中，该对信号迹线118在其间具有200微米或更小的间隙。
返回到图1，在应用图2的配置的示例中，半导体器件封装10可以包括通过第一封装球108安装到封装基板102的上表面的第一半导体芯片112以及通过第二封装球208安装在封装基板102的上表面上的第二半导体芯片212。在这种情况下，封装基板102可以包括在封装基板102的上表面上并分别连接到第一封装球108的第一上球焊盘104以及在封装基板102的上表面上并分别连接到第二封装球208的第二上球焊盘106。此外，封装基板102可以包括彼此平行地延伸并位于封装基板102的上表面下面的一对信号迹线118。此外，封装基板102可以包括连接在第一上球焊盘104中的一个与该对信号迹线118中的一个的一端之间的第一阻抗匹配元件114(IM1)、以及连接在第一上球焊盘104中的另一个与该对信号迹线118中的另一个的一端之间的另一第一阻抗匹配元件114(IM1)。这里，两个第一阻抗匹配元件114(IM1)可以配置为与第一半导体芯片112的相应终端阻抗建立阻抗匹配。另外，封装基板102可以包括连接在第二上球焊盘208中的一个与该对信号迹线118中的所述一个的另一端之间的第二阻抗匹配元件122(IM1-1)以及连接在第二上球焊盘208中的另一个与另一个信号迹线118的另一端之间的另一第二阻抗匹配元件122(IM1-1)。这里，两个第二阻抗匹配元件122(IM1-1)可以与第一阻抗匹配元件114(IM1)类似地配置以建立与第二半导体芯片212的相应终端阻抗的阻抗匹配。
除了导电通路114和第一阻抗匹配元件IM1没有设置在第一封装球108下面之外，图3中示出的比较示例可以与图2相同。图3的比较示例可以是其中用于对由第一封装球108引起的电信号进行阻抗匹配的元件没有提供在设置于第一封装球108之上和之下的传输线中的情况。
图4和图5是用于描述图1的电子装置10的阻抗失配的图。
具体地，图4是用于描述提供在基板ST上的传输线(或导电图案)CL1的特征阻抗“Z0”的图。基板ST可以是以上描述的封装基板或板基板(board substrate)。接地线CL2可以设置在基板ST下面。基板ST可以具有介电常数(相对介电常数)“εr”。传输线CL1的宽度和厚度可以分别是w和t。基板ST的厚度可以是h。
具有图4中示出的结构的传输线CL1可以具有分别由以下的等式(1)和(2)表示的电感“L”和电容“C”：
L(nH)≈2×ln(5.98h/(0.8w+t)) (1)
C(pF)≈(0.264×(εr+1.41))/ln(5.98h/(0.8w+t)) (2)
此外，具有图4所示的结构的传输线CL1可以具有由以下的等式(3)表示的特征阻抗“Z0”：
Z0＝31.6×√L(nh)/C(pF) (3)
如从等式(3)而显然的，传输线CL1的特征阻抗“Z0”与电感“L”成比例，并与电容“C”成反比。
此外，传输线CL1的电感“L”可以由以下的等式(4)表示：
L＝μ×((h×trle)/(w)) (4)
其中μ是磁导率，trle是传输线CL1的长度。
如从等式(4)而显然的，传输线CL1的特征阻抗“Z0”与传输线CL1的长度成比例。
图5是用于描述两个导电图案(或导电线)CL3和CL4之间的电容的图。电荷“Q-”和电荷“Q+”可以分别施加到这两个导电图案CL3和CL4，并且电压“V”可以被施加到这两个导电图案CL3和CL4之间。
这两个导电图案CL3和CL4之间的间隔可以是d，这两个导电图案CL3和CL4之间的宽度可以是w，并且这两个导电图案CL3和CL4的表面积可以是A。真空介电常数(绝对介电常数)“ε0”可以提供在这两个导电图案CL3和CL4之间。
这两个导电图案CL3和CL4之间的电容“C”可以由以下的等式(5)表示：
C＝ε0×(A/d) (5)
如从等式(5)而明显的，电容“C”与导电图案CL3和CL4的面积成比例，并与导电图案CL3和CL4之间的间距成反比。
在图1的上述电子装置10中，当电信号经过第一和第二半导体器件100和200中的第一和第二封装球108和208的每个时，由于第一和第二封装球108和208而发生阻抗失配。为了解决这样的问题，可以减小第一和第二封装球108和208的每个的电容，或者可以增大第一和第二封装球108和208的每个的电感。由于封装设计，难以降低第一和第二封装球108和208的每个的电容，因此可以增大第一和第二封装球108和208的每个的电感。
为了增大电感，传输线CL1的长度可以增加。为此，在本实施方式中，用于补偿由第一和第二封装球108和208引起的电信号的阻抗失配的多个阻抗匹配元件(图1的IM1和IM1-1)(例如导电通路)可以分别提供在第一和第二封装球108和208下面。导电通路114和122已经在以上被描述为阻抗匹配元件，但是如下所述，可以使用螺旋电感器来增大电感。
图6是示出根据一实施方式的电子装置10的主要部分的平面图。具体地，图6是图1的电子装置10的一示例的俯视示意图。
参照图6，在电子装置10中，第一半导体器件100和第二半导体器件200安装在封装基板102上。此示例的第一半导体器件100包括第一芯片封装基板110和安装在第一芯片封装基板110上的第一半导体芯片112。类似地，此示例的第二半导体器件200包括第二芯片封装基板210和安装在第二芯片封装基板210上的第二半导体芯片212。
在图6的示例中，第一半导体器件100通过主机接口HIF连接到第二半导体器件200，并且主机接口HIF包括封装球108和208以及上述封装基板102的元件。主机接口HIF可以符合各种标准(例如并行高级技术附件(PATA)标准、串行高级技术附件(SATA)标准、小型计算机系统接口(SCSI)标准、外围组件互连快速(PCIe)标准、通用框架系统(UFS)标准、通用串行总线(USB)标准和雷电(thunderbolt)标准)中的任何一种。
SATA标准可以是SATA系列标准诸如SATA-2、SATA-3和外部SATA(e-SATA)以及SATA-1中的任一种。PCIe标准可以是PCIe系列标准诸如PCIe 2.0、PCIe 2.1、PCIe 3.0和PCIe 4.0以及PCIe 1.0中的任一种。SCSI标准可以是SCSI系列标准诸如并行SCSI、串行连接(SA)-SCSI(SAS)、iSCSI等中的任一种。
图7是示出根据另一实施方式的电子装置20的主要部分的剖视图。在图7中，相同的附图标记表示与之前描述的图1中示出的元件相比相同的元件，因此下面省略对这样的元件的详细描述以避免本公开中的冗余。
图7的实施方式与图1的实施方式的不同之处在于：用作阻抗匹配元件IM2和IM2-1的导电通路114a和122a仅部分地延伸穿过封装基板102。具体地，在电子装置20中，多个焊盘116a和120a(这里被称为中间焊盘)位于上表面102a和下表面201b之间的封装基板102内的给定深度处。此外，信号迹线118a在中间焊盘116a和120a之间在该给定深度处延伸。
尽管图7将中间焊盘116a和120a示出为位于封装基板102的厚度的大约一半的深度处，但是实施方式不限于这种方式。实际上，中间焊盘116a和120a的深度(以及因此导电通路114a和122a的长度)可以被设计为实现期望的阻抗匹配特性(例如，基于从电子装置20获得的电信号波形的上升时间)。
图8是示出提供在图7的电子装置20的封装球之上和之下的元件之间的连接关系的透视图。
具体地，图8是用于描述提供在第一半导体器件(图7的100)的第一封装球108之上和之下的元件之间的连接关系的图。
如图8所示，第一器件球焊盘109可以设置在第一封装球108的上表面上。第一器件球焊盘109可以连接到封装导电线124。封装导电线124可以是封装迹线。第一上球焊盘104可以设置在第一封装球108的下表面上。第一上球焊盘104可以连接到提供在板基板(图7的102)中的导电通路114a。
导电通路114a可以是阻抗匹配元件IM2，其补偿通过第一封装球108传输的电信号的阻抗失配。阻抗匹配元件IM2可以是相对于第一封装球108对第一器件球焊盘109和中间焊盘116a之间的传输线进行阻抗匹配的元件。导电通路114a可以通过中间焊盘116a连接到信号迹线118a。
图9是示出根据一实施方式的电子装置30的主要部分的剖视图。
具体地，除了提供螺旋电感器126和128作为阻抗匹配元件IM3和IM3-1之外，电子装置30可以与图1的电子装置10相同。在图9中，相同的附图标记表示与之前描述的图1中示出的元件相比相同的元件，因此下面省略对这样的元件的详细描述以避免本公开中的冗余。
在电子装置30中，多个中间焊盘116b和120b可以提供在封装基板102的内部中。中间焊盘116b和120b可以被提供为在从封装基板102的上表面102a到下表面102b的方向上具有特定深度。导电通路114b可以提供在第一上球焊盘104和中间焊盘116b之间，导电通路122b可以提供在第二上球焊盘106和中间焊盘120b之间。螺旋电感器126可以被提供为中间焊盘116b周围的阻抗匹配元件IM3，螺旋电感器128可以被提供为中间焊盘120b周围的阻抗匹配元件IM3-1。
中间焊盘116b和120b的一端可以分别连接到导电通路114b和122b。中间焊盘116b和120b的另一端可以连接到提供在封装基板102中的信号迹线118b。导电通路114b和122b可以是提供在封装基板102中的内部通路。信号迹线118b可以是提供在封装基板102中的内部板导电线。螺旋电感器126和128的每个缠绕的线圈的匝数可以基于从电子装置30获得的电信号波形的上升时间来调整。
图10是示出提供在图9的电子装置30的封装球之上和之下的元件之间的连接关系的透视图，图11是示出提供在图10的中间焊盘周围的螺旋电感器的平面图。
具体地，图10和图11是用于描述提供在第一半导体器件(图9的100)的第一封装球108之上和之下的元件之间的连接关系的图。
如图10所示，第一器件球焊盘109可以设置在第一封装球108的上表面上。第一器件球焊盘109可以连接到封装导电线124。封装导电线124可以是封装迹线。第一上球焊盘104可以设置在第一封装球108的下表面上。第一上球焊盘104可以连接到提供在板基板(图9中的102)中的导电通路114b。
中间焊盘116b可以提供在导电通路114b下面。螺旋电感器126可以提供在中间焊盘116b周围。螺旋电感器126可以包括提供在中间焊盘116b周围的螺旋导电层126L。构成螺旋电感器126的螺旋导电层126L的卷绕数可以基于从电子装置30获得的电信号波形的上升时间来调整。
螺旋电感器126可以是阻抗匹配元件IM3，其补偿通过第一封装球108传输的电信号的阻抗失配。阻抗匹配元件IM3可以是相对于第一封装球108用于对第一器件球焊盘109和中间焊盘116b之间的传输线进行阻抗匹配的元件。螺旋电感器126可以连接到信号迹线118b。螺旋导电层126L的一端可以连接到中间焊盘116b，其另一端可以连接到信号迹线118b。
图12是示出根据一实施方式的电子装置40的主要部分的剖视图。
具体地，除了提供螺旋电感器126a和128a作为阻抗匹配元件IM4和IM4-1之外，电子装置40可以与图1的电子装置10相同。在图12中，相同的附图标记表示与之前描述的图1中示出的元件相比相同的元件，因此，下面省略对这样的元件的详细描述以避免本公开中的冗余。
在电子装置40中，多个下焊盘116和120可以提供在封装基板102的下部分中。导电通路114可以被提供为第一上球焊盘104和第一下焊盘116之间的阻抗匹配元件IM1，导电通路122可以被提供为第二上球焊盘106和第二下焊盘120之间的阻抗匹配元件IM1-1。螺旋电感器126a可以被提供为第一下焊盘116周围的阻抗匹配元件IM4，螺旋电感器128a可以被提供为第二下焊盘120周围的阻抗匹配元件IM4-1。
第一和第二下焊盘116和120的一端可以分别连接到导电通路114和122。第一和第二下焊盘116和120的另一端可以连接到提供在封装基板102中的信号迹线118。导电通路114和122的每个可以是提供在封装基板102中的贯穿通路。信号迹线118可以是提供在封装基板102中的内部板导电线。螺旋电感器126a和128a的每个缠绕的线圈的匝数可以基于从电子装置40获得的电信号波形的上升时间来调整。
图13是示出提供在图12的电子装置40的封装球之上和之下的元件之间的连接关系的透视图。
具体地，图13是用于描述提供在第一半导体器件(图12的100)的第一封装球108之上和之下的元件之间的连接关系的图。如图13所示，第一器件球焊盘109可以设置在第一封装球108的上表面上。第一器件球焊盘109可以连接到封装导电线124。第一上球焊盘104可以连接到设置在板基板(图12的102)中的导电通路114。
第一下焊盘116可以提供在导电通路114下面。螺旋电感器126可以提供在第一下焊盘116周围。螺旋电感器126可以包括提供在第一下焊盘116周围的螺旋导电层126L。构成螺旋电感器126的螺旋导电层126L的缠绕数可以基于从电子装置40获得的电信号波形的上升时间来调整。
螺旋电感器126可以是阻抗匹配元件IM4，其补偿通过第一封装球108传输的电信号的阻抗失配。阻抗匹配元件IM4可以是相对于第一封装球108对第一器件球焊盘109和第一下焊盘116之间的传输线进行阻抗匹配的元件。螺旋电感器126可以连接到信号迹线118。螺旋导电层126L的一端可以连接到第一下焊盘116，其另一端可以连接到信号迹线118。
图14是示出根据一实施方式的电子装置60的主要部分的平面图。
参照图14，在电子装置60中，第一半导体器件100a和第二半导体器件200a可以安装在封装基板102上。在第一半导体器件100a中，第一存储半导体芯片112a、第二存储半导体芯片112b以及用于控制第一存储半导体芯片112a和第二存储半导体芯片112b的存储控制芯片112c可以安装在第一芯片封装基板110a上。
第一半导体器件100a可以是封装模块。第二半导体器件200a可以是封装模块，除了主控制芯片212a之外其上还安装有另外的芯片。在第二半导体器件200a中，主控制芯片212a可以安装在第二芯片封装基板210a上。
第一半导体器件100a的存储控制芯片112c可以通过主机接口HIF连接到第二半导体器件200a的主控制芯片212a。主机接口HIF可以使用以上参照图6描述的标准中的一种。
以上描述的第一和第二封装球108和208、被提供为阻抗匹配元件(IM1、IM2、IM3、IM4、IM1-1、IM1-1、IM2-1、IM3-1和IM4-1)的导电通路114、114a和114b、螺旋电感器126和126a以及信号迹线118、118a和118b可以是连接到电子装置60的主机接口HIF的元件。
图15是示出根据一实施方式的电子装置70的主要部分的剖视图。在图15中，相同的附图标记表示与之前描述的图1、图7和图9中示出的元件相比相同的元件，因此下面省略对这样的元件的详细描述以避免本公开中的冗余。
具体地，除了电子装置包括具有不同长度的多个导电通路114c、114d、122c和122d以减小第一和第二半导体器件100和200之间的通道之间的信号延迟差异之外，电子装置70可以与图1的电子装置10相同。在下面参照图15给出的描述中，将省略或简要给出与图1相同的描述。
具有不同长度的导电通路114c和114d可以对应于第一半导体器件100提供在封装基板102中。导电通路114c可以是将第一上球焊盘104连接到中间焊盘116c的通路，导电通路114d可以是将另一第一上球焊盘104连接到中间焊盘116d的通路。具有不同长度的导电通路122c和122d可以对应于第二半导体器件200提供在封装基板102中。导电通路122c可以是将第二上球焊盘106连接到中间焊盘120c的通路，导电通路122d可以是将另一第二上球焊盘106连接到中间焊盘120d的通路。
信号迹线118c可以将中间焊盘116c连接到中间焊盘120c。信号迹线118d可以将中间焊盘116d连接到中间焊盘120d。导电通路114c、114d、122c和122d可以被提供为具有不同的长度，因此可以是用于减小通道之间的信号延迟差异的信号延迟差异减小电路元件。
换句话说，通过使用多个封装球(108和208)，第一半导体器件100和第二半导体器件200可以减小通过导电通路114c、信号迹线118c和导电通路122c之间的信号通道的第一信号延迟与通过导电通路114d、信号迹线118d和导电通路122d之间的信号通道的第二信号延迟之间的信号延迟差异。
此外，导电通路114c、114d、122c和122d可以用作阻抗匹配元件IM1和IM1-1。在图15中，导电通路114c、114d、122c和122d被描述为信号延迟差异减小电路元件，但是可以使用螺旋电感器来代替导电通路。
图16A至图16D是在描述输入到电子装置/从电子装置输出的信号的特征参数时作为参考的图。
具体地，图16A至图16D是在描述用于评估输入到根据一实施方式的电子装置/从该电子装置输出的信号(即电信号)的特性的散射(S)参数时作为参考的图。在图16A至图16D中，示出多个端口P1至P4，并且端口P1至P4中的每个可以是通过其输入信号的输入端口或通过其输出信号的输出端口。
图16A在描述表示反射损失的S11参数时作为参考。S11参数可以是通过测量信号的电平而获得的参数，该信号通过输入端口(例如端口P1)输入到传输线并被反射回传输线的输入端口(例如端口P1)。S11参数可以是表示传输线与目标阻抗(例如50欧姆)匹配的程度的参数。
图16B在描述表示插入损失(或传输损失)的S21参数时作为参考。S21参数可以是通过测量信号的电平而获得的参数，该信号通过输入端口(例如端口P1)输入到传输线并经过传输线的输出端口(例如端口P2)。插入损失可以表示传输线的信号传输能力。插入损失可以指示所传输的信号的完整性和连接部分自身的带宽。
图16C在描述表示邻近串扰损失的S31参数时作为参考。S31参数可以是表示当信号被输入到输入端口(例如端口P1)时该信号对相邻输入端口(即通道P3)的影响的参数。
图16D在描述表示长距离串扰损失的S41参数时作为参考。S41参数可以是表示当信号被输入到输入端口(例如端口P1)时该信号对远的输出端口(即通道P4)的影响的参数。
图17至图18是用于描述输入到根据一实施方式的电子装置的从器件球焊盘(图1中的109或209)到中间焊盘(图7的116a或图9的116b)或者下焊盘(图1的116)的传输线/从该传输线输出的信号的某些S参数的图。
具体地，图17示出表示插入损失(或传输损失)的S21参数，图18示出表示反射损失的S11参数。在图17和图18中，R表示如图3所示的仅包括封装球108部件的比较示例，THV表示如图2(和图8)所示的其中对应于阻抗匹配元件的导电通路连接到封装球108部件的示例，RDI表示如图10所示的其中对应于阻抗匹配元件的螺旋电感器连接到封装球108部件的示例。
如图17和图18所示，在频率m1、m2和m3中的每个处，相对于比较示例R，在由RDI和THV表示的实施方式中，电子装置的插入损失和反射损失都被改善。这些结果表明，根据这里的实施方式的输入到传输线的信号/从传输线输出的信号的阻抗匹配被改善。
图19是用于描述输入到电子装置/从电子装置输出的信号的阻抗变化的图。具体地，输入到电子装置/从电子装置输出的信号的阻抗变化可以通过时域反射计(TDR)装置500获得。此示例的TDR装置500包括TDR模块300和测量装置400。TDR模块300可以包括用于施加步进脉冲的步进发生器，特征阻抗“Zs”可以设定为例如50欧姆。在测量装置500中，作为示例，传输线的特征阻抗“Z0”可以设定为50欧姆，负载阻抗“ZLoad”可以设定为50欧姆。
TDR装置500可以将入射电压波的幅度与反射电压波的幅度比较以追踪阻抗的变化。在TDR装置500中，当来自发射器的能量入射在传输介质上时，阻抗变化，并且反射的能量被传递到发射器。因此，被反射的能量的量与传输的能量的量和阻抗的变化成比例。
图20是示出输入到根据一实施方式的电子装置/从该电子装置输出的信号的TDR结果的图。
具体地，图20是示出通过使用TDR装置500测量输入到根据一实施方式的电子装置中的从器件球焊盘(图1中的109或209)到中间焊盘(图7的116a或图9的116b)或者下焊盘(图1的116)的传输线/从该传输线输出的信号而获得的结果的图。如之前的，R表示如图3所示的仅包括封装球108部件的比较示例，THV表示如图2(和图8)所示的其中对应于阻抗匹配元件的导电通路连接到封装球108部件的示例，RDI表示如图10所示的其中对应于阻抗匹配元件的螺旋电感器连接到封装球108部件的示例。
如图20所示，关于时间m1和m2，与比较示例R相比，反射在由RDI和THV表示的实施方式中被改善。这些结果进一步表明根据这里的实施方式的输入到传输线/从该传输线输出的信号的阻抗匹配被改善。
图21是示出作为根据这里描述的实施方式的电子装置的示例的固态驱动器(SSD)装置1100的框图。
参照图21，此示例的SSD装置1100包括多个非易失性存储器1110、控制器1120和接口1130，它们安装在基板板(诸如对应于这里描述的实施方式的封装基板)上。例如，基板板可以包括用于补偿非易失性存储器1110和控制器1120之间的阻抗失配的阻抗匹配元件。
响应于主机HOST的写/读请求，控制器1120可以通过接口1130响应主机HOST的写/读请求，以读取存储在每个非易失性存储器1110中的数据以及将数据存储在每个非易失性存储器1110中。
SSD装置1100可以包括没有示出的各种其它元件，其示例包括一个或更多个电阻器、电容器、电感器、开关、温度传感器、DC-DC转换器以及无源或有源元件诸如用于产生时钟的石英或电压调节器。
图22是用于描述本发明构思的另一实施方式的图。在与图9-图13相关的之前的实施方式中，用于阻抗匹配的螺旋电感器位于封装基板102的上表面下面。图22示出可选的实施方式，其中螺旋电感器围绕封装基板102的上表面上的第一上球焊盘104。类似地，差分信号迹线118b也可以沿着封装基板102的上表面延伸。
尽管已经参照附图具体示出和描述了本发明构思的实施方式，但是将理解，可以在其中进行形式和细节上的各种改变而没有脱离本发明构思的精神和范围，本发明构思的精神和范围由权利要求书至少部分地阐述。
本申请要求于2018年8月30日在韩国知识产权局提交的第10-2018-0103032号韩国专利申请的优先权，其公开内容通过引用整体结合于此。

Claims (25)

1.一种半导体器件封装，包括通过封装球安装到封装基板的上表面的半导体芯片，所述封装基板包括：
球焊盘，在所述封装基板的所述上表面上并且连接到所述封装球；
信号迹线，位于所述封装基板的所述上表面下面；以及
阻抗匹配元件，连接在所述球焊盘和所述信号迹线之间，所述阻抗匹配元件配置为与所述半导体芯片的终端阻抗建立阻抗匹配。
2.根据权利要求1所述的半导体器件封装，其中所述信号迹线沿着所述封装基板的下表面水平地延伸。
3.根据权利要求2所述的半导体器件封装，其中所述阻抗匹配元件在所述封装基板内垂直地延伸。
4.根据权利要求3所述的半导体器件封装，还包括在所述封装基板的所述下表面上并且连接到所述信号迹线的下焊盘，其中所述阻抗匹配元件在所述球焊盘和所述下焊盘之间延伸。
5.根据权利要求4所述的半导体器件封装，其中所述阻抗匹配元件包括在所述球焊盘和所述下焊盘之间延伸的导电通路。
6.根据权利要求5所述的半导体器件封装，其中所述阻抗匹配元件还包括在所述下焊盘周围并且电连接在所述信号迹线和所述下焊盘之间的螺旋导电层。
7.根据权利要求1所述的半导体器件封装，其中所述信号迹线在所述封装基板的所述上表面和所述封装基板的下表面之间水平地延伸，并且所述阻抗匹配元件在所述封装基板内垂直地延伸。
8.根据权利要求7所述的半导体器件封装，还包括位于所述封装基板的所述上表面与所述封装基板的下表面之间并且连接到所述信号迹线的中间焊盘，其中所述阻抗匹配元件在所述球焊盘和所述中间焊盘之间延伸。
9.根据权利要求8所述的半导体器件封装，其中所述阻抗匹配元件包括在所述球焊盘和所述中间焊盘之间延伸的导电通路。
10.根据权利要求9所述的半导体器件封装，其中所述阻抗匹配元件还包括在所述中间焊盘周围并且电连接在所述信号迹线和所述中间焊盘之间的螺旋导电层。
11.一种半导体器件封装，包括通过第一封装球和第二封装球安装到封装基板的上表面的半导体芯片，所述封装基板包括：
第一球焊盘和第二球焊盘，该第一球焊盘在所述封装基板的所述上表面上并且连接到所述第一封装球，该第二球焊盘在所述封装基板的所述上表面上并且连接到所述第二封装球；
第一信号迹线和第二信号迹线，彼此平行地延伸并位于所述封装基板的所述上表面下面；
第一阻抗匹配元件，连接在所述第一球焊盘和所述第一信号迹线之间，所述第一阻抗匹配元件配置为与所述半导体芯片的第一终端阻抗建立阻抗匹配；以及
第二阻抗匹配元件，连接在所述第二球焊盘和所述第二信号迹线之间，所述第二阻抗匹配元件配置为与所述半导体芯片的第二终端阻抗建立阻抗匹配。
12.根据权利要求11所述的半导体器件封装，其中所述第一终端阻抗和所述第二终端阻抗是相等的。
13.根据权利要求11所述的半导体器件封装，其中所述第一信号迹线和所述第二信号迹线分别用于传输第一差分信号和第二差分信号。
14.根据权利要求11所述的半导体器件封装，其中所述第一信号迹线和所述第二信号迹线沿着所述封装基板的下表面水平地延伸，并且所述第一阻抗匹配元件和所述第二阻抗匹配元件在所述封装基板内垂直地延伸。
15.根据权利要求14所述的半导体器件封装，还包括在所述封装基板的所述下表面上并分别连接到所述第一信号迹线和所述第二信号迹线的第一下焊盘和第二下焊盘，
其中所述第一阻抗匹配元件在所述第一球焊盘和所述第一下焊盘之间延伸，所述第二阻抗匹配元件在所述第二球焊盘和所述第二下焊盘之间延伸。
16.根据权利要求15所述的半导体器件封装，其中所述第一阻抗匹配元件包括在所述第一球焊盘和所述第一下焊盘之间延伸的第一导电通路，并且
其中所述第二阻抗匹配元件包括在所述第二球焊盘和所述第二下焊盘之间延伸的第二导电通路。
17.根据权利要求11所述的半导体器件封装，其中所述第一信号迹线和所述第二信号迹线在所述封装基板的所述上表面与所述封装基板的下表面之间水平地延伸，并且所述第一阻抗匹配元件和所述第二阻抗匹配元件在所述封装基板内垂直地延伸。
18.根据权利要求17所述的半导体器件封装，还包括：
第一中间焊盘，位于所述封装基板的所述上表面和所述下表面之间并且连接到所述第一信号迹线，其中所述第一阻抗匹配元件在所述第一球焊盘和所述第一中间焊盘之间延伸；和
第二中间焊盘，位于所述封装基板的所述上表面和所述下表面之间并且连接到所述第二信号迹线，其中所述第二阻抗匹配元件在所述第二球焊盘和所述第二中间焊盘之间延伸。
19.一种半导体器件封装，包括通过第一封装球和第二封装球安装到封装基板的上表面的第一半导体芯片以及通过第三封装球和第四封装球安装到所述封装基板的所述上表面的第二半导体芯片，所述封装基板包括：
第一球焊盘和第二球焊盘，在所述封装基板的所述上表面上并分别连接到所述第一封装球和所述第二封装球；
第三球焊盘和第四球焊盘，在所述封装基板的所述上表面上并分别连接到所述第三封装球和所述第四封装球；
第一信号迹线和第二信号迹线，彼此平行地延伸并位于所述封装基板的所述上表面下面；
第一阻抗匹配元件和第二阻抗匹配元件，该第一阻抗匹配元件连接在所述第一球焊盘与所述第一信号迹线的一端之间，该第二阻抗匹配元件连接在所述第二球焊盘与所述第二信号迹线的一端之间，所述第一阻抗匹配元件和所述第二阻抗匹配元件配置为分别与所述第一半导体芯片的第一终端阻抗和第二终端阻抗建立阻抗匹配；以及
第三阻抗匹配元件和第四阻抗匹配元件，该第三阻抗匹配元件连接在所述第三球焊盘与所述第一信号迹线的另一端之间，该第四阻抗匹配元件连接在所述第四球焊盘与所述第二信号迹线的另一端之间，所述第三阻抗匹配元件和所述第四阻抗匹配元件配置为分别与所述第二半导体芯片的第三终端阻抗和第四终端阻抗建立阻抗匹配。
20.根据权利要求19所述的半导体器件封装，其中所述第一信号迹线和所述第二信号迹线分别用于传输第一差分信号和第二差分信号。
21.根据权利要求19所述的半导体器件封装，其中所述第一信号迹线和所述第二信号迹线沿着所述封装基板的下表面水平地延伸，所述第一阻抗匹配元件和所述第二阻抗匹配元件在所述封装基板内垂直地延伸。
22.根据权利要求19所述的半导体器件封装，还包括在所述封装基板的下表面上并分别连接到所述第一信号迹线和所述第二信号迹线的第一下焊盘和第二下焊盘，
其中所述第一阻抗匹配元件在所述第一球焊盘和所述第一下焊盘之间延伸，所述第二阻抗匹配元件在所述第二球焊盘和所述第二下焊盘之间延伸。
23.根据权利要求22所述的半导体器件封装，其中所述第一阻抗匹配元件包括在所述第一球焊盘和所述第一下焊盘之间延伸的第一导电通路，并且
其中所述第二阻抗匹配元件包括在所述第二球焊盘和所述第二下焊盘之间延伸的第二导电通路。
24.根据权利要求22所述的半导体器件封装，其中所述第一阻抗匹配元件还包括在所述第一下焊盘周围并电连接在所述第一信号迹线和所述第一下焊盘之间的第一螺旋导电层，并且
其中所述第二阻抗匹配元件还包括在所述第二下焊盘周围并电连接在所述第二信号迹线和所述第二下焊盘之间的第二螺旋导电层。
25.根据权利要求19所述的半导体器件封装，其中所述第一信号迹线和所述第二信号迹线在所述封装基板的所述上表面与所述封装基板的下表面之间水平地延伸，并且所述第一阻抗匹配元件至所述第四阻抗匹配元件在所述封装基板内垂直地延伸。
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