JP2008113010A - 垂直型熱放出通路を持つ積層型半導体パッケージ及びその製造方法 - Google Patents

垂直型熱放出通路を持つ積層型半導体パッケージ及びその製造方法 Download PDF

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Abstract

【課題】垂直型熱放出通路を持つ積層型半導体パッケージを提供する。
【解決手段】半導体チップが搭載されうる基板と、基板に垂直に積層された２つ以上の半導体チップと、最初に積層された半導体チップ上にある蒸発部と、蒸発部の上から二番目以後に積層された半導体チップを貫通して形成された冷却用貫通ホールと、積層された半導体チップの最上部に位置して冷却用貫通ホールの上部を密封する凝縮部と、蒸発部、冷却用貫通ホール及び凝縮部により密閉される冷却通路を満たす冷媒と、を備えることを特徴とする垂直型熱放出通路を持つ積層型半導体パッケージ。これにより、積層型半導体パッケージで、個別半導体チップで発生する熱による温度差を低減でき、熱を外部に迅速に放出できる。
【選択図】図４

Description

本発明は、半導体パッケージ及びその製造方法に係り、さらに詳細には積層型半導体チップ内部に垂直型熱放出通路を持つ積層型半導体パッケージ（ＷＳＰ：Ｗａｆｅｒ Ｓｔａｃｋｅｄ Ｐａｃｋａｇｅ）及びその製造方法に関する。
メモリ半導体素子にある高集積化の達成方向としては、従来ではウェーハ製造段階でデザインルールをさらに細くし、トランジスタやキャパシタのような内部の構成要素を３次元的に配列して、小さなウェーハ面積内にさらに多くの集積回路を取り入れることによって集積度を高める方向が主流であった。しかし、最近では薄肉の半導体チップを垂直に積層して、一つの半導体パッケージ内部にさらに多くの半導体チップを実装してその集積度を高めている。このように半導体パッケージ製造技術を通じてメモリ半導体素子の集積度を高める方式は、ウェーハ製造段階で集積度を高める時と比較して、コスト、研究開発時間及び工程実現の側面で多くの長所をもっているために、これについての研究が活発に展開されている。
一方、ＮＡＮＤフラッシュのようなメモリ半導体素子の半導体チップは、入出力パッド（ＩＯ パッド）が半導体チップの片側領域にのみ偏重されている。このために、ＮＡＮＤフラッシュ素子が高速で動作時、この部分で熱が多く発生する‘ホットスポット’現象が現れる。また、高速ＤＤＲ ＤＲＡＭが４つ以上積層されたＷＳＰは、比較的消耗電力の高い半導体チップが複数積層されたため、積層された半導体チップが動作中に高い熱を発生させる。特に、ＷＳＰは上下間半導体チップを接着する過程で多量の接着剤を使用するために、半導体チップの中央部では外部に熱を効果的に放出させられない問題が、ＷＳＰの信頼性を落とす要因になっている。
特に最近、マイクロプロセッサーやマイクロコントローラ機能の半導体チップをメモリ機能の半導体チップと共に積層して一つの統合型半導体パッケージにするＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）についての研究が活発に進められている。この場合、マイクロプロセッサーやマイクロコントローラ機能の半導体チップで発生する多量の熱を外部に効果的に放出させることは、商用化の可能なＳＩＰを実現させるために解決すべき重要な課題になっている。
図１は、従来技術によるＷＳＰを説明するための断面図であり、図２は、図１のＩＩ部分についての拡大断面図である。
図１及び図２を参照すれば、従来技術による半導体パッケージ５０は、印刷回路パターンが形成された基板１０上に４個の半導体チップ１６が積層され、前記それぞれの半導体チップ１６は、ビアコンタクト１８を通じて下部の基板１０と電気的に互いに連結される。前記基板１０は、貫通ホール１２及びソルダーボール１２を通じて積層された半導体チップ１６の機能を外部に拡張させる。図面で参照符号２０は、前記基板１０の上部及び半導体チップ１６を密封する封止樹脂を表す。
ここで上部半導体チップ１６と下部半導体チップ１６との電気的連結は、図２のように金属材質のビアコンタクト１８を通じて行われ、ビアコンタクト１８以外の領域は接着剤２２により物理的に互いに接合される。
図３は、４個の半導体チップが積層されたＷＳＰで、上の二つの半導体チップで発生する熱による接合温度をシミュレーションしたグラフである。
図３を参照すれば、ＤＤＲ ＤＲＡＭが４つ積層されたＷＳＰで熱放出環境が自然対流環境である時に発生する熱であり、グラフのＸ軸は、上部にある２個の半導体チップの消耗電力を表し、Ｙ軸は、この時に発生する熱を表す。消耗電力が０．２Ｗ以上である場合、ＷＳＰの温度は、製品の規格で信頼性を保証する最大温度である８５℃を上回ると予想される。特に、ＮＡＮＤフラッシュ製品が積層された場合や、マイクロプロセッサーとメモリ製品が積層された場合には、ホットスポット現象及びマイクロプロセッサーで発生する多くの熱によって半導体パッケージ表面の温度はさらに高くなると予想される。したがって、ＷＳＰの信頼性を高めるためにＷＳＰ内部で発生する多くの熱を外部に効果的に放熱させるための対策が必要な実情である。
本発明が解決しようとする技術的課題は、前述した問題点を解決できるように積層された半導体チップの内部で垂直型熱放出通路を持つＷＳＰを提供するところにある。
本発明が解決しようとする他の技術的課題は、前記垂直型熱放出通路を持つＷＳＰの製造方法を提供するところにある。
前記技術的課題を達成するために本発明の第１及び第２の実施の態様による垂直型熱放出通路を持つＷＳＰは、半導体チップが搭載されうる基板と、前記基板に垂直に積層された２つ以上の半導体チップと、前記最初に積層された半導体チップ上にある蒸発部と、前記蒸発部の上から二番目以後に積層された半導体チップを貫通して形成された冷却用貫通ホールと、前記積層された半導体チップの最上部に位置して前記冷却用貫通ホールの上部を密封する凝縮部と、前記蒸発部、冷却用貫通ホール及び凝縮部により密閉される冷却通路を満たす冷媒と、を備えることを特徴とする。
本発明の第１の実施の態様によれば、前記熱放出貫通ホールを持つ積層された半導体チップの間及び最上部にある半導体チップと前記凝縮部とは、金属層による金属接合によって密封されることが望ましい。
また本発明の望ましい実施形態によれば、前記冷却用貫通ホールは、前記冷却用貫通ホールと連結されてそのエッジに沿って形成され、冷却用貫通ホールよりさらに小径の複数のマイクロホールをさらに備えることが望ましい。
本発明の第２の実施の態様によれば、前記熱放出貫通ホールを持つ積層された半導体チップの間及び最上部にある半導体チップと前記凝縮部とは、絶縁材質のブリッジリングにより密封されることが望ましい。
望ましくは、前記垂直に積層された２つ以上の半導体チップは、内部を貫通して前記基板に電気的に連結されるビアコンタクトをさらに備えることが望ましく、前記ＷＳＰは、前記基板の上部と、前記積層された半導体チップを密封する封止樹脂と、前記基板の下部に付着されたソルダーボールとをさらに備えることが望ましい。
また前記凝縮部は、上部面が前記封止樹脂の外部に露出されていることが望ましいが、この時、前記凝縮部上に形成された熱伝逹物質（Ｔｈｅｒｍａｌ Ｉｎｔｅｒｆａｃｅ Ｍａｔｅｒｉａｌ：ＴＩＭ）層及び前記ＴＩＭ層上に形成された冷却装置をさらに備えることができる。前記冷却装置は、ヒートスプレッダー、ヒートシンク、ペルチェ効果を奏する物質及び冷却ファンのうち一つでありうる。
前記技術的課題を達成するために本発明の第３の実施の態様による垂直型熱放出通路を持つＷＳＰは、半導体チップが搭載されうる基板と、前記基板に垂直に積層された２つ以上の半導体チップと、二番目から積層された前記半導体チップを貫通して形成された冷却用貫通ホールと、前記冷却用貫通ホールの内部に挿入され、中央に形成された第１貫通ホールと前記第１貫通ホールの周辺にマイクロホールとが形成されたマイクロヒートパイプ本体と、前記マイクロヒートパイプ本体の下部を密封する第１密封栓と、前記マイクロヒートパイプ本体の上部を密封する第２密封栓と、前記密封された前記マイクロヒートパイプ本体の内部にある冷媒を含むマイクロヒートパイプと、を備えることを特徴とする。
本発明の望ましい実施形態によれば、前記ＷＳＰは、下部は前記最初に積層された半導体チップ上と接触され、上部は前記第１密封栓と接触される蒸発部と、上部は外部に露出され、下部は前記第２密封栓と接触される凝縮部と、をさらに備える。
前記他の技術的課題を達成するために本発明の第１及び第２の実施の態様による垂直型熱放出通路を持つＷＳＰの製造方法は、第１半導体チップを基板上に搭載して前記第１半導体チップ上に蒸発部を積層する工程と、前記第１半導体チップが搭載された基板上に冷却用貫通ホールを持つ他の半導体チップを積載する工程と、前記第１半導体チップと他の半導体チップとを整列及び接合させる工程と、前記積層された他の半導体チップの冷却用貫通ホール周辺に複数のマイクロホールを形成する工程と、前記他の半導体チップ上に凝縮部を形成して冷媒を注入する工程と、を含むことを特徴とする。
本発明の望ましい実施形態によれば、前記第１半導体チップは、内部に冷却用貫通ホールを持っていないことが望ましく、前記蒸発部及び凝縮部は、熱伝逹特性に優れた金属板であることが望ましく、前記冷却用貫通ホールを形成する方法は、レーザードリリングによることが望ましい。
また、本発明の望ましい実施形態によれば、前記第１半導体チップ及び他の半導体チップは、メモリ素子、マイクロプロセッサー及びマイクロコントローラのうちから選択された一つであることが望ましく、前記冷媒を注入する工程は、前記冷媒が前記冷却用貫通ホールの内部を３０〜９０％の範囲で満たすように注入することが望ましく、前記冷媒注入後、前記冷却用貫通ホールの内部は真空状態であることが望ましい。
望ましくは、前記第１半導体チップと他の半導体チップとは、底面が研磨されて厚さが１０〜９０μｍの範囲である。
本発明の第１の実施の態様により、前記第１半導体チップと他の半導体チップとを整列及び接合させる方法は、前記金属層が形成された冷却用貫通ホールが上下方向に連結されるように整列させる工程と、前記金属層を利用して上下方向にある他の半導体チップを金属接合する工程と、を含む。
また、本発明の第１の実施の態様により、前記第１半導体チップと他の半導体チップとを整列及び接合させる方法は、内部に前記冷却用貫通ホールと同一形状の孔が形成されたブリッジリングを上下方向の他の半導体パッケージの間に挿入して、冷却用貫通ホールが連結されるように整列させる工程と、接着剤を利用して前記冷却用貫通ホール側壁が密封されるように接合を実施する工程と、を含む。
前記他の技術的課題を達成するために本発明の第３の実施の態様による垂直型熱放出通路を持つＷＳＰの製造方法は、第１半導体チップを基板上に搭載し、前記第１半導体チップ上に蒸発部を積層する工程と、前記蒸発部が積層された基板上に他の半導体チップを積載する工程と、前記第１半導体チップと他の半導体チップを整列及び接合させる工程と、前記接合が完了した他の半導体チップにレーザードリリングによる冷却用貫通ホールを形成する工程と、前記冷却用貫通ホールにマイクロヒートパイプを挿入する工程と、前記マイクロヒートパイプが挿入された他の半導体チップ上に凝縮部を形成して密封する工程と、を含む。
前述した本発明の第３の実施の態様による垂直型熱放出通路を持つＷＳＰの製造方法は、他の半導体チップを整列及び接合させた後、冷却用貫通ホールをあけてマイクロヒートパイプを挿入させる方式に変形されうる。
前記マイクロヒートパイプは、中央に形成された第１貫通ホールと前記第１貫通ホールの周辺にマイクロホールとが形成されたマイクロヒートパイプ本体と、前記マイクロヒートパイプ本体の下部を密封する第１密封栓と、前記マイクロヒートパイプ本体の上部を密封する第２密封栓と、前記第１及び第２密封栓により密封された前記マイクロヒートパイプ本体の内部にある冷媒と、を備えることが望ましい。
本発明によれば、ＷＳＰで積層された半導体チップの垂直方向に冷却用貫通ホールを作り、内部にマイクロヒートパイプ構造の冷却経路を形成して個別半導体チップで発生する熱による温度差を低減でき、ＷＳＰが動作中に発生する多くの熱を外部に迅速に放出できる。したがって、ＷＳＰの熱的信頼性を改善できる。
以下、添付された図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、下記の詳細な説明で開示される実施形態は、本発明を限定しようとする意味ではなく、当業者に、本発明の開示が実施可能な形態に完全になるように発明の範ちゅうを知らせるために提供されるものである。
図４は、本発明の望ましい実施形態による垂直型熱放出通路を持つＷＳＰの断面図である。
図４を参照すれば、本発明による垂直型熱放出通路を持つＷＳＰ １００は、半導体チップが搭載されて印刷回路パターン１０４が形成された基板１０２と、前記基板１０２上に垂直に搭載された複数の半導体チップ１０８と、前記垂直に搭載された複数の半導体チップ１０８から垂直方向に形成されて密封された冷却用貫通ホール１２０、前記冷却用貫通ホールと連結された周辺に沿って形成されて密封されたマイクロホール（図７の１２２）、前記冷却用貫通ホールの内部を満たす冷媒（図６の１３０）を備える。
前記冷却用貫通ホール１２０の内部にある冷媒は、金属板形態の蒸発部１１０及び凝縮部１２６によって密封される。前記蒸発部１１０及び凝縮部１２６は、熱伝導性が優秀な金属材質として銅を使用して作ることができる。前記冷媒は、気化及び液化が可能な液体として水を使用でき、その他のフレオンガスや他の物質に代替してもよい。前記冷媒は、前記冷却用貫通ホール１２０の内部を３０〜９０％の範囲で満たし、満たされていない部分は真空状態であることが望ましい。
したがって、半導体チップ１０８で発生する多くの熱を、ＷＳＰ １００の外部に露出される凝縮部１２６に冷媒の気化及び液化過程を通じて迅速に伝達できる垂直型熱放出通路を持つようになる。前記凝縮部１２６は上部に、外部への熱放出効果を極大化するためにＴＩＭ １１６及び冷却装置１１８を別途に装着できる。
前記冷却装置１１８は、凝縮部１２６に伝えられた熱をさらに迅速に空気中に放出できる機能の手段ならばいかなるものでも代替可能あり、代表的な例として、ヒートスプレッダー、ヒートシンク、ペルチェ効果を奏する物質及び冷却ファンのうちの一つでありうる。一方、前記半導体チップ１０８は、メモリ素子、マイクロプロセッサー及びマイクロコントローラのうちから選択された一つであって、ＷＳＰ １００の厚さを薄くするために、底面が研磨されて厚さが１０〜９０μｍであることが望ましい。
図面で参照符号１１４は、基板１０２の上部及び半導体チップ１０８を密封する封止樹脂であり、１０６は、基板１０２の下部に付着されたソルダーボールであり、１１２はビアコンタクトをそれぞれ示す。
図５は、図４でのビアコンタクトの拡大断面図である。
図５を参照すれば、前記垂直に積層された複数の半導体チップ１０８は、内部を貫通して前記基板に電気的に連結される複数のビアコンタクト１１２を持つ。このようなビアコンタクト１１２の数は、半導体チップ１０８に形成されたパッドの数と互いに対応する。前記ビアコンタクト１１２は導電性に優れた金属材質であり、上下半導体チップ１０８の間の電気的連結通路である。前記ビアコンタクト１１２を除外した領域の上下半導体チップ１０８の接合は、図面のように接着剤１３２によって行われる。
図６は、図４の垂直型熱放出通路の動作原理を説明する断面図であり、図７は、図６のＡ−Ａ’部分の切断面図であり、図８は、半導体チップで冷却用貫通ホールの位置を説明するための平面図である。
図６ないし図８を参照して、本発明の望ましい実施形態によるＷＳＰで垂直型熱放出通路の作動原理を説明する。垂直型熱放出通路は、図６のように側壁が、半導体チップ１０８の冷却用貫通ホール１２０により密封され、下部は蒸発部１１０、上部は凝縮部１２６によってそれぞれ密封されている。前記半導体チップ１０８の冷却用貫通ホール１２０の側壁及び上部には金属層１２４が形成されている。したがって、蒸発部１１０で発生する熱により冷媒１３０、例えば、水が水蒸気に気化されて矢印方向に上がる。その状態で気化された冷媒１３０は再び凝縮部１２６で冷やされて水に再び液化される。このように液化された冷媒１３０は、冷却用貫通ホールと連結されて、周囲に形成されているマイクロホール１２２に沿って矢印のように下に降りる。
このような過程が反復されつつ、蒸発部１１０及びその上部に半導体チップ１０８で発生した熱は冷媒１３０によって冷却される。したがって、積層された半導体チップ１０８で‘ホットスポット’現象が発生するか、マイクロプロセッサーやマイクロコントローラのように多くの熱を発生させる半導体チップが含まれても、垂直型熱放出通路を通じて外部に熱を迅速に放熱させることができる。このような方式の垂直型熱放出通路を利用した熱伝導特性は、既存の銅の熱伝導を利用して半導体チップで発生した熱を外部に放出させる時と比較して、１００倍以上の優秀な熱伝導特性を持つ。
また、このような垂直型熱放出通路が形成される冷却用貫通ホール１２０の位置を、図８のように半導体チップ１０８の内部で熱発生の激しい‘ホットスポット‘領域に配置することによって、効果的に半導体チップ１０８の内部の温度偏差を低減できる。
［第１実施例］
図９は、本発明の第１実施例による垂直型熱放出通路を持つＷＳＰの製造方法を説明するためのフローチャートであり、図１０は、本発明の第１実施例により熱放出通路が作られることを示す断面図である。
図９及び図１０を参照すれば、本発明の第１実施例による垂直型熱放出通路を持つＷＳＰは、積層された半導体チップ１０８で冷却用貫通ホール１２０の連結が、銅材質の金属層１２４を通じて行われる特徴がある。また最上部半導体チップ１０８と凝集部１２６との連結も金属層１２４を通じて行われる。
製造方法を説明すれば、まず印刷回路パターンが含まれたＢＧＡ用基板を準備する（Ｓ１００）。前記基板内にはビアコンタクトを連結させうる印刷回路パターンが準備されていることが望ましい。次いで、内部に冷却用貫通ホールがあけられていない第１半導体チップを、前記基板と電気的に連結されるように搭載する（Ｓ１０２）。この時、前記第１半導体チップは回路面が下方あるいは上方に向かうように選択的に搭載できる。
次いで、前記第１半導体チップで、熱放出の比較的多い領域に蒸発部１１０を積層する（Ｓ１０４）。前記蒸発部１１０が積層された結果物上に他の半導体チップ１０８、例えば、内部に冷却用貫通ホールが形成された複数の半導体チップ１０８を整列して積層する（Ｓ１０６）。もちろん、前記第１半導体チップ及び他の半導体チップ１０８は、内部にビアコンタクトが形成されていることが望ましい。
前記冷却用貫通ホールを形成する方法は、レーザードリリングあるいはエッチング方式で形成できる。また前記他の半導体チップは、前記冷却用貫通ホール１２０の内部及び上部に所定大きさの金属層１２４が形成されている。前記金属層１２４は、銅材質であり、フォトマスクを使用したＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）あるいはＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）方式で形成できる。
次いで、前記積層された他の半導体チップ１０８を、内部の冷却用貫通ホール１２０が上下方向で互いに連結されるように整列させる。そして、２００℃以下の低温で金属接合を実施して（Ｓ１０８）、前記上下方向に整列された半導体チップ１０８で、冷却用貫通ホール１２０が金属層によってその側壁が密封されるようにする。次いで、前記積層された半導体チップ１０８の内部の冷却用貫通ホール１２０の周囲にマイクロホール１２２を形成する（Ｓ１１０）。前記マイクロホール１２２は、前記冷却用貫通ホール１２０と連結された周囲に沿って複数が形成され、その口径は、前記冷却用貫通ホール１２０より小さなものが適している。前記マイクロホール１２２を形成する方式はレーザードリリングが適している。
この時、冷却用貫通ホール１２０及びマイクロホール１２２はいろいろな形態に変形できるが、レーザードリリングを進める時、物理的抵抗を少なくするために円形に作ることが適している。
次いで、積層された他の半導体チップ１０８の最上部に凝縮部、例えば、銅材質の金属板を利用して前記マイクロホールが周辺に形成された冷却用貫通ホールを密封し、内部に水のような冷媒を３０〜９０％の範囲で注入する（Ｓ１１２）。前記冷媒が投入された後、冷却用貫通ホールの内部は真空状態を維持することが適している。
次いで、前記冷却用貫通ホールが密封された結果物に、封止樹脂を利用したモールディング工程を進めて（Ｓ１１４）基板の上部及び半導体チップ１０８を密封し、基板の下部にソルダーボールを付着する（Ｓ１１６）。前記モールディング工程は、前記凝縮部の上部が封止樹脂の外部に露出されるように進めることが適しており、次いで、前記凝縮部１２６上に熱伝逹物質層と冷却装置とをそれぞれ付着する（Ｓ１１８）。
［第２実施例］
図１１は、本発明の第２実施例による垂直型熱放出通路を持つＷＳＰの製造方法を説明するためのフローチャートであり、図１２は、本発明の第２実施例により熱放出通路が作られることを示す断面図であり、図１３は、図１２に使われるブリッジリングの平面図である。
図１１ないし図１３を参照すれば、本発明の第２実施例による垂直型熱放出通路を持つＷＳＰは、積層された半導体チップ１０８で冷却用貫通ホール１２０の連結が、絶縁材質のブリッジリング１２８を通じて行われるという特徴がある。また、最上部半導体チップ１０８と凝集部１２６との連結もブリッジリング１２８を通じて行われる。前記ブリッジリング１２８は、図１３のようにその内部に、半導体チップ１０８の内部と同じ構造の冷却用貫通ホール１２０Ａとマイクロホール１２２Ａとが形成されている構造であり、材質は、ポリイミドのような絶縁材質から作ることができる。前記ブリッジリング１２８の材質は、必要ならば耐久性及び熱膨張特性を考慮して他の材質に変更適用してもよい。
製造方法について説明すれば、まず印刷回路パターンが含まれたＢＧＡ用基板を準備する（Ｓ２００）。次いで、内部に冷却用貫通ホールがあけられていない第１半導体チップを、前記基板と電気的に連結されるように搭載する（Ｓ２０２）。
次いで、前記第１半導体チップ上に蒸発部１１０を積層する（Ｓ２０４）。前記蒸発部１１０が積層された結果物上に他の半導体チップ１０８、例えば、内部に冷却用貫通ホールが形成された複数の半導体チップ１０８を、図１３と同じ構造のブリッジリング１２８を使用して整列しつつ積層する（Ｓ２０６）。この時、前記第１半導体チップ及び他の半導体チップ１０８はその内部にビアコンタクトが形成されていることが望ましい。
次いで、前記積層された他の半導体チップ１０８とブリッジリング１２８とを、内部の冷却用貫通ホール１２０、１２０Ａが上下方向に互いに連結されるように整列する。そして、前記他の半導体チップ１０８とブリッジリング１２８との接合を実施する（Ｓ２０８）。したがって、積層された半導体チップ１０８で冷却用貫通ホール１２０が、ブリッジリング１２８及び他の半導体チップ１０８によってその側壁が密封される。
次いで、前記積層された半導体チップ１０８の内部の冷却用貫通ホール１２０の周囲にマイクロホール１２２を形成する（Ｓ２１０）。前記マイクロホール１２２は、前記冷却用貫通ホール１２０と連結された周囲に沿って複数が形成され、その口径は、前記冷却用貫通ホール１２０より小さなものが望ましい。前記マイクロホール１２２を形成する方式はレーザードリリングが適している。
次いで、積層された他の半導体チップ１０８の最上部にブリッジリング１２８を整列させた後、凝縮部を利用して前記マイクロホールが周辺に形成された冷却用貫通ホールを密封し、内部に水のような冷媒を３０〜９０％の範囲で注入する（Ｓ２１２）。前記冷媒が投入された後、冷却用貫通ホールの内部は真空状態を維持することが望ましい。
次いで、前記冷却用貫通ホールの密封が行われた結果物に封止樹脂を利用したモールディング工程を進めて（Ｓ２１４）、基板の上部及び半導体チップ１０８を密封し、基板の下部にソルダーボールを付着する（Ｓ２１６）。前記モールディング工程は、前記凝縮部の上部が封止樹脂の外部に露出されるように進めることが望ましく、次いで、前記凝縮部１２６上に熱伝逹物質層と冷却装置とをそれぞれ付着する（Ｓ２１８）。
［第３実施例］
図１４は、本発明の第３実施例による垂直型熱放出通路を持つＷＳＰの製造方法を説明するためのフローチャートであり、図１５は、本発明の第３実施例により熱放出通路が作られることを示す断面図であり、図１６は、冷却用貫通ホールに挿入されるマイクロヒートパイプの斜視図である。
図１４ないし図１６を参照すれば、本発明の第３実施例による垂直型熱放出通路を持つＷＳＰは、積層された半導体チップ１０８で冷却用貫通ホール１２０をあけて、既に図１６のように作られた状態のマイクロヒートパイプを挿入するという特徴がある。
製造方法を説明すれば、まず印刷回路パターンが備えられた前記第１実施例のようなＢＧＡ用基板を準備する（Ｓ３００）。次いで、内部に冷却用貫通ホールがあけられていない第１半導体チップを、前記基板と電気的に連結されるように搭載する（Ｓ３０２）。次いで、前記第１半導体チップ上に蒸発部１１０を積層する（Ｓ３０４）。その後、前述した第１実施例のように銅材質の金属層１２４を利用するか、第２実施例のようにブリッジリングを利用して冷却用貫通ホールを持つ他の半導体チップを積層する（Ｓ３０６）。
次いで、前記積層された他の半導体チップを整列して接合させる（Ｓ３０８）。その後、前記冷却用貫通ホール１２０に図１６のように既に作られてあるマイクロヒートパイプ１４０を挿入する（Ｓ３１０）。次いで、マイクロヒートパイプ１４０が挿入された他の半導体チップ１０８の最上部に凝縮部１２６を利用して冷却用貫通ホールを密封し（Ｓ３１２）、前記冷却用貫通ホールが密封された結果物に封止樹脂を利用したモールディング工程を進めて（Ｓ３１４）、基板の上部及び半導体チップ１０８を密封し、基板の下部にソルダーボールを付着する（Ｓ３１６）。前記モールディング工程は、前記凝縮部の上部が封止樹脂の外部に露出されるように進めることが望ましく、次いで、前記凝縮部１２６上に熱伝逹物質層と冷却装置とをそれぞれ付着する（Ｓ３１８）。
図１７は、本発明の第３実施例の変形例による垂直型熱放出通路を持つＷＳＰの製造方法を説明するためのフローチャートである。本第３実施例の変形例は、内部に冷却用貫通ホール１２０がない半導体チップをまず積層して接合し、レーザードリリングを利用して前記積層された半導体チップに冷却用貫通ホールとマイクロホールとをあけた後、最後にマイクロヒートパイプを挿入させるという特徴がある。
図１７を参考して製造方法を説明すれば、まず印刷回路パターンが備えられた前記第１実施例のようなＢＧＡ用基板を準備する（Ｓ３００）。次いで、内部に冷却用貫通ホールがあけられていない第１半導体チップを、前記基板と電気的に連結されるように搭載する（Ｓ３０２）。次いで、前記第１半導体チップ上に蒸発部１１０を積層する（Ｓ３０４）。その後、前記第１半導体チップのようにその内部に冷却用貫通ホールを持っていない他の半導体チップを、前記蒸発部１１０が積層された第１半導体チップ上に複数個積層する（Ｓ３２０）。次いで、前記積層された他の半導体チップを整列して接合させる（Ｓ３０８）。その後、レーザードリリング方法で前記積層された他の半導体チップに冷却用貫通ホール１２０をあける（Ｓ３２２）。次いで、前記冷却用貫通ホール１２０に図１６のように既に作られてあるマイクロヒートパイプ１４０を挿入する（Ｓ３１０）。
次いで、マイクロヒートパイプ１４０が挿入された他の半導体チップ１０８の最上部に凝縮部１２６を利用して冷却用貫通ホールを密封し（Ｓ３１２）、前記冷却用貫通ホールが密封された結果物に封止樹脂を利用したモールディング工程を進めて（Ｓ３１４）、基板の上部及び半導体チップ１０８を密封し、基板の下部にソルダーボールを付着する（Ｓ３１６）。前記モールディング工程は、前記凝縮部の上部が封止樹脂の外部に露出されるように進めることが望ましく、次いで、前記凝縮部１２６上に熱伝逹物質層と冷却装置とをそれぞれ付着する（Ｓ３１８）。
本発明は前記の実施形態に限定されず、当業者により多くの変形が可能であるということは明らかである。
本発明は、半導体パッケージ関連の技術分野に好適に用いられる。
従来技術によるＷＳＰを説明するための断面図である。 図１のＩＩ部分の拡大断面図である。 ４個の半導体チップが積層されたＷＳＰで、上の二つの半導体チップで発生する熱による接合温度をシミュレーションしたグラフである。 本発明の望ましい実施形態による垂直型熱放出通路を持つＷＳＰの断面図である。 図４でビアコンタクトの拡大断面図である。 図４の垂直型熱放出通路の動作原理を説明する断面図である。 図６のＡ−Ａ’部分の切断面図である。 半導体チップで冷却用貫通ホールの位置を説明するための平面図である。 本発明の第１実施例による垂直型熱放出通路を持つＷＳＰの製造方法を説明するためのフローチャートである。 本発明の第１実施例により熱放出通路が作られることを示す断面図である。 本発明の第２実施例による垂直型熱放出通路を持つＷＳＰの製造方法を説明するためのフローチャートである。 本発明の第２実施例により熱放出通路が作られることを示す断面図である。 図１２に使われるブリッジリングの平面図である。 本発明の第３実施例による垂直型熱放出通路を持つＷＳＰの製造方法を説明するためのフローチャートである。 本発明の第３実施例により熱放出通路が作られることを示す断面図である。 冷却用貫通ホールに挿入されるマイクロヒートパイプの斜視図である。 本発明の第３実施例の変形例による垂直型熱放出通路を持つＷＳＰの製造方法を説明するためのフローチャートである。
符号の説明
１００ ＷＳＰ
１０２ 基板
１０４ 印刷回路パターン
１０６ ソルダーボール
１０８ 半導体チップ
１１０ 蒸発部
１１２ ビアコンタクト
１１４ 封止樹脂
１１６ 熱伝逹物質（ＴＩＭ）
１１８ 冷却装置
１２０ 冷却用貫通ホール
１２６ 凝縮部

Claims (42)

  1. 半導体チップが搭載されうる基板と、
    前記基板に垂直に積層された２つ以上の半導体チップと、
    前記最初に積層された半導体チップ上にある蒸発部と、
    前記蒸発部の上から二番目以後に積層された半導体チップを貫通して形成された冷却用貫通ホールと、
    前記積層された半導体チップの最上部に位置して前記冷却用貫通ホールの上部を密封する凝縮部と、
    前記蒸発部、冷却用貫通ホール及び凝縮部により密閉される冷却通路を満たす冷媒と、を備えることを特徴とする垂直型熱放出通路を持つ積層型半導体パッケージ。
  2. 前記垂直に積層された２つ以上の半導体チップは、
    内部を貫通して前記基板に電気的に連結されるビアコンタクトをさらに備えることを特徴とする請求項１に記載の垂直型熱放出通路を持つ積層型半導体パッケージ。
  3. 前記積層型半導体パッケージは、
    前記基板の上部と、前記積層された半導体チップを密封する封止樹脂をさらに備えることを特徴とする請求項１に記載の垂直型熱放出通路を持つ積層型半導体パッケージ。
  4. 前記積層型半導体パッケージは、
    前記基板の下部に付着されたソルダーボールをさらに備えることを特徴とする請求項１に記載の垂直型熱放出通路を持つ積層型半導体パッケージ。
  5. 前記凝縮部は、
    上部面が前記封止樹脂の外部に露出されたことを特徴とする請求項３に記載の垂直型熱放出通路を持つ積層型半導体パッケージ。
  6. 前記積層型半導体パッケージは、
    前記凝縮部上に形成された熱伝逹物質層と、
    前記熱伝逹物質層上に形成された冷却装置と、をさらに備えることを特徴とする請求項５に記載の垂直型熱放出通路を持つ積層型半導体パッケージ。
  7. 前記冷却装置は、
    ヒートスプレッダー、ヒートシンク、ペルチェ効果を奏する物質及び冷却ファンのうちから選択された一つであることを特徴とする請求項６に記載の垂直型熱放出通路を持つ積層型半導体パッケージ。
  8. 前記冷却用貫通ホールは、
    前記冷却用貫通ホールと連結されてそのエッジに沿って形成され、冷却用貫通ホールよりさらに小径の複数のマイクロホールをさらに備えることを特徴とする請求項１に記載の垂直型熱放出通路を持つ積層型半導体パッケージ。
  9. 前記冷却用貫通ホールは、前記積層された半導体チップで熱発生の高い領域に形成されたことを特徴とする請求項１に記載の垂直型熱放出通路を持つ積層型半導体パッケージ。
  10. 前記冷媒は、気化及び液化が可能な液体であることを特徴とする請求項１に記載の垂直型熱放出通路を持つ積層型半導体パッケージ。
  11. 前記熱放出貫通ホールを持つ積層された半導体チップの間は、
    金属接合により密封されることを特徴とする請求項１に記載の垂直型熱放出通路を持つ積層型半導体パッケージ。
  12. 前記熱放出貫通ホールのある積層された半導体チップと前記凝縮部とは、金属接合により密封されることを特徴とする請求項１に記載の垂直型熱放出通路を持つ積層型半導体パッケージ。
  13. 前記熱放出貫通ホールを持つ積層された半導体チップの間は、
    絶縁材質のブリッジリングにより密封されることを特徴とする請求項１に記載の垂直型熱放出通路を持つ積層型半導体パッケージ。
  14. 前記熱放出貫通ホールを持つ積層された半導体チップと前記凝縮部との間は、
    金属材質のブリッジリングにより密封されることを特徴とする請求項１に記載の垂直型熱放出通路を持つ積層型半導体パッケージ。
  15. 半導体チップが搭載されうる基板と、
    前記基板に垂直に積層された２つ以上の半導体チップと、
    二番目から積層された前記半導体チップを貫通して形成された冷却用貫通ホールと、
    前記冷却用貫通ホールの内部に挿入され、中央に形成された第１貫通ホールと前記第１貫通ホールの周辺にマイクロホールとが形成されたマイクロヒートパイプ本体と、前記マイクロヒートパイプ本体の下部を密封する第１密封栓と、前記マイクロヒートパイプ本体の上部を密封する第２密封栓と、前記密封された前記マイクロヒートパイプ本体の内部にある冷媒と、を含むマイクロヒートパイプと、
    を備えることを特徴とする垂直型熱放出通路を持つ積層型半導体パッケージ。
  16. 前記積層型半導体パッケージは、
    下部は前記最初に積層された半導体チップ上と接触され、上部は前記第１密封栓と接触される蒸発部と、
    上部は外部に露出され、下部は前記第２密封栓と接触される凝縮部と、をさらに備えることを特徴とする請求項１５に記載の垂直型熱放出通路を持つ積層型半導体パッケージ。
  17. 第１半導体チップを基板上に搭載して前記第１半導体チップ上に蒸発部を積層する工程と、
    前記第１半導体チップが搭載された基板上に冷却用貫通ホールを持つ他の半導体チップを積載する工程と、
    前記第１半導体チップと他の半導体チップとを整列及び接合させる工程と、
    前記積層された他の半導体チップの冷却用貫通ホール周辺に複数のマイクロホールを形成する工程と、
    前記他の半導体チップ上に凝縮部を形成して冷媒を注入する工程と、を含むことを特徴とする垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  18. 前記第１半導体チップは、内部に冷却用貫通ホールを持っていないことを特徴とする請求項１７に記載の垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  19. 前記蒸発部及び凝縮部は、熱伝逹特性に優れた金属板であることを特徴とする請求項１７に記載の垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  20. 前記冷却用貫通ホールを形成する方法は、レーザードリリングによることを特徴とする請求項１７に記載の垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  21. 前記マイクロホールを形成する方法は、レーザードリリングによることを特徴とする請求項１７に記載の垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  22. 前記第１半導体チップ及び他の半導体チップは、メモリ素子、マイクロプロセッサー及びマイクロコントローラのうちから選択された一つであることを特徴とする請求項１７に記載の垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  23. 前記冷媒を注入する工程は、前記冷媒が前記冷却用貫通ホールの内部を３０〜９０％の範囲で満たすように注入することを特徴とする請求項１７に記載の垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  24. 前記冷媒注入後、前記冷却用貫通ホールの内部は真空状態であることを特徴とする請求項２３に記載の垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  25. 前記第１半導体チップと他の半導体チップとは、底面が研磨されて厚さが１０〜９０μｍの範囲であることを特徴とする請求項１７に記載の垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  26. 前記他の半導体チップは、前記冷却用貫通ホールの上部及び内壁に金属層が形成されたことを特徴とする請求項１７に記載の垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  27. 前記第１半導体チップと他の半導体チップとを整列及び接合させる方法は、
    前記金属層が形成された冷却用貫通ホールが上下方向に連結されるように整列させる工程と、
    前記金属層を利用して上下方向にある他の半導体チップを金属接合する工程と、を含むことを特徴とする請求項２６に記載の垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  28. 前記金属接合を行う方法は、２００℃以下の温度で実施することを特徴とする請求項２７に記載の垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  29. 前記第１半導体チップと他の半導体チップとを整列及び接合させる方法は、
    内部に前記冷却用貫通ホールと同一形状の孔が形成されたブリッジリングを上下方向の他の半導体パッケージの間に挿入して、冷却用貫通ホールが連結されるように整列させる工程と、
    接着剤を利用して前記冷却用貫通ホール側壁が密封されるように接合を実施する工程と、を含むことを特徴とする請求項１７に記載の垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  30. 前記冷媒を注入する工程後、
    前記第１半導体チップ、他の半導体チップ及び基板の上部を密封するモールディング工程をさらに進めることを特徴とする請求項１７に記載の垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  31. 前記モールディングは、前記凝縮部の上部面が外部に露出されるように進めることを特徴とする請求項３０に記載の垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  32. 前記モールディング工程後、
    前記基板の下部にソルダーボールを付着する工程をさらに進めることを特徴とする請求項３０に記載の垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  33. 前記モールディング工程後、
    前記外部に露出された凝縮部上に熱伝逹物質層を形成する工程と、
    前記熱伝逹物質層上に冷却装置を付着する工程と、をさらに進めることを特徴とする請求項３１に記載の垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  34. 前記冷却装置は、ヒートスプレッダー、ヒートシンク、ペルチェ効果を奏する物質及び冷却ファンのうちから選択された一つであることを特徴とする請求項３３に記載の垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  35. 前記冷却用貫通ホール及び前記マイクロホールは円形であることを特徴とする請求項１７に記載の垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  36. 第１半導体チップを基板上に搭載して前記第１半導体チップ上に蒸発部を積層する工程と、
    前記蒸発部が積層された基板上に冷却用貫通ホールを持ち、前記冷却用貫通ホールの上部に金属層が形成された他の半導体チップを積層する工程と、
    前記第１半導体チップと他の半導体チップとを整列及び接合させる工程と、
    前記接合が完了した冷却用貫通ホールにマイクロヒートパイプを挿入する工程と、
    前記マイクロヒートパイプが挿入された他の半導体チップ上に凝縮部を形成して密封する工程と、を含むことを特徴とする垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  37. 前記第１半導体パッケージは、内部に冷却用貫通ホールが形成されていないことを特徴とする請求項３６に記載の垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  38. 前記マイクロヒートパイプは、
    中央に形成された第１貫通ホールと前記第１貫通ホールの周辺のマイクロホールとが形成されたマイクロヒートパイプ本体と、
    前記マイクロヒートパイプ本体の下部を密封する第１密封栓と、
    前記マイクロヒートパイプ本体の上部を密封する第２密封栓と、
    前記第１及び第２密封栓により密封された前記マイクロヒートパイプ本体の内部にある冷媒と、を備えることを特徴とする請求項３６に記載の垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  39. 第１半導体チップを基板上に搭載し、前記第１半導体チップ上に蒸発部を積層する工程と、
    前記蒸発部が積層された基板上に他の半導体チップを積載する工程と、
    前記第１半導体チップと他の半導体チップを整列及び接合させる工程と、
    前記接合が完了した他の半導体チップにレーザードリリングによる冷却用貫通ホールを形成する工程と、
    前記冷却用貫通ホールにマイクロヒートパイプを挿入する工程と、
    前記マイクロヒートパイプが挿入された他の半導体チップ上に凝縮部を形成して密封する工程と、を含むことを特徴とする垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  40. 前記第１半導体パッケージは、内部に冷却用貫通ホールが形成されていないことを特徴とする請求項３６に記載の垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  41. 前記マイクロヒートパイプは、
    中央に形成された第１貫通ホールと前記第１貫通ホールの周辺のマイクロホールとが形成されたマイクロヒートパイプ本体と、
    前記マイクロヒートパイプ本体の下部を密封する第１密封栓と、
    前記マイクロヒートパイプ本体の上部を密封する第２密封栓と、
    前記第１及び第２密封栓により密封された前記マイクロヒートパイプ本体の内部にある冷媒と、を備えることを特徴とする請求項３６に記載の垂直型熱放出通路を持つ積層型半導体パッケージの製造方法。
  42. 半導体チップが搭載されうる基板と、
    前記基板上に垂直に搭載された複数の半導体チップと、
    前記垂直に搭載された複数の半導体チップから垂直方向に形成されて密封された冷却用貫通ホールと、
    前記冷却用貫通ホールと連結された周辺に沿って形成されて密封されたマイクロホールと、
    前記冷却用貫通ホールの内部を満たす冷媒と、を備えることを特徴とする垂直型熱放出通路を持つ積層型半導体パッケージ。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011082252A (ja) * 2009-10-05 2011-04-21 Nec Corp ３次元半導体装置および３次元半導体装置の冷却方法
KR101046393B1 (ko) * 2009-07-07 2011-07-05 주식회사 하이닉스반도체 반도체 패키지
US8513802B2 (en) 2010-02-05 2013-08-20 Samsung Electronics Co., Ltd. Multi-chip package having semiconductor chips of different thicknesses from each other and related device
JP2015073128A (ja) * 2008-09-18 2015-04-16 国立大学法人 東京大学 半導体装置の製造方法
KR20190004841A (ko) * 2016-06-13 2019-01-14 마이크론 테크놀로지, 인크 쓰루-몰드 냉각 채널을 가진 반도체 디바이스 어셈블리
US11074971B2 (en) 2015-11-04 2021-07-27 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US11482280B2 (en) 2016-08-08 2022-10-25 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101038313B1 (ko) * 2008-01-30 2011-06-01 주식회사 하이닉스반도체 스택 패키지
KR101214036B1 (ko) * 2008-10-28 2012-12-20 가부시키가이샤 어드밴티스트 시험 장치 및 회로 모듈
US8159065B2 (en) 2009-03-06 2012-04-17 Hynix Semiconductor Inc. Semiconductor package having an internal cooling system
KR101013564B1 (ko) * 2009-03-06 2011-02-14 주식회사 하이닉스반도체 적층 반도체 패키지
KR101046384B1 (ko) * 2009-03-06 2011-07-05 주식회사 하이닉스반도체 반도체 패키지
KR101111921B1 (ko) 2009-05-12 2012-03-14 주식회사 하이닉스반도체 반도체 패키지
US8081468B2 (en) * 2009-06-17 2011-12-20 Laird Technologies, Inc. Memory modules including compliant multilayered thermally-conductive interface assemblies
US20100321897A1 (en) * 2009-06-17 2010-12-23 Laird Technologies, Inc. Compliant multilayered thermally-conductive interface assemblies
US10181454B2 (en) * 2010-03-03 2019-01-15 Ati Technologies Ulc Dummy TSV to improve process uniformity and heat dissipation
KR20120019091A (ko) 2010-08-25 2012-03-06 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
KR101078746B1 (ko) 2011-01-04 2011-11-02 주식회사 하이닉스반도체 반도체 패키지
US8563365B2 (en) * 2011-03-09 2013-10-22 Georgia Tech Research Corporation Air-gap C4 fluidic I/O interconnects and methods of fabricating same
US9029173B2 (en) * 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9269646B2 (en) * 2011-11-14 2016-02-23 Micron Technology, Inc. Semiconductor die assemblies with enhanced thermal management and semiconductor devices including same
US9313921B2 (en) 2012-08-30 2016-04-12 International Business Machines Corporation Chip stack structures that implement two-phase cooling with radial flow
CN102915984A (zh) * 2012-09-20 2013-02-06 日月光半导体制造股份有限公司 半导体封装构造及其制造方法
KR102041502B1 (ko) * 2013-04-01 2019-11-07 삼성전자 주식회사 관통 전극 및 접착 층을 갖는 반도체 패키지
US8884425B1 (en) * 2013-05-10 2014-11-11 Futurewei Technologies, Inc. Thermal management in 2.5 D semiconductor packaging
KR102127772B1 (ko) 2013-05-16 2020-06-29 삼성전자주식회사 방열 판을 갖는 반도체 패키지 및 그 형성 방법
KR102057210B1 (ko) 2013-07-05 2020-01-22 에스케이하이닉스 주식회사 반도체 칩 및 이를 갖는 적층형 반도체 패키지
KR102066015B1 (ko) 2013-08-13 2020-01-14 삼성전자주식회사 반도체 패키지 및 이의 제조방법
CN104733406B (zh) * 2013-12-19 2017-11-14 中芯国际集成电路制造(上海)有限公司 芯片、集成电路和微电子机械系统以及形成芯片的方法
US9741635B2 (en) * 2014-01-21 2017-08-22 Infineon Technologies Austria Ag Electronic component
US20150287697A1 (en) 2014-04-02 2015-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method
US9406650B2 (en) 2014-01-31 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging semiconductor devices and packaged semiconductor devices
US9269700B2 (en) 2014-03-31 2016-02-23 Micron Technology, Inc. Stacked semiconductor die assemblies with improved thermal performance and associated systems and methods
US20150279431A1 (en) * 2014-04-01 2015-10-01 Micron Technology, Inc. Stacked semiconductor die assemblies with partitioned logic and associated systems and methods
WO2016159934A1 (en) 2015-03-27 2016-10-06 Hewlett-Packard Development Company, L.P. Circuit package
US10231364B2 (en) 2016-10-24 2019-03-12 Toyota Motor Engineering & Manufacturing North America, Inc. Fluidly cooled power electronics assemblies having a thermo-electric generator
US10192814B2 (en) 2016-11-18 2019-01-29 Toyota Motor Engineering & Manufacturing North America, Inc. Electronic assemblies having a cooling chip layer with fluid channels and through substrate vias
US10566265B2 (en) 2016-11-18 2020-02-18 Toyota Motor Engineering & Manufacturing North America, Inc. Electronic assemblies having a cooling chip layer with impingement channels and through substrate vias
KR102492530B1 (ko) 2018-03-13 2023-01-31 삼성전자주식회사 열 방출 소자, 이를 포함하는 반도체 패키지 및 반도체 소자
US10629512B2 (en) * 2018-06-29 2020-04-21 Xilinx, Inc. Integrated circuit die with in-chip heat sink
CN109300902A (zh) * 2018-09-28 2019-02-01 长江存储科技有限责任公司 3d存储器件
CN109192734B (zh) * 2018-09-28 2020-10-16 长江存储科技有限责任公司 3d存储器件
US11057983B2 (en) * 2019-01-30 2021-07-06 Rohde & Schwarz Gmbh & Co. Kg PCB assembly and method of manufacturing a PCB assembly
US11416048B2 (en) * 2019-07-22 2022-08-16 Micron Technology, Inc. Using a thermoelectric component to improve memory sub-system performance
CN111508913A (zh) * 2020-05-06 2020-08-07 贵州大学 一种基于硅通孔的大功率芯片背面散热方法
JP2022102370A (ja) * 2020-12-25 2022-07-07 国立大学法人東京工業大学 半導体装置及びその製造方法
US11647579B2 (en) 2021-05-04 2023-05-09 Toyota Motor Engineering & Manufacturing North America, Inc. Chip-on-chip power devices embedded in PCB and cooling systems incorporating the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168255A (ja) * 1999-12-14 2001-06-22 Chemitoronics Co Ltd 冷却器付半導体集積回路装置及びその製造方法
JP2002034967A (ja) * 2000-07-21 2002-02-05 Hitachi Medical Corp Ｘ線ｃｔ装置
JP2005093980A (ja) * 2003-09-16 2005-04-07 Irvine Sensors Corp 積み重ねが可能な層、ミニスタック、および積層型電子モジュール
JP2006165320A (ja) * 2004-12-08 2006-06-22 Matsushita Electric Ind Co Ltd 半導体積層モジュールとその製造方法
WO2006138495A2 (en) * 2005-06-14 2006-12-28 Cubic Wafer, Inc. Active packaging

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5618752A (en) * 1995-06-05 1997-04-08 Harris Corporation Method of fabrication of surface mountable integrated circuits
US5847929A (en) * 1996-06-28 1998-12-08 International Business Machines Corporation Attaching heat sinks directly to flip chips and ceramic chip carriers
KR100487683B1 (ko) * 1996-06-29 2005-08-17 로베르트 보쉬 게엠베하 멀티칩모듈의방열장치
TW411595B (en) * 1999-03-20 2000-11-11 Siliconware Precision Industries Co Ltd Heat structure for semiconductor package device
JP2001156247A (ja) 1999-11-25 2001-06-08 Seiko Epson Corp 半導体装置
JP2002110896A (ja) 2000-09-26 2002-04-12 Denso Corp 積層型マルチチップパッケージ
US6750547B2 (en) * 2001-12-26 2004-06-15 Micron Technology, Inc. Multi-substrate microelectronic packages and methods for manufacture
US6988531B2 (en) * 2002-01-11 2006-01-24 Intel Corporation Micro-chimney and thermosiphon die-level cooling
JP4734895B2 (ja) 2004-11-10 2011-07-27 ソニー株式会社 半導体装置およびその製造方法
JP4688526B2 (ja) * 2005-03-03 2011-05-25 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
US7603095B2 (en) 2006-02-17 2009-10-13 Silicon Integrated Systems Corp. Apparatus and method of switching intervals

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168255A (ja) * 1999-12-14 2001-06-22 Chemitoronics Co Ltd 冷却器付半導体集積回路装置及びその製造方法
JP2002034967A (ja) * 2000-07-21 2002-02-05 Hitachi Medical Corp Ｘ線ｃｔ装置
JP2005093980A (ja) * 2003-09-16 2005-04-07 Irvine Sensors Corp 積み重ねが可能な層、ミニスタック、および積層型電子モジュール
JP2006165320A (ja) * 2004-12-08 2006-06-22 Matsushita Electric Ind Co Ltd 半導体積層モジュールとその製造方法
WO2006138495A2 (en) * 2005-06-14 2006-12-28 Cubic Wafer, Inc. Active packaging

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015073128A (ja) * 2008-09-18 2015-04-16 国立大学法人 東京大学 半導体装置の製造方法
KR101046393B1 (ko) * 2009-07-07 2011-07-05 주식회사 하이닉스반도체 반도체 패키지
JP2011082252A (ja) * 2009-10-05 2011-04-21 Nec Corp ３次元半導体装置および３次元半導体装置の冷却方法
US8513802B2 (en) 2010-02-05 2013-08-20 Samsung Electronics Co., Ltd. Multi-chip package having semiconductor chips of different thicknesses from each other and related device
US11615844B2 (en) 2015-11-04 2023-03-28 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US11074971B2 (en) 2015-11-04 2021-07-27 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
KR102204808B1 (ko) 2016-06-13 2021-01-20 마이크론 테크놀로지, 인크 쓰루-몰드 냉각 채널을 가진 반도체 디바이스 어셈블리
US10916487B2 (en) 2016-06-13 2021-02-09 Micron Technology, Inc. Method for manufacturing a semiconductor device assembly with through-mold cooling channel formed in encapsulant
JP2019517735A (ja) * 2016-06-13 2019-06-24 マイクロン テクノロジー，インク． モールド経由の冷却チャネルを有する半導体デバイスアセンブリ
KR20190004841A (ko) * 2016-06-13 2019-01-14 마이크론 테크놀로지, 인크 쓰루-몰드 냉각 채널을 가진 반도체 디바이스 어셈블리
US11688664B2 (en) 2016-06-13 2023-06-27 Micron Technology, Inc. Semiconductor device assembly with through-mold cooling channel formed in encapsulant
US11482280B2 (en) 2016-08-08 2022-10-25 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
US11798620B2 (en) 2016-08-08 2023-10-24 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same

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