JP2007220726A - マルチチップ素子とその製造方法 - Google Patents

マルチチップ素子とその製造方法 Download PDF

Info

Publication number
JP2007220726A
JP2007220726A JP2006036614A JP2006036614A JP2007220726A JP 2007220726 A JP2007220726 A JP 2007220726A JP 2006036614 A JP2006036614 A JP 2006036614A JP 2006036614 A JP2006036614 A JP 2006036614A JP 2007220726 A JP2007220726 A JP 2007220726A
Authority
JP
Japan
Prior art keywords
fluorine
chip
insulating resin
resin material
preferable
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006036614A
Other languages
English (en)
Other versions
JP2007220726A5 (ja
JP4797677B2 (ja
Inventor
Hiroshi Hatano
弘 波多野
Toshisuke Yokozuka
俊亮 横塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AGC Inc
Original Assignee
Asahi Glass Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asahi Glass Co Ltd filed Critical Asahi Glass Co Ltd
Priority to JP2006036614A priority Critical patent/JP4797677B2/ja
Publication of JP2007220726A publication Critical patent/JP2007220726A/ja
Publication of JP2007220726A5 publication Critical patent/JP2007220726A5/ja
Application granted granted Critical
Publication of JP4797677B2 publication Critical patent/JP4797677B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】従来と比較してチップ間接続部の信頼性、チップ間の接合強度及び電気特性に優れるマルチチップ素子とその製造方法の提供。
【解決手段】複数の半導体チップを積層し、絶縁性樹脂材料で該半導体チップを固定するマルチチップ素子の製造方法において、前記絶縁性樹脂材料として、主鎖に含フッ素環構造を有する含フッ素樹脂を用いることを特徴とするマルチチップ素子の製造方法。また複数の半導体チップが積層され、該半導体チップが絶縁性樹脂材料により固定されているマルチチップ素子において、前記絶縁性樹脂材料が主鎖に含フッ素環構造を有する含フッ素樹脂であることを特徴とするマルチチップ素子。ここで前記含フッ素樹脂が、主鎖に含フッ素芳香族環構造、又は含フッ素脂肪族環構造を有することが好ましい。
【選択図】図1

Description

本発明はマルチチップ素子とその製造方法に関する。
半導体素子には、高速・高機能化と小型軽量、低消費電力が求められている。しかし単純な微細化では配線抵抗や寄生容量の増加といった問題が生じる。更に、最近では素子の微細化限界が論じられはじめ、単に素子を微細化させることによって高性能化させるのは難しくなると考えられる。これに対し、半導体チップを3次元に積層し、垂直方向の配線による信号伝搬を行う技術が提唱されている。この技術によれば、トランジスタ及び配線密度を飛躍的に向上できる(特許文献1〜3参照。)。
これらの特許文献1〜3に記載の技術では、個々の半導体チップを固定するための絶縁性樹脂材料として非導電性フィルム(NCF:Non Conductive Film)、非導電性ペースト(NCP:Non Conductive Paste)、エポキシ系接着剤、又はポリイミド樹脂が例示されている。しかし、これら絶縁性樹脂材料は吸水率が高いため接続部分(チップとチップとの間、又は配線とチップとの間の電気的接続)の信頼性や素子間の接合強度に悪影響を及ぼすという問題があった。また、誘電率及び誘電損失が高いために信号伝搬速度等の電気特性が低下するという問題があった。
特開2002−100730号公報 特開2004−186187号公報 特開平11−261000号公報
本発明は、従来と比較してチップ間接続部の信頼性、チップ間の接合強度及び電気特性に優れるマルチチップ素子とその製造方法の提供を目的とする。
本発明のマルチチップ素子の製造方法は、複数の半導体チップを積層し、絶縁性樹脂材料で該半導体チップを固定するマルチチップ素子の製造方法において、前記絶縁性樹脂材料として、主鎖に含フッ素環構造を有する含フッ素樹脂を用いることを特徴とする。ここで前記含フッ素樹脂が、主鎖に含フッ素芳香族環構造、又は含フッ素脂肪族環構造を有することが好ましい。
また本発明のマルチチップ素子は、複数の半導体チップが積層され、該半導体チップが絶縁性樹脂材料により固定されているマルチチップ素子において、前記絶縁性樹脂材料が主鎖に含フッ素環構造を有する含フッ素樹脂であることを特徴とする。
本発明の製造方法によれば、従来と比較してチップ間接続部の信頼性、チップ間の接合強度及び電気特性に優れるマルチチップ素子が得られる。
本発明のマルチチップ素子の製造方法は、複数の半導体チップを積層し、絶縁性樹脂材料で該半導体チップを固定するマルチチップ素子の製造方法において、前記絶縁性樹脂材料として、主鎖に含フッ素環構造を有する含フッ素樹脂を用いることを特徴とする。
なお本発明においてチップとは、半導体チップ及び半導体用ウェハにおける個々の半導体チップ部をいう。すなわちウェハ上に形成された将来チップとして切り離される部分についても、切り離されたチップと同等に扱う。したがって本発明の製造方法は、以下の積層方式のいずれにも適用できる。(a)小片(チップ)化した半導体チップどうしを貼り合わせる(いわゆるチップ・オン・チップ(COC))積層方式。(b)チップ化した半導体チップを、半導体チップが形成されているウェハ上に貼り合わせる(いわゆるチップ・オン・ウェハ(COW))積層方式。(c)半導体チップが形成されているウェハどうしを貼り合わせる(いわゆるウェハ・オン・ウェハ(WOW))積層方式。ここでウェハを用いた積層方式においては、最終的に個々のユニットを切り離して(チップ化して)マルチチップ素子とする。
また本発明においてチップとは、独立して何らかの機能を果たし得る素子単位である。またマルチチップ素子とは、複数のチップを信号回路で結合し、まとめて機能を果たせるように加工した単位を意味する。ただし複数のチップの間を結合する信号回路は必ずしも電気的に導通している必要はない。信号回路は電気的信号が伝達できればよい。
本発明において複数の半導体チップは、電気的信号が伝達されることにより機能を果たす。ここで複数の半導体チップは、それぞれ接続電極を介して配線に接続していることが好ましい。そしてこの配線を介して個々の半導体チップは電気的導通により接続されていることが好ましい。
また本発明において半導体チップの積層は、半導体チップの厚さ方向に積層することが好ましい。ここで厚さ方向とは、半導体チップの基板に対して略垂直な方向である。
[製造方法]
本発明のマルチチップ素子の製造方法は、複数の半導体チップを積層し、絶縁性樹脂材料で該半導体チップを固定する方法であれば、特に限定されない。ただし下記(1)、(2)及び(3)に記載の方法群から選ばれる1種又は2種以上の方法で製造されることが好ましい。
(1)半導体チップ表面に接続電極を形成し、半導体チップを積層して接続する。その後隙間に絶縁性樹脂材料を、毛細管現象を利用して流し込む方法。
(2)半導体チップ表面に接続電極と絶縁性樹脂材料膜とを作製する。その後半導体チップを積層すると同時に接続電極を接続する方法(いわゆる、ビア・ファースト法)。
(3)接続電極が形成してある半導体チップ表面に、絶縁性樹脂材料膜を形成する。その後半導体チップを積層する。さらにその後に、ビアを形成することによって接続電極を接続する方法(いわゆる、ビア・ラスト法)。
以上の方法は、前記特許文献1〜3に記載されている。またインターナショナル・ウェハーレベル・パッケージング・カンファレンス予稿集(2005年)の86頁、122頁等に記載されている。
以下に本発明の製造方法を前記製造方法(3)及び図面により具体的に説明する。図1は、本発明のマルチチップ素子の構造例を示す断面図である。マルチチップ素子10は、半導体チップ11、12及び13を有する。各半導体チップは積層され、絶縁性樹脂材料層31により固定されている。ここで各半導体チップは、半導体チップに設けられた接続電極21とビア41により電気的に接続されている。また図2は、本発明のマルチチップ素子の製造方法例(前記製造方法(3))を示す断面図である。符号は図1と同じである。
図2(A)は第1の工程を表す。接続電極21が形成された半導体チップ11上に、絶縁性樹脂材料層31を形成する。本発明においては、この絶縁性樹脂材料層31に用いる樹脂として後述する特定の含フッ素樹脂を用いる。なお接続電極の形成方法及びその材質は、公知の技術が利用可能である。形成方法としては、スパッタリング法、蒸着法、メッキ法が例示でき、これらを組み合わせて用いてもよい。接続電極の材質としては、銅、金、金/インジウム合金などが例示できる。
絶縁性樹脂材料層31の厚さは、1〜100μmが好ましく、2〜50μmがより好ましい。この厚さの範囲であれば空隙欠点(ボイド)が発生しにくく、かつ半導体チップを積層した際に充分な接合強度が得やすい。絶縁性樹脂材料層31の形成方法としては、公知の方法が適用可能である。例えば絶縁性樹脂の溶液組成物をコーティングする方法、絶縁性樹脂のフィルムを貼着し積層する方法が好適に挙げられる。溶液組成物をコーティングする方法を採用する場合、溶媒等の揮発成分を除去するためにコーティングした後に加熱を行うことが好ましい。加熱温度としては、100〜300℃が好ましく、150〜250℃がより好ましい。加熱時間としては、5分〜2時間が好ましく、10分〜1時間がより好ましい。コーティングした時点で、絶縁性樹脂が架橋性官能基を有する場合には、この加熱により部分的な架橋反応が進行していることが好ましい。架橋反応率としては、5〜70モル%が好ましく、10〜50モル%がより好ましい。
図2(B)は第2の工程を表す。接続電極21と絶縁性樹脂材料層31とが形成された他の半導体チップ12を、前記第1の工程と同様の工程で製造する。半導体チップ11と半導体チップ12とを、絶縁性樹脂材料層31どうしが貼着されるよう配置し積層する。この積層により半導体チップ11と半導体チップ12とは、絶縁性樹脂材料で固定される。この際、後の工程においてビア41により接続される予定の接続電極どうしの位置を正確に合わせておくことが、歩留まり向上の観点から好ましい。第2の工程における積層において、半導体チップどうしの接合強度を高くするために、貼着する際に、加熱及び/又は加圧を行うことが好ましい。加熱温度としては、150〜350℃が好ましく、200〜300℃がより好ましい。加圧する力(装置が素子に加える力)としては、150N〜40kNが好ましく、0.5〜20kNがより好ましい。また貼着の際に環境を減圧にしておくことが、ボイド低減のために好ましい。この工程に好適に採用される位置合わせ及び貼着装置としては、フリップチップボンダー、ウエハーボンダーが挙げられる。具体的な市販装置としては、EVG社製のウエハーボンダー(装置名:Gemini)が例示できる。
絶縁性樹脂材料層どうしは上記貼着工程により接着され、充分な接合強度を与える。ここで絶縁性樹脂が架橋性官能基を有する場合には、上記貼着工程により架橋反応が進行していることが好ましい。架橋反応率としては、70〜100%が好ましい。架橋反応が充分に進行していることは、接合強度等の機械的特性、吸水率等の物理的特性、及び電気特性の点等から好ましい。
図2(C)は第3の工程を表す。半導体チップ12の接続電極21及び絶縁性樹脂材料層31を貫通して半導体チップ11の接続電極21に至るビア41を設ける。ビア41により半導体チップ11と半導体チップ12とは電気的に接続される。ビア41の形成方法としては、公知の技術が適用できる。例えば、エッチング又はレーザーを利用してビアホール(via−hole)を開孔し、金属材料を埋め込むことでビア41が形成できる。
ビア直径は1〜50μmが好ましく、2〜20μmがより好ましい。また、ビア41のアスペクト比(ビア深さ(長さ)をビア直径で除した数値)は、小さいことが好ましく、具体的には50以下が好ましく、20以下がより好ましい。通常のビアのアスペクト比の下限は1程度である。このアスペクト比が高いと、製造コストが高くなる、ビアホールへの金属材料の埋め込みの際にボイドが発生する可能性が高くなりやすく好ましくない。このために半導体チップ12の基板の厚さを薄くすることが有効である。絶縁性樹脂材料層の厚さは、半導体チップ間の接合強度及び絶縁特性等により制限を受けるからである。
半導体チップ12の基板の厚さを薄くする方法としては、半導体チップ12の基板面(絶縁性樹脂材料層と反対側の面)に対して、研削、機械研磨、化学的機械的研磨又はエッチング等の手法を施すことが好ましい。これらの手法は、求められる速度、平坦度、キズ(スクラッチ)の観点から選択され、組み合わせて用いることもできる。また半導体チップ12の基板を薄くする工程は、半導体チップ11と積層する前に行ってもよく、積層した後に行ってもよい。半導体チップ12の基板の厚さは、1〜100μmが好ましく、3〜50μmがより好ましく、5〜30μmがさらに好ましい。
ビアホールの開孔方法としては、ドライエッチング法、例えばRIE(リアクティブ・イオン・エッチング)法(いわゆるディープ・RIE法)が、エッチング速度が高く、位置合わせ精度に優れているために好ましい。エッチング速度は、10μm/分以上が量産性の観点から好ましい。エッチング速度の上限は通常0.1mm/分程度である。
金属材料の埋め込み方法としては、例えば以下の方法が例示できる。ビアホール内面に薄い絶縁膜を形成して電気的な絶縁処理を行う。この後、メッキ又は導電性ペーストによりビアホールに金属材料を埋め込む。この方法によりビアが形成される。メッキを用いる場合には金属材料として、銅、金が好ましい。また導電性ペーストを用いる場合には、銀、金、銅等の微粒子がバインダー樹脂に分散されたペーストを用いることが好ましい。
図2(D)は第4の工程を表す。半導体チップ12の半導体チップ11とは反対側の面の所定位置に接続電極21を設ける。さらに絶縁性樹脂材料層31を形成する。接続電極21の形成及び絶縁性樹脂材料層31の形成の詳細については、第1の工程と同様である。
図2(E)は第5の工程を表す。接続電極21と絶縁性樹脂材料層31とが形成された他の半導体チップ13を前記第1の工程と同様の工程で製造する。半導体チップ13と半導体チップ12とを、絶縁性樹脂材料層31どうしが貼着されるよう配置し積層する。工程の詳細は前記第2の工程と同様である。
図2(F)は第6の工程を表す。半導体チップ13の接続電極21及び絶縁性樹脂材料層31を貫通して半導体チップ12の接続電極21に至るビア41を設ける。ビア41により半導体チップ12と半導体チップ13とは電気的に接続される。これらの工程の詳細は前記第3の工程と同様である。
以上の第1〜第6の工程を経ることにより、半導体チップ11、12及び13が積層されマルチチップ素子10が製造される。同様の工程を繰り返すことによりさらに多層のマルチチップ素子が製造可能である。積層数に理論的な制限はないが、実用的な機能を達成し、かつ、製造コストが不必要に高くならないために、2〜10層程度が好適な積層数である。
また、電気的な接続以外の目的、例えば放熱性を高める等の目的で、本発明のマルチチップ素子に、前記ビアを設置してもよい。半導体チップで発生した熱は、ビアを通して実装基板及びマルチチップ素子表面に拡散するために、放熱特性向上効果がある。
本発明の製造方法は、(a)チップ・オン・チップ積層方式、(b)チップ・オン・ウェハ積層方式、(c)ウェハ・オン・ウェハ積層方式のいずれにも適用できる。積層するチップのサイズが同一で、かつチップの良品歩留まりが高い半導体チップを積層する場合、ウェハ・オン・ウェハ法が好ましい。積層するチップのサイズが異なる、及び/又は、チップの良品歩留まりが高くない半導体チップを積層する場合、チップ・オン・ウェハ法又はチップ・オン・チップ法が好ましい。
[絶縁性樹脂材料]
本発明においては、前記絶縁性樹脂材料として、主鎖に含フッ素環構造を有する含フッ素樹脂を用いることを特徴とする。絶縁性樹脂材料として含フッ素樹脂を用いることで、樹脂材料層の誘電率及び誘電損失を低く抑えることができる。その結果信号伝播速度の遅延を抑制でき、電気特性に優れた素子が得られる。また含フッ素樹脂を用いることで吸水率を低く抑えることができる。これにより接合電極及びその周辺の配線部分等で接合状態の変化が抑制できる、金属の変質(錆等)が抑制できる等の点で優れ、素子の信頼性向上という点で効果が大きい。さらに含フッ素樹脂として、主鎖に含フッ素環構造を有する樹脂は、主鎖に含フッ素環構造を有していない樹脂と比較して、ガラス転移点が高いため、樹脂の軟化温度を高くできる。したがって素子の耐熱性という点で有利である。
本発明にかかる特定の含フッ素樹脂におけるフッ素含有量は、絶縁性樹脂材料の吸水率及び比誘電率が低くなることから10質量%以上が好ましく、30質量%以上であることがより好ましい。また、含フッ素樹脂材料の溶媒への溶解性が充分に得られることから、すなわち絶縁性樹脂材料層の形成が容易となることから、フッ素含有量は70質量%以下が好ましい。本発明にかかる特定の含フッ素樹脂におけるフッ素含有量は30〜60質量%が好ましい。ただしフッ素含有量とは、分子量のうちのフッ素原子が占める割合であり、通常は単量体の化学式を基準に算出する。
また主鎖に環構造を有するとは、樹脂の分子構造において、その主鎖を構成する原子連鎖(主には炭素原子からなる)のうち少なくとも1個の原子(通常は炭素原子)が同時に環(好ましくは脂肪族環又は芳香族環)を構成する原子であることを意味する。ただし主鎖を構成する原子として、エーテル性酸素原子等のヘテロ原子が含まれていてもよい。また含フッ素環構造とは、環を構成する原子(通常は炭素原子)に直接結合したフッ素原子が存在することを意味する。ただし環を構成する原子として、エーテル性酸素原子等のヘテロ原子が含まれていてもよい。
本発明においては、前記含フッ素樹脂が、主鎖に含フッ素芳香族環構造、又は含フッ素脂肪族環構造を有することが好ましい。以下それぞれの場合について説明する。なお以下の説明において、主鎖に含フッ素芳香族環構造を有する含フッ素樹脂を「芳香族環系含フッ素樹脂」、主鎖に含フッ素脂肪族環構造を有する含フッ素樹脂を「脂肪族環系含フッ素樹脂」と称することもある。
[芳香族環系含フッ素樹脂]
本発明においては、前記含フッ素樹脂が主鎖に含フッ素芳香族環構造を有することが好ましい。芳香族環系含フッ素樹脂としては含フッ素ポリアリーレン又は含フッ素ポリアリーレンエーテルが好適に例示できる。これらの樹脂については、特表平5−502257号公報、特開平10−247646号公報、WO03/8483号パンフレット、特開2005−105115号公報等に記載されている。
またこれらの芳香族環系含フッ素樹脂においては、分岐型の分子構造を有していることが好ましい。分岐型の分子構造を有していれば、樹脂のガラス転移点が高くなり、耐熱特性が良好となる。分岐型の分子構造を有している樹脂は、例えば縮合反応を行う際に3官能以上の原料を用いることで得られる。
また芳香族環系含フッ素樹脂としては、架橋性官能基を有していることが好ましい。より具体的には架橋性官能基を有する樹脂を用いて絶縁性樹脂材料層を形成し、加熱、光照射等の架橋処理を行い、層を形成した後の樹脂をより強固な樹脂とすることが好ましい。これは例えばプレポリマーの溶液を半導体チップの表面に塗布し、揮発分を除去し樹脂層を形成する。その後、半導体チップどうしの貼着の際に加熱を行い、貼着処理と同時に上記架橋処理を行う方法が好適に例示できる。樹脂が架橋性官能基を有していれば、架橋反応が進行した後の樹脂(硬化物)は、耐熱性及び耐薬品性に優れ好ましい。
架橋性官能基の具体例としては、エチニレン基、ビニル基、1−オキソシクロペンタ−2,5−ジエン−3−イル基、シアノ基、ジアリールヒドロキシメチル基、ヒドロキシフルオレニル基等が挙げられる。耐熱性の観点などより、エチニレン基、ビニル基が好ましい。
前記架橋性官能基の含有量は、絶縁性樹脂材料1g当たり0.01〜3mmolが好ましい。絶縁性樹脂材料1g当たり0.01以上であれば、硬化して得られる硬化物の耐熱性と耐薬品性が低くなることを抑制でき、3mmol以下であれば硬化して得られる硬化物の比誘電率を低く保つことができるとともに、強靭性を保つことができる。特に、絶縁性樹脂材料1g当たり0.05〜2mmolがより好ましい。
本発明において、芳香族環系含フッ素樹脂として特に好ましい樹脂は、芳香環にフッ素原子が直接結合している含フッ素芳香環含有化合物と、フェノール性水酸基を2個以上有する化合物とを、脱HF縮合反応により縮合反応させて得られる樹脂である。
前記含フッ素芳香環含有化合物としてはペルフルオロ芳香環を有するものが好ましく、ペルフルオロビフェニル、ペルフルオロナフタレン、ペルフルオロテルフェニル、ペルフルオロ(1、3、5−トリフェニルベンゼン)及びペルフルオロ(1,2,4−トリフェニルベンゼン)等が挙げられる。これらは単独で用いてもよく、2種以上を併用してもよい。
前記フェノール性水酸基を2個以上有する化合物としては、多官能フェノール類が好ましい。その具体例としては、ジヒドロキシベンゼン、ジヒドロキシビフェニル、ジヒドロキシテルフェニル、ジヒドロキシナフタレン、ジヒドロキシアントラセン、ジヒドロキシフェナントラセン、ジヒドロキシ−9,9−ジフェニルフルオレン、ジヒドロキシジベンゾフラン、ジヒドロキシジフェニルエーテル、ジヒドロキシジフェニルチオエーテル、ジヒドロキシベンゾフェノン、ジヒドロキシ−2,2−ジフェニルプロパン、ジヒドロキシ−2,2−ジフェニルヘキサフルオロプロパン、ジヒドロキシビナフチル、テトラフェニルハイドロキノン、ヘキサフェニルジヒドロキシビフェニル、トリヒドロキシベンゼン、トリヒドロキシビフェニル、トリヒドロキシナフタレン、トリス(ヒドロキシフェニル)エタン、テトラヒドロキシベンゼン、テトラヒドロキシビフェニル、テトラヒドロキシビナフチル、テトラヒドロキシスピロインダン類等が挙げられる。
これらのなかでも、得られる硬化物の吸水率及び比誘電率が低く、耐熱性が良好であるため、ジヒドロキシベンゼン、ジヒドロキシ−9,9−ジフェニルフルオレン、ジヒドロキシ−2,2−ジフェニルヘキサフルオロプロパン、テトラフェニルハイドロキノン、トリヒドロキシベンゼン、トリス(ヒドロキシフェニル)エタンが好ましい。
また芳香族環系含フッ素樹脂に架橋性官能基を導入する方法としては、前記縮合反応時に、架橋性官能基を有するモノマーを共縮合させる方法が好ましい。架橋性官能基としてエチニレン基を有するモノマーとしては、ペンタフルオロフェニルアセチレン、ノナフルオロビフェニルアセチレン等の含フッ素アリールアセチレン類;フェニルエチニルペンタフルオロベンゼン、フェニルエチニルノナフルオロビフェニル、デカフルオロトラン等の含フッ素ジアリールアセチレン類;フェニルエチニルフェノール、ジヒドロキシトラン等の水酸基含有アセチレン類が挙げられる。これらは単独で用いても2種以上を混合して用いてもよい。また架橋性官能基としてビニル基を有するモノマーとしては、ペンタフルオロスチレン、ヒドロキシスチレン等が挙げられる。これらは単独で用いても2種以上を混合して用いてもよい。
前記脱HF縮合反応の脱HF剤としては、塩基性化合物が好ましく、特にアルカリ金属の炭酸塩、炭酸水素塩又は水酸化物が好ましい。具体例としては、炭酸ナトリウム、炭酸カリウム、炭酸水素ナトリウム、炭酸水素カリウム、水酸化ナトリウム、水酸化カリウム等が挙げられる。
脱HF剤の使用量は、フェノール性水酸基に対してモル比で1倍以上が必要であり、1.1〜3倍が好ましい。前記脱HF縮合反応は、極性溶媒中で行うことが好ましい。極性溶媒としては、N,N−ジメチルアセトアミド、N,N−ジメチルホルムアミド、N−メチルピロリドン、ジメチルスルホキシド、スルホラン等の非プロトン性の極性溶媒が好ましい。極性溶媒には、生成する含フッ素ポリアリーレンエーテルの溶解性を低下させず、縮合反応に悪影響を及ぼさない範囲で、トルエン、キシレン、ベンゼン、ベンゾトリフルオライド、キシレンヘキサフルオライド等が含有されていてもよい。
脱HF縮合反応条件としては、10〜200℃で1〜80時間が好ましい。より好ましくは40〜180℃で2〜60時間、最も好ましくは60〜160℃で3〜24時間である。
本発明において芳香族環系含フッ素樹脂の数平均分子量は、1,000〜1,000,000が好ましい。この範囲であれば芳香族環系含フッ素樹脂の溶媒に対する溶解性が良好である。またさらに芳香族環系含フッ素樹脂を硬化することにより良好な耐熱性、機械特性、及び耐薬品性等を有する硬化物が得られる。より好ましくは1,000〜200,000、最も好ましくは1,500〜50,000である。
前記芳香族環系含フッ素樹脂を用いて絶縁性樹脂材料層を形成する方法として、コーティング法を用いることが好ましい。この場合、樹脂を含む溶液組成物を用いることが好ましい。溶液組成物における樹脂の濃度は1〜80質量%が好ましく、5〜60質量%がより好ましい。溶液組成物中の溶媒としては、芳香族環系含フッ素樹脂が溶解あるいは分散し、所望のコーティング方法で所望の膜厚、均一性を有する塗膜が得られれば特に制限は無い。例えば、芳香族炭化水素類、双極子非プロトン系溶媒類、ケトン類、エーテル類、エステル類、ハロゲン化炭化水素類が挙げられる。
前記溶媒として好適な芳香族炭化水素類としては、ベンゼン、トルエン、キシレン、エチルベンゼン、キュメン、メシチレン、テトラリン、メチルナフタレン等が挙げられる。双極子非プロトン系溶媒類としては、N−メチルピロリドン、N,N−ジメチルホルムアミド、N,N−ジメチルアセトアミド、γ−ブチロラクトン、ジメチルスルホキシド等が挙げられる。ケトン類としては、メチルイソブチルケトン、シクロペンタノン、シクロヘキサノン、シクロヘプタノン、シクロオクタノン、メチルアミルケトン等が挙げられる。
エーテル類としては、テトラヒドロフラン、ピラン、ジオキサン、ジメトキシエタン、ジエトキシエタン、ジフェニルエーテル、アニソール、フェネトール、ジグライム、トリグライム、プロピレングリコールモノメチルエーテル、プロピレングリコールモノエチルエーテル、プロピレングリコールモノプロピルエーテル、プロピレングリコールモノブチルエーテル等が挙げられる。エステル類としては、乳酸エチル、安息香酸メチル、安息香酸エチル、安息香酸ブチル、安息香酸ベンジル、メチルセルソルブアセテート、エチルセルソルブアセテート、プロピレングリコールモノエチルエーテルアセテート等が挙げられる。ハロゲン化炭化水素類としては、四塩化炭素、クロロホルム、塩化メチレン、テトラクロロエチレン、クロロベンゼン、ジクロロベンゼン等が挙げられる。
前記芳香族環系含フッ素樹脂の具体的な合成例と得られた樹脂の物性を以下に示す。容量1Lのフラスコにペルフルオロ(1,3,5−トリフェニルベンゼン)の18.90g、4−フェニルエチニルノナフルオロビフェニルの8.32g、1,3,5−トリヒドロキシベンゼンの3.78g、N,N−ジメチルアセトアミドの279gを仕込んだ。撹拌しながらオイルバス上で加温し、液温が60℃となった時点で炭酸カリウムの27.3gを素早く添加した。撹拌を継続しながら60℃で4時間加熱した。その後、反応液を室温に冷却し、激しく撹拌し、酢酸の約30gを含む純水/メタノール(容積比約1/1)混合液2Lに徐々に投入すると白色粉状物が沈殿した。この白色粉状物をろ別し、さらに純水で5回洗浄した後に、80℃で15時間真空乾燥を行って分子量約5,000の含フッ素ポリアリーレンエーテル(芳香族環系含フッ素樹脂)を得た。なお、分子量は、キャリア溶媒としてテトラヒドロフランを使用したゲルパーミエーションクロマトグラフィー(GPC)法により測定したポリスチレン換算の数平均分子量である。
ここで得られたポリマーの1gを9gのシクロヘキサンに溶解させ、さらにビニルトリメトキシシランの0.02gを添加して溶液を得た。この溶液を用いることにより、前記製造方法の第1の工程で記載した絶縁性樹脂材料層を形成できる。また得られたポリマーの1MHzのおける比誘電率は2.4、85℃/85%における吸水率は0.2質量%であり、いずれもエポキシ樹脂と比較して非常に低い値であった。ここで比誘電率の測定には自動水銀CV測定装置(日本SSM社製、SSM495)を用いた。また吸水率の測定には水分吸脱着測定装置(シーベルヘグナー社製、IGASORP)を用い、ポリマー粉体を高精度天秤にセットし、雰囲気を高温高湿にしたときの重量変化から飽和吸水率を算出した。
[脂肪族環系含フッ素樹脂]
本発明においては、前記含フッ素樹脂が主鎖に含フッ素脂肪族環構造を有することが好ましい。脂肪族環系含フッ素樹脂としては、含フッ素ポリ(アルキレン−シクロアルキレン)が好適に例示できる。これらの樹脂としては、特開平6−322336号公報等に記載されている。
本発明において脂肪族環系含フッ素樹脂としては、環状の分子構造を有するモノマーを重合反応させて得られる樹脂、又は少なくとも2つの重合性二重結合を有するモノマーを環化重合反応させて得られる樹脂が好適に例示できる。
前記環状の分子構造を有するモノマーとしては、ペルフルオロ(2,2−ジメチル−1,3−ジオキソール)、ペルフルオロ(4−メトキシ−1,3−ジオキソール)等が例示できる。これらの環状の分子構造を有するモノマーを単独で、又は、テトラフルオロエチレン等のラジカル重合性モノマーと共重合することにより脂肪族環系含フッ素樹脂が得られる。この樹脂は特公昭63−18964号公報等に記載されている。
前記少なくとも2つの重合性二重結合を有するモノマーとしては、ペルフルオロ(アリルビニルエーテル)、ペルフルオロ(ブテニルビニルエーテル)、ペルフルオロ(4−メチル−3−オキサ−1,6−ヘプタジエン)等が例示できる。これらの少なくとも2つの重合性二重結合を有するモノマーを単独で、又は、テトラフルオロエチレン等のラジカル重合性モノマーと共重合することにより脂肪族環系含フッ素樹脂が得られる。この樹脂は特公昭63−18964号公報、特開昭63−238111号公報、特開昭63−238115号公報等に記載されている。
本発明にかかる脂肪族環系含フッ素樹脂としては、環状の分子構造を有するモノマーと少なくとも2つの重合性二重結合を有するモノマーとを、又はこれに加えてさらに他のラジカル重合性モノマーと共重合することにより得られる樹脂を用いてもよい。
本発明にかかる脂肪族環系含フッ素樹脂は、環構造を20質量%以上含有することが溶解性、機械的特性等の面から好ましい。ただし環構造の割合とは、樹脂を製造する際に用いるモノマーのうち、環を形成するのに直接関わるモノマーの割合をいう。
脂肪族環系含フッ素樹脂としては、半導体チップとの接着性の観点から、カップリング性官能基を有することが好ましい。含フッ素樹脂にカップリング性官能基を導入する方法としては、反応性官能基Xとカップリング基−MR 3−a を持つ、X−MR 3−a で表される構造を有する化合物を、反応性基を有する含フッ素樹脂と反応させる方法が例示される。ここでXは塩素原子、アミノ基、アミノアルキル基、ウレイド基、グリシドキシ基、エポキシ基等のうち少なくとも1種の官能性原子又は官能基を有するアルキル基又はビニル基;MはSi、Ti、Zr、Hf、Th、Alなどの金属原子;Rはハロゲン原子、アルコキシ基、ヒドロキシアルキルオキシ基、アシルオキシ基などの反応基;Rはアルキル基、フェニル基などの1価の有機基、aは0、1又は2である。)特にMがSiであるものが、合成が容易であり、適度なRの加水分解性を有しており好適に採用される。
ここで反応性官能基Xを有する含フッ素樹脂は、前述の含フッ素環構造を有する含フッ素樹脂の製造と同様の方法で製造できる。すなわち有機ペルオキシ化合物を開始剤として含フッ素環構造を有する含フッ素樹脂を重合することにより、末端に−CHCOOH、−CHCOOCH、−CFCOOH、−CFCOOCHなどの反応性官能基を有する含フッ素樹脂が得られる。また含フッ素樹脂を製造する場合に、CF=CFOCF(CF)O(CFCOOCHなどの反応性基を有するモノマーを共重合せしめることによって、積極的に反応性基を導入することができる。
本発明のマルチチップ素子の製造方法において、脂肪族環系含フッ素樹脂を用いて絶縁性樹脂材料層を形成する場合には、脂肪族環系含フッ素樹脂の溶液を用いることが好ましい。この含フッ素樹脂の溶液を得るための溶媒としては、例えばペルフルオロヘキサン、ペルフルオロトリブチルアミン、ペルフルオロ(2−ブチルテトラヒドロフラン)等の完全フッ素化された溶媒;又はCF(CFCHCH、CF(CFCHCH等の部分フッ素化された溶媒が好適に例示される。また、これらの溶媒を2種以上混合したものを用いてもよい。溶液の樹脂濃度としては0.01〜70室量%が好ましく、0.1〜50質量%がより好ましい。
また、前記したカップリング性官能基の溶解性を向上させるために、含フッ素アルコール等のプロトン性含フッ素溶媒を添加することができる。プロトン性含フッ素溶媒が、全溶媒中に占める割合は、2〜30重量%が好ましい。
前記脂肪族環系含フッ素樹脂の溶液(溶媒はフッ素系溶媒)の具体的商品例としては、旭硝子社製商品名サイトップCTL−809Mが挙げられる。この樹脂の1MHzにおける比誘電率は2.1、85℃/85%における吸水率は0.1質量%未満であった。
[絶縁性樹脂材料層]
本発明において絶縁性樹脂材料層を形成する場合には、前記主鎖に含フッ素環構造を有する含フッ素樹脂を溶液化して、半導体チップにコーティングし、絶縁性樹脂材料層である含フッ素樹脂の層を形成することが好ましい。含フッ素樹脂の溶液化は、芳香族環系含フッ素樹脂、脂肪族環系含フッ素樹脂のそれぞれの項で説明したように、適切な溶媒に溶解又は分散して行われる。
本発明にかかる含フッ素樹脂のコーティング方法としては、スピンコート法、ディップコート法、スプレーコート法、ダイコート法、バーコート法、ドクターコート法、押し出しコート法、スキャンコート法、はけ塗り法、ポッティング法等の公知のコーティング方法が挙げられる。膜厚の均一性の観点からスピンコート法又はスキャンコート法が好ましい。また膜厚偏差が問題とならない場合、ポッティング法が量産性が高く好ましい。
本発明にかかる含フッ素樹脂の溶液は、接着性向上又は塗布均一性向上等の目的で、シランカップリング剤、界面活性剤、コロイド状シリカ等の添加物を含んでいてもよい。シランカップリング剤としては、アミノシラン、エポキシシラン、ビニルシラン、アクリレートシラン、メタクリレートシラン及びこれらの部分加水分解縮合物が好ましい。界面活性剤としては、フッ素系界面活性剤、シリコーン系界面活性剤が好ましい。コロイド状シリカとしては粒径が5〜30nm程度のものが好ましい。これら添加物は、前記含フッ素樹脂の溶液に溶解又は分散させることにより添加することが好ましい。
またこの含フッ素樹脂の溶液において、不純分は少ないことが好ましい。特に金属分は可能な限り除去することが好ましい。金属分が少なければ素子の信頼性が向上する。除去されるべき金属としては、Li、Na、K、Ca、Mg、Fe、Ni、Co、Cr、Cuが挙げられる。これらの金属は、イオン交換により除去できる。イオン交換の方法としては、イオン交換樹脂を充填したカラムに樹脂溶液を通してもよく、フィルタ状に加工されたイオン交換樹脂ユニットを通過させてもよい。また金属以外の塵埃も除去することが好ましい。その除去方法としては、精密フィルタを用いたろ過が好ましい。このフィルタの公称目開きとしては、0.05〜1μm程度が好適である。
[用途・チップ種類]
本発明のマルチチップ素子の用途及び、積層する半導体チップの種類に制限は無い。積層する半導体チップとして、DRAM(ダイナミック・ランダム・アクセス・メモリ)、SRAM(スタティック・ランダム・アクセス・メモリ)、EPROM(イレイザブル・プログラマブル・リード・オンリー・メモリ)、マスクROM(マスク・リード・オンリー・メモリ)、EEPROM(エレクトリカル・イレイザブル・プログラマブル・リード・オンリー・メモリ)、フラッシュメモリなどの記憶素子;マイクロプロセッサ、DSP、ASIC等の理論回路素子;MMIC(モノリシック・マイクロウェーブ集積回路)に代表される化合物半導体等の集積回路素子;発光ダイオード、電荷結合素子などの光電変換素子等が挙げられる。
同種の半導体チップを積層することも、異種の半導体チップを積層することも可能である。同種の半導体チップを積層したマルチチップ素子の例として、メモリ素子を積層したものが挙げられる。本マルチチップ素子は、個々のメモリ素子それ自体の集積度及び容量を上げることなく、単位実装面積当たりの容量を向上させることができるため、小型、薄型及び高速のメモリ素子(モジュール)として産業上の価値が大きい。
異種の半導体チップを積層したマルチチップ素子の例として、高速マイクロプロセッサが挙げられる。本発明の技術を用いてマイクロプロセッサ素子とメモリ素子を積層することにより、マイクロプロセッサとメモリ間の配線長及び寄生容量が小さくなり、その結果としてデータ伝送達速度が向上し、極めて高性能なマイクロプロセッサを得ることができる。
異種の半導体チップを積層した他の例として、最上段の半導体チップが受光素子や発光素子であるマルチチップ素子が挙げられる。例えば、最上段の半導体チップを、CCD(Charge−Coupled Devices;電荷結合素子)及びCMOS(Complementary Metal Oxide Semiconductor;相補型金属酸化物半導体)イメージセンサーとし、その下に制御素子やメモリ素子を配置することにより、超小型のセンサー素子が得られる。
本発明の製造方法は、半導体チップを、半導体チップ以外の基板に積層する場合にも適用することができる。前記半導体チップ以外の基板としては、ガラス基板、セラミック基板、高抵抗シリコン基板及び高抵抗ガリウム砒素基板等が例示できる。透明ガラス基板は、センサーの保護カバーとして用いられることがあるが、本発明の製造方法を用いれば、センサー素子とガラス基板を貼り合わせることが可能である。このような構造を有するセンサー素子は、後工程及び実装時に発生するパーティクルによる素子表面の汚染の影響を受け難く、高良品歩留まりが得られるため、産業上の価値が大きい。
なおこれらのマルチチップ素子の信頼性の試験方法としては、高温高湿試験、ヒートサイクル試験等の試験が例示できる。ただし高温高湿試験の具体的条件例としては、温度:85℃、湿度:85%RHにおいて、2,000時間放置した後の性能を評価する。またヒートサイクル試験の具体的条件例としては、温度が−25℃と125℃との間を1,000往復(高低温それぞれ30分保持、昇降温は約1時間)させた後の性能を評価する。
本発明は、信頼性及び電気特性に優れたマルチチップ素子を提供する。これにより携帯電話等の電子機器の小型化、高性能化及び信頼性向上が達成可能となる。
本発明のマルチチップ素子の構造例を示す断面図である。 本発明のマルチチップ素子の製造方法例を示す断面図である。
符号の説明
10:マルチチップ素子、
11、12、13:半導体チップ、
21:接続電極、
31:絶縁性樹脂材料層、
41:ビア。

Claims (4)

  1. 複数の半導体チップを積層し、絶縁性樹脂材料で該半導体チップを固定するマルチチップ素子の製造方法において、前記絶縁性樹脂材料として、主鎖に含フッ素環構造を有する含フッ素樹脂を用いることを特徴とするマルチチップ素子の製造方法。
  2. 前記含フッ素樹脂が、主鎖に含フッ素芳香族環構造を有する請求項1のマルチチップ素子の製造方法。
  3. 前記含フッ素樹脂が、主鎖に含フッ素脂肪族環構造を有する請求項1のマルチチップ素子の製造方法。
  4. 複数の半導体チップが積層され、該半導体チップが絶縁性樹脂材料により固定されているマルチチップ素子において、前記絶縁性樹脂材料が主鎖に含フッ素環構造を有する含フッ素樹脂であることを特徴とするマルチチップ素子。
JP2006036614A 2006-02-14 2006-02-14 マルチチップ素子とその製造方法 Expired - Fee Related JP4797677B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006036614A JP4797677B2 (ja) 2006-02-14 2006-02-14 マルチチップ素子とその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006036614A JP4797677B2 (ja) 2006-02-14 2006-02-14 マルチチップ素子とその製造方法

Publications (3)

Publication Number Publication Date
JP2007220726A true JP2007220726A (ja) 2007-08-30
JP2007220726A5 JP2007220726A5 (ja) 2009-02-05
JP4797677B2 JP4797677B2 (ja) 2011-10-19

Family

ID=38497715

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006036614A Expired - Fee Related JP4797677B2 (ja) 2006-02-14 2006-02-14 マルチチップ素子とその製造方法

Country Status (1)

Country Link
JP (1) JP4797677B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010032729A1 (ja) * 2008-09-18 2010-03-25 国立大学法人東京大学 半導体装置の製造方法
JP2010161163A (ja) * 2009-01-07 2010-07-22 Disco Abrasive Syst Ltd 撮像基板の加工方法
US20130344655A1 (en) * 2011-03-09 2013-12-26 Takayuki Ohba Method of producing semiconductor device
JPWO2013161891A1 (ja) * 2012-04-24 2015-12-24 須賀 唯知 チップオンウエハ接合方法及び接合装置並びにチップとウエハとを含む構造体

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06322336A (ja) * 1993-05-11 1994-11-22 Asahi Glass Co Ltd 電子部品用接着剤及び物品
JPH07504782A (ja) * 1992-02-13 1995-05-25 コピン・コーポレーシヨン 高密度電子回路モジュール
JPH11125909A (ja) * 1997-10-24 1999-05-11 Hitachi Chem Co Ltd 感光性樹脂組成物、その硬化物及び半導体装置
JP2002359345A (ja) * 2001-03-30 2002-12-13 Toshiba Corp 半導体装置及びその製造方法
JP2003347868A (ja) * 2002-05-24 2003-12-05 Mitsubishi Electric Corp 半導体マイクロ波増幅装置およびその製造方法
WO2004059720A1 (en) * 2002-12-20 2004-07-15 International Business Machines Corporation Three-dimensional device fabrication method
JP2004356582A (ja) * 2003-05-30 2004-12-16 Asahi Glass Co Ltd 積層体

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07504782A (ja) * 1992-02-13 1995-05-25 コピン・コーポレーシヨン 高密度電子回路モジュール
JPH06322336A (ja) * 1993-05-11 1994-11-22 Asahi Glass Co Ltd 電子部品用接着剤及び物品
JPH11125909A (ja) * 1997-10-24 1999-05-11 Hitachi Chem Co Ltd 感光性樹脂組成物、その硬化物及び半導体装置
JP2002359345A (ja) * 2001-03-30 2002-12-13 Toshiba Corp 半導体装置及びその製造方法
JP2003347868A (ja) * 2002-05-24 2003-12-05 Mitsubishi Electric Corp 半導体マイクロ波増幅装置およびその製造方法
WO2004059720A1 (en) * 2002-12-20 2004-07-15 International Business Machines Corporation Three-dimensional device fabrication method
JP2004356582A (ja) * 2003-05-30 2004-12-16 Asahi Glass Co Ltd 積層体

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015073128A (ja) * 2008-09-18 2015-04-16 国立大学法人 東京大学 半導体装置の製造方法
JP5693961B2 (ja) * 2008-09-18 2015-04-01 国立大学法人 東京大学 半導体装置の製造方法
KR20110059854A (ko) * 2008-09-18 2011-06-07 고쿠리츠다이가쿠호우진 도쿄다이가쿠 반도체장치의 제조방법
US20110165730A1 (en) * 2008-09-18 2011-07-07 The University Of Tokyo Method of manufacturing semiconductor device
CN102160177A (zh) * 2008-09-18 2011-08-17 国立大学法人东京大学 半导体装置的制造方法
US8415202B2 (en) * 2008-09-18 2013-04-09 The University Of Tokyo Method of manufacturing semiconductor device
EP2325882A4 (en) * 2008-09-18 2017-01-04 The University of Tokyo Method for manufacturing semiconductor device
TWI470739B (zh) * 2008-09-18 2015-01-21 Univ Tokyo Semiconductor device manufacturing method
KR101615990B1 (ko) * 2008-09-18 2016-04-28 고쿠리츠다이가쿠호우진 도쿄다이가쿠 반도체장치의 제조방법
WO2010032729A1 (ja) * 2008-09-18 2010-03-25 国立大学法人東京大学 半導体装置の製造方法
JP2010161163A (ja) * 2009-01-07 2010-07-22 Disco Abrasive Syst Ltd 撮像基板の加工方法
US20130344655A1 (en) * 2011-03-09 2013-12-26 Takayuki Ohba Method of producing semiconductor device
TWI564992B (zh) * 2011-03-09 2017-01-01 Univ Tokyo Manufacturing method of semiconductor device
US9748217B2 (en) * 2011-03-09 2017-08-29 The University Of Tokyo Method of producing semiconductor device
JPWO2013161891A1 (ja) * 2012-04-24 2015-12-24 須賀 唯知 チップオンウエハ接合方法及び接合装置並びにチップとウエハとを含む構造体

Also Published As

Publication number Publication date
JP4797677B2 (ja) 2011-10-19

Similar Documents

Publication Publication Date Title
US11069618B2 (en) Line structure and a method for producing the same
US9881904B2 (en) Multi-layer semiconductor devices fabricated using a combination of substrate and via structures and fabrication techniques
WO2018173764A1 (ja) 積層デバイス、積層体および積層デバイスの製造方法
US8580907B2 (en) Insulating film material, multilayer wiring board and production method thereof, and semiconductor device and production method thereof
US20170200700A1 (en) Interconnect Structures for Assembly of Multi-Layer Semiconductor Devices
US11329008B2 (en) Method for manufacturing semiconductor package for warpage control
TW201803043A (zh) 具有天線之半導體封裝體
CN101459055B (zh) 半导体器件的制造方法
US20050218480A1 (en) Device mounting board and semiconductor apparatus using device mounting board
JP2009206525A (ja) 配線基板製造方法
KR20170066321A (ko) 후방측 수동 컴포넌트들을 가지는 집적 회로 다이 및 이와 연관된 방법들
JP2008235869A (ja) イメージセンサモジュール構造および半導体デバイスパッケージの形成方法
US20150214127A1 (en) Integrated device comprising a substrate with aligning trench and/or cooling cavity
CN107039381A (zh) 半导体器件结构及其形成方法
TW201340272A (zh) 半導體裝置及其製造方法
JP4797677B2 (ja) マルチチップ素子とその製造方法
JP6365106B2 (ja) 半導体装置及び半導体装置の製造方法
JP2005353644A (ja) 半導体モジュールとその製造方法および半導体装置
KR102377281B1 (ko) 반도체 장치의 제조 방법
JP2009212271A (ja) 半導体装置およびその製造方法
JP2009091566A (ja) 接着剤組成物およびそれを用いた接着剤シート
US20190259677A1 (en) Device comprising integration of die to die with polymer planarization layer
KR20140128948A (ko) 탄소와 탄소의 다중 결합을 갖는 수지를 포함하는 패시베이션막 형성용 조성물
TW201625764A (zh) 接著劑組成物、含其硬化物的半導體裝置及使用其的半導體裝置的製造方法
Liu et al. A Single-Layer Mechanical Debonding Adhesive for Advanced Wafer-Level Packaging

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081211

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081211

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110412

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110607

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20110607

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20110608

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110705

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110718

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140812

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140812

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140812

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees