KR20050013831A - 반도체 소자의 적층 칩 패키지 및 그 제조 방법 - Google Patents

반도체 소자의 적층 칩 패키지 및 그 제조 방법

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KR20050013831A
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Abstract

본 발명은 반도체 소자의 적층 칩 패키지 및 그 제조 방법에 관한 것으로서, 특히 본 발명의 방법은 제 1반도체 칩 기판의 상단면에 배치된 전극 패드에서 분리된 하나의 전극 패드 사이를 관통하는 홀을 형성하는 단계와, 홀에 분리된 전극 패드 사이를 관통해서 접속되는 홀 배선을 형성하는 단계와, 제 1반도체 칩 기판의 하단면을 홀 배선의 하부면이 드러날 때까지 그라인드하는 단계와, 제 2반도체 칩의 전극 패드와 제 1반도체 칩의 하단면 홀 배선을 접속부를 통해 접속시키는 단계와, 제 2반도체 칩의 기판 하부를 패키지 몸체에 접착시키는 단계와, 패키지 몸체의 리드프레임에 제 2반도체 칩의 전극 패드를 접속시키는 단계를 포함한다. 따라서 본 발명은 적층 칩 패키지 제조 공정시 반도체 칩내 전극 패드 위치를 자유롭게 변경할 수 있으며 하부 반도체 칩에만 외부 리드프레임과의 와이어 본딩을 실시하므로 상층 반도체 칩의 와이어 본딩을 생략할 수 있어 와이어 본딩의 정확성을 높일 수 있다.

Description

반도체 소자의 적층 칩 패키지 및 그 제조 방법{STACKED CHIP PACKAGE OF THE SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THEREOF}
본 발명은 반도체 소자의 패키지 및 그 제조 방법에 관한 것으로서, 특히 반도체 소자의 적층 칩 패키지 및 그 제조 방법에 관한 것이다.
반도체 제품의 고밀도, 고집적, 다양한 기능 요구에 대응하기 위해 많은 수의 반도체 칩을 내장하여 높은 직접도로를 달성하는 칩 패키지들이 현재 개발·제작되고 있다. 최근의 경우 여러 기능을 보유한 반도체 칩을 구현하기 위해서 서로 다른 기능의 디자인을 원칩화하는 SOC(System On Chip) 기술이 발달하고 있으나, 이는 서로 다른 공정 기술에 의존하는 디자인들이 원칩화됨으로써 상호 특성에 영향을 주지 않는 단일 공정 기술 개발로 진행되고 있으나 매우 어려운 문제이다.
이를 보완하기 위해서 서로 다른 공정으로 진행되어진 2개 또는 그 이상의 반도체 칩을 서로 적층하여 하나의 패키지로 제작하는 적층 칩 패키지(stacked chip package) 기술이 등장하게 되었다. 이러한 적층 칩 패키지는 서로 적층되는 반도체 칩의 연결용 전극 패드 위치를 미리 설정하여 디자인하게 되는데, 이때 전극 패드의 위치를 모두 칩의 가장자리 둘레를 따라 놓을 수밖에 없다. 따라서 전극 패드 위치를 선택하는데 어려움이 있다. 또한 와이어(wire bonding)시 전극 패드 위치에 따라 와이어가 엇갈리는 문제가 없도록 많은 노력과 높은 정확성이 요구되며 상부 반도체 칩의 와이어 본딩시 하부 칩의 충격에 의한 손상이 발생되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 적층 반도체 칩중에서 어느 하나의 반도체 칩내 전극 패드에 수직으로 기판 하부면까지관통하는 홀 배선을 추가하고 이 홀 배선과 다른 반도체 칩의 전극 패드를 접속시켜 반도체 칩들을 적층시켜 패키지로 구성할 수 있어 반도체 칩의 패드 위치를 자유롭게 변경할 수 있는 반도체 소자의 적층 칩 패키지를 제공하는데 있다.
본 발명의 다른 목적은 반도체 칩의 전극 패드를 관통하는 홀에 수직 배선을 추가하고 그 수직 배선이 드러나도록 기판 하부면을 그라인딩한 후에 다른 반도체 칩의 전극 패드와 홀 배선을 접속시켜 반도체 칩들을 적층시켜 패키지로 제조함으로써 반도체 칩내 패드 위치를 자유롭게 변경할 수 있는 반도체 소자의 적층 칩 패키지 제조 방법을 제공하는데 있다.
도 1 내지 도 7은 본 발명에 따른 반도체 소자의 적층 칩 패키지 제조 공정을 설명하기 위한 공정 순서도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 제 1반도체 칩 12a : 서로 분리된 전극 패드
14 : 포토레지스트 패턴 16 : 홀
18 : 홀 배선 20 : 제 2반도체 칩
22 : 전극 패드 24 : 접속부
30 : 패키지 몸체 32 : 접착제
34 : 와이어
상기 목적을 달성하기 위하여 본 발명은 적어도 두 개 이상의 반도체 칩이 실장된 적층 칩 패키지에 있어서, 기판의 상단면에 배치되며 서로 분리된 전극 패드와, 분리된 하나의 전극 패드 사이를 관통해서 접속되며 기판의 상단면에서 하단면까지 이어지는 홀 배선을 갖는 제 1반도체 칩과, 기판의 상단면에 배치되는 전극 패드를 갖는 제 2반도체 칩과, 제 1반도체 칩의 하단면 홀 배선을 제 2반도체 칩의 전극 패드와 접속시키는 접속부를 구비한다.
상기 다른 목적을 달성하기 위하여 본 발명은 적어도 두 개 이상의 반도체 칩이 실장된 적층 칩 패키지를 제조하는 방법에 있어서, 제 1반도체 칩 기판의 상단면에 배치된 전극 패드에서 분리된 하나의 전극 패드 사이를 관통하는 홀을 형성하는 단계와, 홀에 금속막을 매립하고 그 표면을 평탄화하여 분리된 전극 패드 사이를 관통해서 접속되는 홀 배선을 형성하는 단계와, 제 1반도체 칩 기판의 하단면을 홀 배선의 하부면이 드러날 때까지 그라인드하는 단계와, 제 2반도체 칩의 전극 패드와 제 1반도체 칩의 하단면 홀 배선을 접속부를 통해 접속시키는 단계를 포함하여 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1 내지 도 7은 본 발명에 따른 반도체 소자의 적층 칩 패키지 제조 공정을 설명하기 위한 공정 순서도이다. 이들 도면을 참조하면 본 발명의 반도체 소자의 적층 칩 패키지는 다음과 같이 제조된다.
우선 도 1에 도시된 바와 같이, 제 1반도체 칩의 기판(10)으로서 SOI(Silicon On Insulator) 기판에 반도체 소자의 제조 공정을 완료하고 기판 상단면에 다른 칩과 연결되기 위한 전극 패드(12)를 형성한다.
그리고 도 2에 도시된 바와 같이, 사진 공정을 진행하여 제 1반도체 칩의 기판(10) 상부면에 하나의 전극 패드(12) 일부가 오픈(open)되도록 하는 포토레지스트 패턴(14)을 형성한다.
도 3에 도시된 바와 같이, 포토레지스트 패턴(14)에 의해 드러난 전극 패드(12) 및 그 하부의 기판을 소정 깊이로 식각하여 이후 다른 반도체 칩의 전극 패드와 접속될 수직 배선이 형성되는 공간인 홀(16)을 형성한다. 이로 인해, 홀은 하나의 전극 패드(12) 사이를 관통하기 때문에 홀에 의해 서로 분리(12a)되어 나누어진다. 그런 다음 포토레지스트 패턴(14)을 제거한다.
그 다음 도 4에 도시된 바와 같이, 제 1반도체 칩의 기판(10)의 홀에 금속막(18)을 매립(gap-fill)하고 그 표면을 CMP(Chemical Mechanical Polishing)으로 평탄화하여 서로 분리된 하나의 전극 패드(12a) 사이를 관통해서 접속되는 홀 배선(18a)을 형성한다.
그런 다음 도 5에 도시된 제 1반도체 칩 기판(10)의 하단면 전체를 그라인딩하되, 홀 배선(18a)의 하부면이 드러나거나 또는 홀 배선(18a) 소정 위치까지 드러나도록 그라인드한다. 이와 같이 그라인딩하는 이유는 이후 반도체 칩들의 패키지 공정시 홀 배선(18a)을 통해 제 1반도체 칩의 전극 패드와 다른 반도체 칩의 전극 패드를 전기적으로 접속시키기 위함이다.
이후 도면에 도시되지는 않았지만, 제 1반도체 칩 기판(10)을 칩 단위로 절삭(sawing)한다.
이어서 도 6에 도시된 바와 같이, 반도체 소자의 제조 공정이 완료되고 기판 상단면에 다른 칩과 연결되기 위한 전극 패드(22)를 갖는 제 2반도체 칩(20)을 준비한다. 이때 제 1반도체 칩(10)의 전극 패드(12)와 전기 접속될 제 2반도체 칩(20)의 전극 패드(22)는 서로 얼라인되도록 배치하는 것이 중요하다. 그 이유는 이들 반도체 칩의 적층시 서로의 전극 패드 위치가 얼라인된 상태로 범핑되기 때문이다. 그러므로 제 1반도체 칩(10)의 전극 패드(12)와 전기 접속될 제 2반도체 칩(20)의 전극 패드(22)는 종래와 같이 칩 외곽에 배치될 수도 있지만 칩 어디에든지 패드를 위치시킬 수도 있다. 하지만 이후 패키지 몸체의 외부 리드프레임과 전기적으로 접속될 전극 패드인 경우에는 종래 방식대로 칩의 외곽에 배치하는 것이 바람직하다.
그리고 범프(bump)를 이용한 공정으로 제 2반도체 칩(20)의 전극 패드(22)와 제 1반도체 칩(10)의 하단면 홀 배선(18a)을 접속부(24)인 범프로 압착시켜 제 1반도체 칩(10)과 제 2반도체 칩(20)의 전극 패드(12a, 22)를 서로 전기적 접속시킨다.
도 7에 도시된 바와 같이, 제 2반도체 칩(20) 하부면을 에폭시수지 등의 접착제(32)로 패키지 몸체(30)에 접착시키는데, 이때 패키지 몸체(30)는 제 2반도체 칩 (20)이 탑재되는 홈이 따로 구비될 수도 있다.
그리고 나서 제 2반도체 칩(20)의 외부 연결용 전극 패드(22)와 패키지 몸체(30)의 리드프레임(lead frame)(36)에 와이어 본딩 공정을 실시하여 제 2반도체 칩(20)의 전극 패드(22)와 리드프레임(36) 사이를 와이어(34)로 접속시켜 본 발명에 따른 적층 칩 패키지를 완성한다. 이때 패키지 몸체(30)의 리드프레임(36)과 접속되기 위한 제 2반도체 칩(20)의 전극 패드(22)는 제 1반도체 칩(10) 영역보다 외곽에 배치되는 것이 바람직하다.
이와 같이 제조된 본 발명의 반도체 소자의 적층 칩 패키지는 서로 분리된 하나의 전극 패드(12a)와, 분리된 하나의 전극 패드(12a) 사이를 수직으로 관통해서 기판 하단면까지 이어지는 홀 배선(18a)을 갖는 제 1반도체 칩(10)과, 기판의 상단면에 배치되는 전극 패드(22)를 갖는 제 2반도체 칩(20)과, 제 1반도체 칩(10)의 하단면 홀 배선(18a)이 접속부인 범프(24)를 통해서 제 2반도체 칩(20)의 상단전극 패드(22)와 전기적으로 접속되어 있다. 제 2반도체 칩(20)의 하부면이 접착제(32)로 접착되어 패키지 몸체(30)에 탑재되며 패키지 몸체(30)의 리드프레임(36)에 제 2반도체 칩(20)의 외곽 전극 패드(22)가 와이어(34)를 통해 전기적으로 접속된다.
이상 상술한 바와 같이 본 발명은, 적층 칩 패키지 제조 공정시 어느 하나의 반도체 칩내 하나의 전극 패드를 수직으로 뚫고 기판 하부면까지 관통하는 홀 배선을 추가하고 이 반도체 칩의 홀 배선과 다른 반도체 칩의 전극 패드를 범프로 접속시켜 적층 칩 패키지를 제작할 수 있어 반도체 칩내 전극 패드 위치를 자유롭게 변경할 수 있다.
또한 반도체 칩의 와이어 본딩시 하부 반도체 칩에만 외부 리드프레임과의 와이어 본딩을 실시하므로 상층 반도체 칩의 와이어 본딩을 생략할 수 있어 와이어 본딩의 정확성을 높일 수 있으며 하층 반도체 칩의 와이어 본딩 부담과 충격을 최소화할 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (14)

  1. 적어도 두 개 이상의 반도체 칩이 실장된 적층 칩 패키지에 있어서,
    기판의 상단면에 배치되며 서로 분리된 전극 패드와, 상기 서로 분리된 하나의 전극 패드 사이를 관통해서 접속되며 상기 기판의 상단면에서 하단면까지 이어지는 홀 배선을 갖는 제 1반도체 칩;
    상기 기판의 상단면에 배치되는 전극 패드를 갖는 제 2반도체 칩; 및
    상기 제 1반도체 칩의 하단면 홀 배선을 제 2반도체 칩의 전극 패드와 접속시키는 접속부를 구비하는 것을 특징으로 하는 반도체 소자의 적층 칩 패키지.
  2. 제 1항에 있어서, 상기 제 1반도체 칩의 전극 패드와 전기 접속될 제 2반도체 칩의 전극 패드가 서로 얼라인되도록 배치된 것을 특징으로 하는 반도체 소자의 적층 칩 패키지.
  3. 제 1항 또는 제 2항에 있어서, 상기 제 1반도체 칩의 전극 패드와 전기 접속될 제 2반도체 칩의 전극 패드는 칩 내부 또는 외곽에서 서로 얼라인되도록 배치된 것을 특징으로 하는 반도체 소자의 적층 칩 패키지.
  4. 제 1항에 있어서, 상기 제 2반도체 칩의 기판 하부가 접착되며 상기 제 2반도체 칩의 전극 패드와 접속되는 리드프레임을 갖는 패키지 몸체를 더 포함하는 것을 특징으로 하는 반도체 소자의 적층 칩 패키지.
  5. 제 4항에 있어서, 상기 제 2반도체 칩의 전극 패드와 상기 패키지 몸체의 리드프레임의 접속은 와이어로 접속된 것을 특징으로 하는 반도체 소자의 적층 칩 패키지.
  6. 제 1항 또는 제 4항에 있어서, 상기 패키지 몸체의 리드프레임과 접속되기 위한 제 2반도체 칩의 전극 패드는 상기 제 1반도체 칩보다 외곽 영역에 배치된 것을 특징으로 하는 반도체 소자의 적층 칩 패키지.
  7. 제 1항에 있어서, 상기 접속부는 범프인 것을 특징으로 하는 반도체 소자의 적층 칩 패키지.
  8. 적어도 두 개 이상의 반도체 칩이 실장된 적층 칩 패키지를 제조하는 방법에 있어서,
    제 1반도체 칩 기판의 상단면에 배치된 전극 패드에서 분리된 하나의 패드 사이를 관통하는 홀을 형성하는 단계;
    상기 홀에 금속막을 매립하고 그 표면을 평탄화하여 상기 분리된 하나의 전극 패드 사이를 관통해서 접속되는 홀 배선을 형성하는 단계;
    상기 제 1반도체 칩 기판의 하단면을 상기 홀 배선의 하부면이 드러날 때까지 그라인드하는 단계; 및
    제 2반도체 칩의 전극 패드와 상기 제 1반도체 칩의 하단면 홀 배선을 접속부를 통해 접속시키는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 적층 칩 패키지 제조 방법.
  9. 제 8항에 있어서, 상기 제 1반도체 칩의 전극 패드와 전기 접속될 제 2반도체 칩의 전극 패드가 서로 얼라인되도록 배치된 것을 특징으로 하는 반도체 소자의 적층 칩 패키지 제조 방법.
  10. 제 8항 또는 제 9항에 있어서, 상기 제 1반도체 칩의 전극 패드와 전기 접속될 제 2반도체 칩의 전극 패드는 칩 내부 또는 외곽에서 서로 얼라인되도록 배치된 것을 특징으로 하는 반도체 소자의 적층 칩 패키지 제조 방법.
  11. 제 8항에 있어서, 상기 제 2반도체 칩의 전극 패드와 상기 제 1반도체 칩의 하단면 홀 배선을 접속부를 통해 접속시키는 단계이후에,
    상기 제 2반도체 칩의 기판 하부를 패키지 몸체에 접착시키는 단계와,
    상기 패키지 몸체의 리드프레임에 상기 제 2반도체 칩의 전극 패드를 접속시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 적층 칩 패키지 제조 방법.
  12. 제 11항에 있어서, 상기 제 2반도체 칩의 전극 패드와 상기 패키지 몸체의 리드프레임의 접속은 와이어로 접속된 것을 특징으로 하는 반도체 소자의 적층 칩 패키지 제조 방법.
  13. 제 8항 또는 제 11항에 있어서, 상기 패키지 몸체의 리드프레임과 접속되기 위한 제 2반도체 칩의 전극 패드는 상기 제 1반도체 칩보다 외곽 영역에 배치된 것을 특징으로 하는 반도체 소자의 적층 칩 패키지 제조 방법.
  14. 제 8항에 있어서, 상기 접속부는 범프인 것을 특징으로 하는 반도체 소자의 적층 칩 패키지 제조 방법.
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