KR101140038B1 - 반도체 장치 - Google Patents

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Abstract

본 발명의 반도체 장치는 기판과, 기판 상에 형성되어 와이어에 의해 기판에 전기적으로 접속되는 칩을 구비한다. 칩은, 와이어에 전기적으로 접속된 배선층과, 배선층 위에 형성된 보호층을 포함한다. 배선층은, 보호층이 상부면에 형성되고 하부층에서 다른 층에 전기적으로 접속되는 배선부와, 보호층이 상부층에 형성되지 않은 노출 표면에서 와이어의 일단부에 접속되는 접합부와, 배선부와 접합부를 연결하기 위해 소정 방향으로 연장되는 접속부를 포함한다. 접속부는 배선층을 파서 형성된 에칭부를 포함한다.
와이어, 에칭부, 접속부, 접합부, 보호층

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 출원은 2008년 11월 4일 출원된 이전 일본 특허 출원 제2008-283128호로부터의 우선권을 기초로 그 이점을 청구하고, 그 전체 내용이 본 명세서에 참조로 병합된다.
본 발명은 와이어에 의해 외부 전극과 전기적으로 접속 가능하게 구성된 반도체 장치에 관한 것이다.
종래, 반도체 칩을 외부 전극과 전기적으로 접속하기 위한 여러가지 기술이 있어 왔다. 이런 종류의 기술에 사용되는 반도체 칩은 접합 패드를 포함한다. 접합 패드는 그 상부에 와이어의 일단부를 접속하기 위해서 사용된다. 와이어의 타단부는 외부 전극과 접속된다는 것에 주목해야 한다.
와이어가 접속시에, 접합 패드에는 물리적인 충격이 가해지고, 이 충격에 의해, 접합 패드가 손상될 위험성이 있다. 즉, 접속 불량이 발생할 위험성이 있다. 이러한 문제에 대처하도록 구성된 반도체 장치가, 특허 문헌1(일본 특허 공개 평3-227540호 공보) 및 특허 문헌2(일본 특허 공개 제2005-223172호 공보)에 개시된다.
그러나, 특허 문헌1,2에 개시된 반도체 장치를 사용해도 상술한 문제를 충분히 해결하는 것은 곤란하다.
본 발명의 형태에 따른 반도체 장치는, 기판과, 상기 기판 상에 형성되어 와이어에 의해 상기 기판에 전기적으로 접속되는 칩을 구비하고, 상기 칩은, 상기 와이어에 전기적으로 접속된 배선층과, 상기 배선층 위에 형성된 보호층을 포함하고, 상기 배선층은, 상기 보호층이 상부면에 형성되고 하부층에서 다른 층에 전기적으로 접속되는 배선부와, 상기 보호층이 상부층에 형성되지 않은 노출 표면에서 상기 와이어의 일단부에 접속되는 접합부와, 상기 배선부와 상기 접합부를 연결하기 위해 소정 방향으로 연장되는 접속부를 포함하고, 상기 접속부는 상기 배선층을 파서 형성된 에칭부를 포함한다.
본 발명에 의하면, 반도체 장치(100)는 접속부(231C)에서 제3 배선층(23)을 파서 형성된 에칭부(슬릿)(60)를 포함함으로써, 에칭부(슬릿)(60)에 의해 와이어(40)의 부착시의 진동(공진)의 영향을 억제할 수 있어서 제3 배선층(23)의 제4 배선층(231)에서 공진을 야기하는 고유 진동 주파수를 제어할 수 있고, 제4 배선층(231)의 접합부(231B) 및 접속부(231C)에서의 손상을 억제하며, 접속 불량을 저감시킬 수 있는 효과를 제공한다.
이하, 도면을 참조하여, 본 발명에 따른 반도체 장치의 실시예에 대해서 설명한다.
[제1 실시예]
(제1 실시예에 따른 반도체 장치(100)의 구성)
도 1은 본 발명의 제1 실시예에 따른 반도체 장치(100)의 정면도를 나타내고, 도 2는 그 측면도를 도시한다. 도 1 및 도 2에 도시된 바와 같이, 제1 실시예에 따른 반도체 장치(100)는 기판(10) 및 반도체 칩(20)을 포함한다. 기판(10)은 상호접속부(도시 생략)에 전기적으로 접속된 복수의 전극(11)을 소정 간격으로 구비한다. 반도체 칩(20)은 그 양단부에 복수의 접합 패드(30)를 소정 간격으로 구비한다. 접합 패드(30)에는 와이어(40)의 일단부가 접속된다. 와이어(40)의 타단부는 전극(11)에 접속된다.
칩(20)은 도 2에 도시된 바와 같이, 제1 배선층(21, M1), 제2 배선층(22, M2), 제3 배선층(23, M3)(도 3의 제4 및 제5 배선층(231, 232)), 보호층(24) 및 플러그층(25)을 포함한다. 여기서, 부호 "M1"은 최하부층을 의미하고, 부호 "M3"은 최상층을 의미하고, 부호 "M2"는 "M1"과 "M2" 사이의 중간층을 의미한다. 보호층(24)은 제3 배선층(23)의 표면에 형성되고 제3 배선층(23)을 보호한다. 보호층(24)이 박리된 제3 배선층(23)의 일부는 접합 패드(30)로서 기능한다. 플러그층(25)은 제2 배선층(22)과 제3 배선층(23) 사이를 전기적으로 접속한다.
다음에, 도 3 내지 도 7을 참조하여 반도체 칩(20)의 구체적 구성을 설명한다. 도 3은 반도체 칩(20)의 정면도다. 도 4는 도 3으로부터 보호층(24)을 생략 한 도면이다. 도 5는 도 4로부터 제3 배선층(23)을 생략한 도면이다. 도 6은 도 3의 A-A'선을 따라 취한 단면도이다. 도 7은 도 3의 B-B'선을 취한 단면도이다. 예를 들어, 제1 내지 제3 배선층(21 내지 23) 사이에는 층간 절연층이 형성된다. 그러나, 도 3 내지 도 7에는 층간 절연층을 생략해서 도시한다.
도 3 내지 도 7에 도시된 바와 같이, 상기 도 2의 설명과 같이, 반도체 칩(20)은 그 사이에 층간 절연층을 개재하여 하부층으로부터 순차적으로 제1 배선층(21), 제2 배선층(22), 제3 배선층(23) 및 보호층(24)을 포함한다. 제2 배선층(22)과 제3 배선층(23)의 사이에는 플러그층(25)이 형성된다. 제2 배선층(22)과 제3 배선층(23)은 플러그층(25)을 통해서 전기적으로 접속된다.
제3 배선층(23)은 도 4에 도시된 바와 같이, 제4 배선층(231) 및 제4 배선층(231)과 동일층에 형성된 제5 배선층(232)으로 구성된다. 제4 배선층(231)은 접지 전압(Vss) 등과 같은 큰 전류가 유동되고, 따라서 제5 배선층(232)의 폭보다 넓은 폭을 갖는다. 제5 배선층(232)은 제4 배선층(231)과 비교해서 작은 전류가 유동되고, 따라서 제4 배선층(231)의 폭보다 좁은 폭을 갖는다. 여기서, " 폭"은 전류 유동 방향에 대한 폭이며, "넓다"라는 것은 배선의 적어도 일부분이 넓은 것을 의미한다.
제4 배선층(231)은 도 4 및 도 6에 도시된 바와 같이, 배선부(231A), 배선부(231A)로부터 제2 방향으로 돌출한 선단에 구비된 접합부(231B), 및 배선부(231A)와 접합부(231B)를 연결하도록 구성된 접속부(231C)를 포함한다. 여기서, 배선부(231A), 접합부(231B) 및 접속부(231C)는 연속해서 일체로 형성된다. 접합 부(231B) 및 접속부(231C)는 반도체 칩(20)의 에지에 위치된다. 적층 방향은 제조시에 다양한 층이 적층되는 방향이다. 제1 방향은 적층 방향에 직교하는 방향이다. 제2 방향은 적층 방향 및 제1 방향에 직교하는 방향이다.
배선부(231A)는 도 4 내지 도 6에 도시된 바와 같이, 그 하부층에서 플러그층(25)을 통해서 제2 배선층(22)과 전기적으로 접속된다. 배선부(231A)의 상부면은 보호층(24)에 의해 덮어져 있다.
도 3 및 도 6에 도시된 바와 같이, 접합부(231B)의 상부면은 보호층(24)에 의해 덮어져 있지 않다. 즉, 접합부(231B)의 표면은 노출되어, 와이어(40)의 일단부에 전기적으로 접속가능한 상태로 있다. 접합부(231B)의 상부면에는 와이어 범프(50)가 형성된다. 와이어 범프(50)는 와이어(40)의 일단부를 접합부(231B)에 전기적으로 접속시키기 위한 것이다. 접합부(231B)에는 접지 전압이 인가된다.
접속부(231C)는 도 3, 도 4 및 도 6에 도시된 바와 같이, 제4 배선층(231)을 파서(digging out) 형성된 에칭부(60)를 포함한다. 에칭부(60)는 제4 배선층(231)을 관통하여 형성된 슬릿(관통 구멍)으로 구성된다. 에칭부(60)를 제외하고 접속부(231C)의 상부면은 보호층(24)에 의해 덮여진다. 에칭부(슬릿)(60)는 제1 방향으로 연장되는 직사각형으로 형성된다. 에칭부(슬릿)(60)는 소정 피치를 갖고 제2 방향으로 배열되도록 형성된다.
제5 배선층(232)은 도 4에 도시된 바와 같이, 상방으로부터 볼 때 거의 직사각형으로 형성된다. 제5 배선층(232)은 제4 배선층(231)의 배선부(231A)를 따라 제1 방향으로 소정 간격을 갖고 형성된다. 도 4 및 도 7에 도시된 바와 같이, 제5 배선층(232)은 배선부(232A), 및 배선부(232A)에 인접하여 설치된 접합부(232B)를 포함한다.
배선부(232A)는 도 4 및 도 7에 도시된 바와 같이, 제5 배선층(232)의 제2 방향의 일측 상에 설치된다. 배선부(232A)의 하부면은 도 7에 도시된 바와 같이, 플러그층(25)을 통해서 제2 배선층(22)과 전기적으로 접속된다.
접합부(232B)는 도 4 및 도 7에 도시된 바와 같이, 제5 배선층(232)의 제2 방향의 다른 측에 형성된다. 접합부(232B)의 상부면은 도 3 및 도 7에 도시된 바와 같이, 보호층(24)에 의해 덮어져 있지 않다. 즉, 접합부(232B)의 표면은 노출된다. 접합부(232B)의 상부면에는 와이어 범프(50)가 형성된다. 접합부(232B)는 상술한 접합 패드(30)의 일부로서 기능한다.
제1 내지 제3 배선층(21 내지 23)은 예를 들어, 알루미늄(Al)으로 구성된다. 보호층(24) 및 층간 절연층(도시 생략)은 예를 들어, 산화 실리콘(SiO2)으로 구성된다. 플러그층(25)은 예를 들어, 텅스텐(w)으로 구성된다. 와이어 범프(50)는 예를 들어, 금(Au)으로 구성된다.
(제1 실시예에 따른 반도체 장치(100)의 접착 방법)
다음에, 도 8을 참조하여, 반도체 장치(100)의 와이어(40)의 접착 방법에 대해서 설명한다. 도 8에 도시된 바와 같이, 제1 실시예에 따른 반도체 장치에서, 와이어(40)는 모세관(70)에 의해 와이어 범프(50)로 압박되어, 와이어 범프(50)에 접착된다. 따라서, 와이어(40)가 와이어 범프(50)와 접촉하는 동안, 제3 배선 층(23)의 전체에 진동(공진)이 발생한다.
(제1 실시예에 따른 반도체 장치(100)의 효과)
다음에, 제1 실시예에 따른 반도체 장치(100)의 효과에 대해서 설명한다. 여기서, 제1 실시예의 효과를 설명하기 위해서, 비교예를 생각한다. 비교예는 제1 실시예와 거의 유사한 구성을 갖는다. 비교예는 에칭부(슬릿)(60)를 갖지 않는다는 점에서 제1 실시예와 상이하다.
상기 비교예에서는 와이어(40)를 설치하는 동안 진동(공진)에 의해 전체 제4 배선층(231)(배선부(231A), 접합부(231B) 및 접속부(231C))이 크게 흔들려진다. 이에 의해, 비교예에서는 제4 배선층(231)의 접합부(231B) 및 접속부(231C)에서 손상이 발생한다.
반대로, 제1 실시예에 따른 반도체 장치(100)는 접속부(231C)에서 제3 배선층(23)을 파서 형성된 에칭부(슬릿)(60)를 포함한다. 결과적으로, 제1 실시예에 따른 반도체 장치(100)에서, 에칭부(슬릿)(60)에 의해 와이어(40)의 부착시의 진동(공진)의 영향을 억제할 수 있다. 즉, 제1 실시예에 따른 반도체 장치(100)에서, 제3 배선층(23)의 제4 배선층(231)에서 공진을 야기하는 고유 진동 주파수를 제어할 수 있다. 이에 의해, 제1 실시예에서, 제4 배선층(231)의 접합부(231B) 및 접속부(231C)에서의 손상을 억제할 수 있고, 접속 불량을 저감시킬 수 있다.
[제2 실시예]
(제2 실시예에 따른 반도체 장치(200)의 구성)
다음에, 도 9를 참조하여, 제2 실시예에 따른 반도체 장치(200)의 구성에 대 해서 설명한다. 도 9는 제2 실시예에 따른 반도체 장치(200)의 측면도이다. 제2 실시예에서, 제1 실시예와 동일한 구성에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
도 9에 도시된 바와 같이, 제2 실시예에 따른 반도체 장치(200)는 제1 실시예와 마찬가지로, 기판(10) 및 반도체 칩(20)을 포함한다. 제2 실시예에 따른 반도체 장치(200)는 반도체 칩(20) 아래에 스페이서 칩(20b) 및 반도체 칩(20a)을 더 포함한다. 반도체 칩(20)은 스페이서 칩(20b)을 개재시켜 반도체 칩(20a)을 중첩하도록 적층된다. 반도체 칩(20a)은 반도체 칩(20)의 구성과 유사한 구성을 갖는다. 스페이서 칩(20b)의 점유 면적은 반도체 칩(20, 20a)의 점유 면적보다 작다. 스페이서 칩(20b)은 접합 패드(30)의 상방(하방)에 위치하는 영역을 회피하여, 반도체 칩(20a) 위로 설치된다. 즉, 반도체 칩(20)의 접합 패드(30)의 아래에서 스페이서 칩(20b)에 의해 지지되지 않고, 반도체 칩(20a)과 간극을 가진 상태로 있다.
여기서, 반도체 칩(20a)의 접합 패드(30)에 와이어(40)를 접속할 필요가 있다. 예를 들어, 단순히, 반도체 칩(20a) 위로 반도체 칩(20)을 적층하는 경우, 하부층의 반도체 칩(20a)에 접속된 와이어(40)는 상층의 반도체 칩(20)에 접촉된다. 따라서, 제2 실시예에서 반도체 칩(20a) 위로 스페이서 칩(20b)을 적층하여, 반도체 칩(20)과 와이어(40) 사이의 공간을 확보한다.
(제2 실시예에 따른 반도체 장치(200)의 효과)
다음에, 제2 실시예에 따른 반도체 장치(200)의 효과에 대해서 설명한다. 제2 실시예에 따른 반도체 장치(200)는 제1 실시예의 구성과 유사한 구성을 갖는다. 따라서, 제2 실시예에 따른 반도체 장치(200)는 제1 실시예의 효과와 같은 효과를 발휘한다. 제2 실시예에 따른 반도체 장치(200)는 반도체 칩(20, 20a)을 적층하는 구성을 더 포함한다. 따라서, 제2 실시예에 따른 반도체 장치(200)는 제1 실시예보다도 그 점유 면적을 작게 할 수 있다.
또한, 상층의 반도체 칩(20)의 접합 패드(30) 밑에는 개방된 간극이 있고, 와이어(40)의 부착 시의 진동(공진)의 영향이 증가된다. 그러나, 접속부(231C)가 제3 배선층(23)을 파서 형성된 에칭부(슬릿)(60)를 포함하므로, 와이어(40)의 부착 시의 진동(공진)의 영향을 억제하고, 접속 불량을 저감할 수 있다.
[제3 실시예]
다음에, 도 10a를 참조하여, 제3 실시예에 따른 반도체 장치의 구성에 대해 설명한다. 도 10a는 제3 실시예에 따른 반도체 장치의 반도체 칩의 확대 정면도다. 도 10a에 도시된 바와 같이, 제3 실시예에 따른 반도체 장치는 제1 및 제2 실시예와 다른 접속부(231Ca)를 포함한다. 또한, 제3 실시예에서, 제1 및 제2 실시예와 유사한 구성에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
접속부(231Ca)는 도 10a에 도시된 바와 같이, 제1 및 제2 실시예와 다른 형상의 에칭부(60A)를 포함한다. 에칭부(60A)는 제4 배선층(231)을 관통하도록 슬릿 형상으로 형성된다. 접속부(231Ca)의 상부면은 에칭부(60A)를 제외하고, 보호층(24)에 의해 덮어져 있다. 에칭부(슬릿)(60A)는 제1 방향으로 연장되는 직사각 형상으로 형성된다. 제2 방향으로 배열되는 에칭부(슬릿)(60A)는 접속부(231Ca)의 제1 방향의 중심선으로부터 교번식으로 어긋나게 형성된다.
제3 실시예에 따른 반도체 장치는 제1 실시예의 구성과 거의 유사한 구성을 가지므로, 제1 실시예와 동일한 효과를 발휘한다.
[제4 실시예]
다음에, 도 10b를 참조하여, 제4 실시예에 따른 반도체 장치의 구성에 대해 설명한다. 도 10b는 제4 실시예에 따른 반도체 장치의 반도체 칩의 확대 정면도이다. 도 10b에 도시된 바와 같이, 제4 실시예에 따른 반도체 장치는 제1 내지 제3 실시예와 다른 접속부(231Cb)를 포함한다. 또한, 제4 실시예에서, 제1 내지 제3 실시예와 유사한 구성에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
접속부(231Cb)는 도 10b에 도시된 바와 같이, 제1 내지 제3 실시예와 다른 에칭부(60B)를 포함한다. 에칭부(60B)는 제4 배선층(231)을 관통하여 형성된 슬릿(관통 구멍)으로 구성된다. 접속부(231Cb)의 상부면은 에칭부(60B)를 제외하고 보호층(24)에 의해 덮어져 있다. 에칭부(슬릿)(60B)는 제2 방향으로 연장되는 직사각 형상으로 형성된다. 에칭부(슬릿)(60B)는 제1 방향으로 배열되어 형성된다.
제4 실시예에 따른 반도체 장치는 제1 실시예와 거의 유사한 구성을 가지므로, 제1 실시예와 같은 효과를 발휘한다.
[제5 실시예]
다음에, 도 10c를 참조하여, 제5 실시예에 따른 반도체 장치의 구성에 대해서 설명한다. 도 10c는 제5 실시예에 따른 반도체 장치의 반도체 칩의 확대 정면도다. 도 10c에 도시된 바와 같이, 제5 실시예에 따른 반도체 장치는 제1 내지 제 4 실시예와 다른 접속부(231Cc)를 포함한다. 또한, 제5 실시예에서, 제1 내지 제4 실시예와 유사한 구성에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
접속부(231Cc)는 도 10c에 도시된 바와 같이, 제1 내지 제4 실시예와 다른 에칭부(60C)를 포함한다. 에칭부(60C)는 제4 배선층(231)을 관통하여 형성된 슬릿(관통 구멍)으로 구성된다. 접속부(231Cc)의 상부면은 에칭부(60C)를 제외하고 보호층(24)에 의해 덮어져 있다. 에칭부(슬릿)(60C)는 정방형 형상으로 형성된다. 에칭부(슬릿)(60C)는 제1 방향 및 제2 방향에서 매트릭스 형상으로 위치하도록 형성된다.
제5 실시예에 따른 반도체 장치는 제1 실시예와 거의 유사한 구성을 가지므로, 제1 실시예와 같은 효과를 발휘한다.
[제6 실시예]
다음에, 도 10d를 참조하여, 제6 실시예에 따른 반도체 장치의 구성에 대해서 설명한다. 도 10d는 제6 실시예에 따른 반도체 장치의 반도체 칩의 확대 정면도다. 도 10d에 도시된 바와 같이, 제6 실시예에 따른 반도체 장치는 제1 내지 제5 실시예와 다른 접속부(231Cd)를 포함한다. 또한, 제6 실시예에서, 제1 내지 제5 실시예와 유사한 구성에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
접속부(231Cd)는 도 10d에 도시된 바와 같이, 제5 실시예와 유사한 형상으로 구성된 에칭부(슬릿)(60D)를 포함한다. 에칭부(슬릿)(60D)는 제1 방향 및 제2 방향으로 배열되도록 형성된다. 제2 방향으로 배열되는 에칭부(슬릿)(60D)는 접속부(231Cd)의 제1 방향의 중심선에서 교번식으로 어긋나게 형성된다.
제6 실시예에 따른 반도체 장치는 제1 실시예와 거의 유사한 구성을 가지므로, 제1 실시예와 같은 효과를 발휘한다.
[제7 실시예]
다음에, 도 10e를 참조하여, 제7 실시예에 따른 반도체 장치의 구성에 대해 설명한다. 도 10e는 제7 실시예에 따른 반도체 장치의 반도체 칩의 확대 정면도이다. 도 10e에 도시된 바와 같이, 제7 실시예에 따른 반도체 장치는 제1 내지 제6 실시예와 다른 접속부(231Ce)를 포함한다. 또한, 제7 실시예에 있어서, 제1 내지 제6 실시예와 유사한 구성에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
접속부(231Ce)는 도 10e에 도시된 바와 같이, 제1 내지 제6 실시예와 다른 에칭부(60E)를 포함한다. 에칭부(60E)는 제4 배선층(231)을 관통하여 형성된 슬릿(관통 구멍)으로 구성된다. 접속부(231Ce)의 상부면은 에칭부(60E)를 제외하고 보호층(24)에 의해 덮어져 있다. 에칭부(슬릿)(60E)는 제1 방향 및 제2 방향으로 연장되는 십자 형상(cross shape)으로 구성된다. 슬릿(60E)은 소정 길이(L)의 폭을 갖는다. 예를 들어, 제2 방향의 2n-1번째(n은 1 이상의 정수)(예를 들어, 1번째, 3번째)의 위치에 구비된 2개의 슬릿(60E)이 있고, 제2 방향의 2n번째(예를 들어, 2번째, 4번째)의 위치에 구비된 3개의 슬릿(60E)이 있다. 2n-1번째의 2개의 슬릿(60E)의 제2 방향의 단부는 2n번째의 3개의 슬릿(60E)의 제2 방향의 단부와 정렬되도록 형성된다. 2n-1번째의 2개의 슬릿(60E) 및 2n번째의 3개의 슬릿(60E)은 제1 방향으로 소정 길이(L)의 간격만큼 이격되어 형성된다. 2n번째 슬릿(60E)의 중심은 2n-1번째의 2개의 슬릿(60E)의 중심을 연결하는 선분의 제1 방향의 중심에 위치된다.
제7 실시예에 따른 반도체 장치는 제1 실시예와 거의 유사한 구성을 가지므로, 제1 실시예와 같은 효과를 발휘한다.
[제8 실시예]
다음에, 도 10f를 참조하여, 제8 실시예에 따른 반도체 장치의 구성에 대해서 설명한다. 도 10f는 제8 실시예에 따른 반도체 장치의 반도체 칩의 확대 정면도이다. 도 10f에 도시된 바와 같이, 제8 실시예에 따른 반도체 장치는 제1 내지 제7 실시예와 다른 접속부(231Cf)를 포함한다. 또한, 제8 실시예에서, 제1 내지 제7 실시예와 유사한 구성에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
접속부(231Cf)는 도 10f에 도시된 바와 같이, 제1 내지 제7 실시예와 다른 에칭부(60F)를 포함한다. 에칭부(60F)는 제4 배선층(231)을 관통하여 형성된 슬릿(관통 구멍)으로 구성된다. 접속부(231Cf)의 상부면은 에칭부(60F)를 제외하고 보호층(24)에 의해 덮어져 있다. 에칭부(슬릿)(60F)는 L자 형상으로 구성된다. 한 쌍의 에칭부(슬릿)(60F)는 서로 대향되도록 형성된다. 한쪽의 에칭부(슬릿)(60F)는 다른 쪽의 에칭부(슬릿)(60F)를 소정 평면(제1 및 제2 방향에 의해 구성되는 면)에서 180도 회전시킨 형상을 갖는다. 한 쌍의 에칭부(슬릿)(60F)는 제1 방향에서 접속부(231Cf)의 중심선으로부터 교번식으로 어긋나게 형성된다.
제8 실시예에 따른 반도체 장치는 제1 실시예와 거의 유사한 구성을 가지므로, 제1 실시예와 같은 효과를 발휘한다.
[제9 실시예]
다음에, 도 10g를 참조하여, 제9 실시예에 따른 반도체 장치의 구성에 대해서 설명한다. 도 10g는 제9 실시예에 따른 반도체 장치의 반도체 칩의 확대 정면도이다. 도 10g에 도시된 바와 같이, 제9 실시예에 따른 반도체 장치는 제1 내지 제8 실시예와 다른 접속부(231Cg)를 포함한다. 또한, 제9 실시예에서, 제1 내지 제8 실시예와 유사한 구성에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
접속부(231Cg)는 도 10g에 도시된 바와 같이, 제1 내지 제8 실시예와 다른 에칭부(60G)를 포함한다. 에칭부(60G)는 제4 배선층(231)을 관통하여 형성된 슬릿(관통 구멍)으로 구성된다. 접속부(231Cg)의 상부면은 에칭부(60G)를 제외하고 보호층(24)에 의해 덮어져 있다. 에칭부(슬릿)(60G)는 U자 형상으로 구성된다. 한 쌍의 에칭부(슬릿)(60G)는 제1 방향으로 어긋나고, 또한 제2 방향으로 서로 대향되도록 형성된다. 한쪽의 에칭부(슬릿)(60G)는 다른 쪽의 에칭부(슬릿)(60G)를 소정 평면(제1 및 제2 방향에 의해 구성된 면)에서 180도 회전시킨 형상을 갖는다. 한 쌍의 에칭부(슬릿)(60G)는 제1 방향에 있어서의 접속부(231Cg)의 중심선으로부터 교번식으로 어긋나게 형성된다.
제9 실시예에 따른 반도체 장치는 제1 실시예와 거의 유사한 구성을 가지므로, 제1 실시예와 같은 효과를 발휘한다.
[제10 실시예]
다음에, 도 10h를 참조하여, 제10 실시예에 따른 반도체 장치의 구성에 대해서 설명한다. 도 10h는 제10 실시예에 따른 반도체 장치의 반도체 칩의 확대 정면도이다. 도 10h에 도시된 바와 같이, 제10 실시예에 따른 반도체 장치는 제1 내지 제9 실시예와 다른 접속부(231Ch)를 포함한다. 또한, 제10 실시예에서, 제1 내지 제9 실시예와 유사한 구성에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
접속부(231Ch)는 도 10h에 도시된 바와 같이, 제1 내지 제9 실시예와 다른 에칭부(60H)를 포함한다. 에칭부(60H)는 제4 배선층(231)을 관통하여 형성된 슬릿(관통 구멍)으로 구성된다. 접속부(231Ch)의 상부면은 에칭부(60H)를 제외하고 보호층(24)에 의해 덮어져 있다. 에칭부(슬릿)(60H)는 제1 방향의 에지로부터 제1 방향의 중심을 향해 연장하는 형상을 갖는다. 예를 들어, 제2 방향에 구비된 2개의 에칭부(슬릿)(60H)가 있다. 한쪽의 에칭부(슬릿)(60H)는 제1 방향의 일단부로부터 연장하도록 제2 방향의 제1 위치에 형성된다. 다른 쪽의 에칭부(슬릿)(60H)는 제1 방향의 타단부로부터 연장하도록 제2 방향의 제2 위치에 형성된다.
제10 실시예에 따른 반도체 장치는 제1 실시예와 거의 유사한 구성을 가지므로, 제1 실시예와 같은 효과를 발휘한다.
[제11 실시예]
다음에, 도 11a 및 도 11b를 참조하여, 제11 실시예에 따른 반도체 장치의 구성에 대해서 설명한다. 도 11a는 제11 실시예에 따른 반도체 장치의 반도체 칩의 확대 정면도이며, 도 11b는 도 11a의 선 C-C'를 취한 단면도이다. 제11 실시예에 따른 반도체 장치는 도 11a 및 도 11b에 도시된 바와 같이, 제1 내지 제10 실시예와 다른 접속부(231Ci)를 포함한다. 또한, 제11 실시예에 있어서, 제1 내지 제10 실시예와 유사한 구성에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
접속부(231Ci)는 도 11a 및 도 11b에 도시된 바와 같이, 에칭부(60I)를 포 함한다. 에칭부(60I)는 제4 배선층(231)을 절반 에칭(half-etching)하여 형성된 오목부로 구성된다. 즉, 에칭부(60I)는 제4 배선층(231)의 상부가 제거되고 하부는 잔류하는 형상을 갖도록 형성된다. 접속부(231Ci)의 상부면은 에칭부(60I)를 제외하고 보호층(24)에 의해 덮어져 있다. 에칭부(오목부)(60I)는 제1 방향으로 긴 직사각 형상으로 형성된다. 에칭부(오목부)(60I)는 제2 방향으로 배열되도록 형성된다.
제11 실시예에 따른 반도체 장치는 제1 실시예와 거의 유사한 구성을 가지므로, 제1 실시예와 같은 효과를 발휘한다. 또한, 에칭부(60I)에 제4 배선층(231)이 잔존하고 있기 때문에, 전기 저항을 낮게 할 수 있다.
[기타 실시예]
이상, (본 발명에 따른) 반도체 장치의 실시예를 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 발명의 범위 및 기술사항 내에서 다양한 변경, 추가, 치환 등이 가능하다.
본 발명에서 해결하고자 하는 문제점인 진동은 반도체 칩(20)의 단부에서 발생하기 쉽다. 따라서, 예를 들어, 도 12에 도시된 바와 같이, 반도체 장치(100b)에서, 에칭부(60)는 반도체 칩(20)의 제1 방향의 단부(81)에 위치된 접속부(231C)에만 설치될 수도 있다. 즉, 에칭부(60)는 단부(81) 이외의 그 밖의 비 단부인 부분(82)에 위치된 접속부(231C)에 설치되지 않을 수도 있다. 그 결과, 단부(81) 이외의 제4 배선층(231)의 전기적 저항을 낮게 할 수 있다.
본 발명에서 해결하고자 하는 문제점인 진동은 낮은 경도를 갖는 금속층 등 의 상부층에 위치된 층에서는 쉽게 발생하지 않는다. 따라서, 예를 들어, 도 13에 도시된 바와 같이, 반도체 칩(20c)은 제2 배선층(22)과 같은 금속층이 접합부(231B)의 바로 아래에 위치되지 않는 구역(AR1)을 갖는다. 에칭부(60)는 그 구역(AR1)에서만 접합부(231B)에 접속된 접속부(231C)에 설치될 수도 있다. 즉, 도 13에 도시된 바와 같이, 반도체 칩(20b)은 제2 배선층(22)과 같은 금속층이 접합부(231B)의 바로 아래에 위치하는 구역(AR2)을 갖는다. 에칭부(60)는 AR2에서 접합부(231B)에 접속된 접속부(231C)에 설치되지 않을 수 있다. 에칭부(60)는 제2 배선층(22)과 동일층에 설치된 절연층 위에 위치하는 접속부(231C)에만 형성될 수 있다. 즉, 구역(AR1)이 제외된 구역에 형성된 제4 배선층(231)의 저항을 낮게 할 수 있다.
또한, 와이어(40)의 재질이 금과 비교해서 단단한 구리와 같은 금속이면, 와이어(40) 설치 시의 진동(공진)이 강해져 접속 불량이 증가한다. 그러나, 본 발명과 같이 접속부에 에칭부(에칭부들)를 포함하면, 와이어(40)의 재질이 구리인 경우에도 접속 불량을 저감할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치(100)의 정면도.
도 2는 제1 실시예에 따른 반도체 장치(100)의 측면도.
도 3은 제1 실시예에 따른 반도체 칩(20)의 정면도.
도 4는 도 3으로부터 보호층(24)을 생략한 도면.
도 5는 도 4로부터 제3 배선층(23)을 생략한 도면.
도 6은 도 3의 A-A'를 따라 취한 단면도.
도 7은 도 3의 B-B'를 따라 취한 단면도.
도 8은 반도체 장치(100)의 와이어(40)의 설치 방법을 설명하는 도면.
도 9는 본 발명의 제2 실시예에 따른 반도체 장치(200)의 측면도.
도 10a는 본 발명의 제3 실시예에 따른 반도체 장치의 반도체 칩의 확대 정면도.
도 10b는 본 발명의 제4 실시예에 따른 반도체 장치의 반도체 칩의 확대 정면도.
도 10c는 본 발명의 제5 실시예에 따른 반도체 장치의 반도체 칩의 확대 정면도.
도 10d는 본 발명의 제6 실시예에 따른 반도체 장치의 반도체 칩의 확대 정면도.
도 10e는 본 발명의 제7 실시예에 따른 반도체 장치의 반도체 칩의 확대 정면도.
도 10f는 본 발명의 제8 실시예에 따른 반도체 장치의 반도체 칩의 확대 정면도.
도 10g는 본 발명의 제9 실시예에 따른 반도체 장치의 반도체 칩의 확대 정면도.
도 10h는 본 발명의 제10 실시예에 따른 반도체 장치의 반도체 칩의 확대 정면도.
도 11a는 본 발명의 제11 실시예에 따른 반도체 장치의 반도체 칩의 확대 정면도.
도 11b는 도 11a의 선 C-C'따라 취한 단면도.
도 12는 본 발명의 다른 실시예에 따른 반도체 장치(100b)의 정면도.
도 13은 본 발명의 다른 실시예에 따른 반도체 칩(20b)의 단면도.
<도면의 부호에 대한 간단한 설명>
10 : 기판
11: 전극
20 : 반도체 칩
21: 제1 배선층
22 : 제2 배선층
23 : 제3 배선층
24 : 보호층
25 : 플러그층
30 : 접합 패드
40 : 와이어
100 : 반도체 장치

Claims (24)

  1. 반도체 장치로서,
    기판과,
    상기 기판 상에 형성되어 와이어에 의해 상기 기판에 전기적으로 접속되는 칩을 포함하고,
    상기 칩은,
    상기 와이어에 전기적으로 접속된 배선층과,
    상기 배선층 위에 형성된 보호층을 포함하고,
    상기 배선층은,
    상기 보호층이 상부면에 형성되고 하부층에서 다른 층에 전기적으로 접속되는 배선부와,
    상기 보호층이 상부층에 형성되지 않은 노출 표면에서 상기 와이어의 일단부에 접속되는 접합부와,
    상기 배선부와 상기 접합부를 연결하도록 소정 방향으로 연장되는 접속부를 포함하고,
    상기 접속부는 상기 배선층을 파서 형성된 에칭부를 포함하는, 반도체 장치.
  2. 제1항에 있어서, 상기 칩은 상기 기판 상에 복수 적층되어 있는, 반도체 장치.
  3. 제1항에 있어서, 상기 접합부는 접지 전압이 인가되는, 반도체 장치.
  4. 제1항에 있어서, 상기 에칭부는 상기 배선층을 관통하여 형성된 관통 구멍으로 구성되는, 반도체 장치.
  5. 제1항에 있어서, 상기 에칭부는 상기 배선층의 상부면이 제거된 오목부로 구성되는, 반도체 장치.
  6. 제1항에 있어서, 상기 접속부는 복수의 상기 에칭부를 포함하고,
    상기 에칭부는 상기 소정 방향에 직교하는 제1 방향으로 연장되는 직사각 형상으로 형성되고, 상기 소정 방향에 평행한 제2 방향으로 소정 피치로 배열되도록 형성되는, 반도체 장치.
  7. 제1항에 있어서, 상기 접속부는 복수의 상기 에칭부를 포함하고,
    상기 에칭부는 상기 소정 방향에 직교하는 제1 방향으로 연장되는 직사각 형상으로 형성되고, 상기 소정 방향에 평행한 제2 방향으로 소정 피치를 가지며, 상기 제1 방향으로 상기 접속부의 중심선으로부터 교번식으로 어긋나게 형성되는, 반도체 장치.
  8. 제1항에 있어서, 상기 접속부는 복수의 상기 에칭부를 포함하고,
    상기 에칭부는 상기 소정 방향에 평행한 제2 방향으로 연장되는 직사각 형상으로 형성되고, 상기 소정 방향에 직교하는 제1 방향으로 소정 피치로 배열되도록 형성되는, 반도체 장치.
  9. 제1항에 있어서, 상기 접속부는 복수의 상기 에칭부를 포함하고,
    상기 에칭부는 정방형 형상으로 형성되고, 상기 소정 방향에 직교하는 제1 방향 및 상기 소정 방향에 평행한 제2 방향으로 매트릭스 형상으로 위치되도록 형성되는, 반도체 장치.
  10. 제1항에 있어서, 상기 접속부는 복수의 상기 에칭부를 포함하고,
    상기 에칭부는 정방형 형상으로 형성되고,
    상기 소정 방향에 평행한 제2 방향으로 배열되는 상기 에칭부는 상기 소정 방향에 직교하는 제1 방향의 상기 접속부의 중심선으로부터 교번식으로 어긋나도록 형성되는, 반도체 장치.
  11. 제1항에 있어서, 상기 접속부는 복수의 상기 에칭부를 포함하고,
    상기 에칭부는 상기 소정 방향에 직교하는 제1 방향 및 상기 소정 방향에 평행한 제2 방향으로 연장되는 십자 형상으로 구성되고,
    상기 에칭부는 상기 제2 방향의 2n-1번째의 위치에 짝수 개로 구비되고, 상 기 제2 방향의 2n번째의 위치에 홀수 개로 구비되고, n은 자연수인, 반도체 장치.
  12. 제11항에 있어서, 상기 접속부에 포함된 복수의 상기 에칭부는, 제1 길이의 폭을 갖도록 형성되고, 또한 상기 제1 방향의 상기 에칭부끼리의 사이에는 상기 제1 길이의 간격이 구비되는, 반도체 장치.
  13. 제1항에 있어서, 상기 접속부는 상기 에칭부를 복수개 포함하고,
    상기 에칭부는 L자 형상으로 구성되며, 상기 L자 형상의 에칭부 2개가 한 쌍을 이루며,
    상기 한 쌍의 L자 형상 중 한쪽은 상기 한 쌍의 L자 형상의 다른 쪽을 동일 평면에서 180도 회전시킨 형상을 갖고,
    상기 L자 형상 각각은, 상기 소정 방향에 직교하는 제1 방향에서 상기 접속부의 중심선으로부터 교번식으로 어긋나게 형성되는, 반도체 장치.
  14. 제1항에 있어서, 상기 접속부는 상기 에칭부를 복수개 포함하고,
    상기 에칭부는 U자 형상으로 구성되며, 상기 U자 형상의 에칭부 2개가 한 쌍을 이루며,
    상기 한 쌍의 U자 형상 중 한쪽은 상기 한 쌍의 U자 형상의 다른 쪽을 동일 평면에서 180도 회전시킨 형상을 갖고,
    상기 U자 형상 각각은, 상기 소정 방향에 직교하는 제1 방향에서 상기 접속부의 중심선으로부터 교번식으로 어긋나게 형성되는, 반도체 장치.
  15. 제1항에 있어서, 상기 접속부는 복수의 상기 에칭부를 포함하고,
    상기 에칭부는 상기 소정 방향에 직교하는 제1 방향으로 상기 접속부의 에지 또는 다른 에지로부터 상기 제1 방향에서의 상기 접속부의 중심을 향해 연장하는 형상을 갖고,
    상기 소정 방향에 평행한 제2 방향의 제1 위치에서의 상기 에칭부는 상기 접속부의 상기 제1 방향의 일단부로부터 연장하도록 형성되고,
    상기 제2 방향으로 상기 제1 위치에 인접한 제2 위치에서의 상기 에칭부는 상기 접속부의 상기 제1 방향의 다른 에지로부터 연장하도록 형성되는, 반도체 장치.
  16. 제1항에 있어서, 상기 에칭부는 상기 소정 방향에 직교하는 제1 방향으로 상기 배선부의 단부 위치로부터 연장하는 상기 배선부에만 형성되는, 반도체 장치.
  17. 제1항에 있어서, 상기 접합부 및 상기 접속부는 상기 칩의 에지에 위치되는, 반도체 장치.
  18. 제2항에 있어서, 상기 칩은 스페이서 칩이 개재되어 적층되고,
    상기 스페이서 칩은 상기 칩의 상기 접합부의 상방 또는 하방을 회피하여 상 기 칩 위에 구비되는, 반도체 장치.
  19. 제1항에 있어서, 상기 칩은 상기 와이어에 전기적으로 접속되고 상기 배선층과 동일층에 형성되는 제1 층을 더 포함하고,
    상기 배선층에 흐르는 전류는 상기 제1 층에 흐르는 전류보다 큰, 반도체 장치.
  20. 제1항에 있어서, 상기 와이어는 구리로 구성되는, 반도체 장치.
  21. 제1항에 있어서, 상기 접속부, 상기 접합부 및 상기 배선부는 동일층에 제공되는, 반도체 장치.
  22. 제1항에 있어서, 상기 에칭부는 상기 보호층 및 상기 접속부를 에칭하는, 반도체 장치.
  23. 제1항에 있어서, 상기 접합부는 상기 접속부의 선단에 제공되는, 반도체 장치.
  24. 제1항에 있어서, 상기 접속부는 상기 배선부로부터 돌출되어 형성되는, 반도체 장치.
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