JP2021057570A - メモリリソースを有するチップレットを備えたパッケージデバイス - Google Patents

メモリリソースを有するチップレットを備えたパッケージデバイス Download PDF

Info

Publication number
JP2021057570A
JP2021057570A JP2020108363A JP2020108363A JP2021057570A JP 2021057570 A JP2021057570 A JP 2021057570A JP 2020108363 A JP2020108363 A JP 2020108363A JP 2020108363 A JP2020108363 A JP 2020108363A JP 2021057570 A JP2021057570 A JP 2021057570A
Authority
JP
Japan
Prior art keywords
memory
chiplet
processor core
hardware interface
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020108363A
Other languages
English (en)
Inventor
エルシェルビニ アデル
Elsherbini Adel
エルシェルビニ アデル
リー ヴァン
le Van
リー ヴァン
スワン ジョアンナ
M Swan Johanna
スワン ジョアンナ
リフ ショーナ
Liff Shawna
リフ ショーナ
モロー パトリック
Morrow Patrick
モロー パトリック
パスダスト ジェラルド
Pasdast Gerald
パスダスト ジェラルド
フアン ミン
Min Huang
フアン ミン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of JP2021057570A publication Critical patent/JP2021057570A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
    • G06F15/17306—Intercommunication techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/041—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L31/00
    • H01L25/043—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0756—Stacked arrangements of devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Software Systems (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Semiconductor Memories (AREA)
  • Multi Processors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】メモリリソースを有するチップレットを備えたパッケージデバイスを提供する。【解決手段】パッケージデバイスに集積回路チップ及びチップレット１２４を提供するための技術及びメカニズムであって、チップレットのメモリリソースは、ＩＣチップのプロセッサによってアクセス可能である。パッケージデバイスのハードウェアインタフェース１２０は、チップレットの一側において第１導電性コンタクトを有し、ハードウェアインタフェースの第２導電性コンタクトは、それぞれチップレットから独立したそれぞれのパスを介してＩＣチップに電気的に相互接続する。また、第１導電性コンタクトのうちの１つ以上は、ＩＣチップ又はチップレットのうちの１つのデバイス層に、電力を送達するか又は信号を通信する。【選択図】図１Ａ

Description

本開示は、概して、集積回路に関し、特に、しかしこれに限られず、パッケージデバイスのチップに集積されたメモリアレイに関する。
「データ局所性」という用語は、メモリリソースへ又はメモリリソースからのデータにアクセスする回路を計算するためのデータを格納するためのメモリリソースの物理的近接性を指す。データ局所性は、多くのグラフィックス及び他の計算アプリケーションにおいて重要である。典型的には、データ及び計算回路の比較的近い局所性は、プロセッサ実行速度及び全体的なスループットの改善と関連している。その結果、密接なデータ局所性は、しばしば、プロセッサによるデータロード動作及び／又はデータ格納動作のためのエネルギー効率に寄与する。
階層キャッシュシステムは、データ局所性の改善を提供する技術の一例である。しかしながら、モノリシック集積回路（ＩＣ）チップ内の１つ以上のプロセッサコアとキャッシュメモリの統合には、種々の製造上及び性能上の制限がある。かかる制限には、大きなＩＣチップの製造に関連する困難性、関連する回路ロジックの非効率性、及び、特に大きなコアカウントを有する中央処理装置又はグラフィカル処理装置のための増加したルーティング待ち時間及び／又は電力消費が含まれる。
次世代の半導体製造が、サイズ、動作速度、及び電力効率の点でスケールされ続けるにつれて、１つ以上のプロセッサコアによる使用のためのデータ局所性を改善するためのソリューションに対する需要が増大すると予想される。
本発明の様々な実施形態は、添付の図面において、例として示されており、限定するものではない。
図１Ａは、一実施形態による、チップレットのメモリへのアクセスを提供するためのシステムの要素を示す断面側面図である。 図１Ｂは、一実施形態による、チップレットでメモリ機能を提供するシステムの要素を示す機能ブロック図である。 図２は、一実施形態による、メモリ機能性をチップレットで提供する方法の要素を示すフローチャートである。 図３は、一実施形態による、メモリチップレットを含むマルチコアシステムの要素を示す機能ブロック図である。 図４は、一実施形態による、メモリチップレットにアクセスするように構成された集積回路チップの要素を示すレイアウト図である。 図５Ａは、一実施形態による、メモリチップレットにアクセスするように構成された集積回路チップの要素を示すレイアウト図である。 図５Ｂは、一実施形態による、メモリチップレットの要素を示す機能ブロック図である。 図６Ａは、対応する実施形態による、それぞれのパッケージデバイスの横断面図である。 図６Ｂは、対応する実施形態による、それぞれのパッケージデバイスの横断面図である。 図７Ａは、対応する実施形態による、それぞれのパッケージデバイスの各々の側面断面図である。 図７Ｂは、対応する実施形態による、それぞれのパッケージデバイスの各々の側面断面図である。 図８は、一実施形態によるコンピューティングデバイスを示す機能ブロック図である。 図９は、一実施形態による、例示的なコンピュータシステムを示す機能ブロック図である。 図１０は、１つ以上の実施形態を実施するインターポーザの断面図である。
以下の説明では、本開示の実施形態のより詳細な説明を提供するために、多数の詳細が述べられる。しかしながら、本開示の実施形態は、これらの特定の詳細なしに実施され得ることは、当業者には明らかであろう。他の例では、本開示の実施形態を曖昧にすることを回避するために、周知の構造及びデバイスは、詳細にではなくブロック図の形態で示される。
なお、実施の形態の対応する図面では、信号を線で表している。一部の線は、より多くの構成信号経路を示すために太くなることができ、情報の流れの方向を示すために、１つ以上の端部に矢印を有することができる。かかる指示は、限定することを意図しない。むしろ、線は、回路又は論理ユニットの理解を容易にするために、１つ以上の例示的な実施形態に関連して使用される。設計の必要性又は選択によって指示されたように表される任意の信号は、実際には、いずれかの方向に進むことができ、信号方式の任意の適切なタイプで実装できる１つ以上の信号を含むことができる。
明細書及び特許請求の範囲において、「接続（connected）」という用語は、接続される物同士の間の、いかなる中間デバイスも介さない、例えば電気的、機械的、磁気的な接続等の、直接的な接続を意味する。「結合（coupled）」という用語は、接続されている物同士、又は、１つ以上の受動的又は能動的中間デバイスを介して間接的に接続されている物同士の間の、直接的又は間接的接続、例えば直接的な電気的、磁気的、電磁的接続等、を意味する。「回路」又は「モジュール」という用語は、所望の機能を提供するために互いに協働するように配置された１つ以上の受動的及び／又は能動的な構成要素を指す。「信号」という用語は、少なくとも１つの電流信号、電圧信号、磁気信号、又はデータ／クロック信号を指す。「１つ（”a”, ”an”）」及び「その（the）」の意味は、複数の参照を含む。「において（in）」の意味は、「内部（in）」及び「上（on）」を含む。
「デバイス（device）」の用語は、一般に、その用語の用法の文脈にしたがった装置を指すことができる。例えば、デバイスは、能動的及び／又は受動的な要素を有する、層又は構造の積層体、単一の構造若しくは層、種々の構造の接続、等を意味することができる。一般に、デバイスは、ｘ−ｙ−ｚデカルト座標系の、ｘ−ｙ方向に沿った平面及びｚ方向に沿った高さを有する三次元構造である。デバイスの平面はまた、デバイスを構成する装置の平面であり得る。
「スケーリング」という用語は、１つのプロセス技術から他のプロセス技術へと設計（略図及びレイアウト）を変換し、レイアウト領域が縮小されることを一般に意味する。また、「スケーリング」という用語は、一般に、同じ技術ノード内のレイアウト及びデバイスをダウンサイジングすることを意味する。また、「スケーリング」という用語は、例えば電源レベル等の、他のパラメータに対する信号周波数の調整（例えば、減速又は高速化、即ち、それぞれスケーリングダウン又はスケーリングアップ）を意味する。
用語「実質的に（substantially）」、「近い（close）」、「約（approximately）」、「ほとんど（near）」、及び「ほぼ（about）」等は、一般に、目標値の＋／−１０％以内であることを意味する。例えば、それらの使用の明示的な文脈において別段の指定がない限り、「実質的に等しい（substantially equal）」、「ほぼ等しい（about equal）」、及び「約等しい（approximately equal）」という用語は、そのように記載されたものの間には、単に偶発的な変動しかないことを意味する。当技術分野では、かかる変動は、典型的には、所定の目標値の＋／−１０％以下である。
このように使用される用語は、本明細書に記載される本発明の実施形態が、例えば、図示又は本明細書に記載されるものとは他の向きで動作可能であるような、適切な環境の下で交換可能であると理解されるべきである。
共通のオブジェクトを記述するための序数形容詞「第１」、「第２」及び「第３」等の使用は、特に指定しない限り、単に、類似のオブジェクトの異なるインスタンスが参照されていることを示し、そのように記述されたオブジェクトが、時間的に、空間的に、ランク付けにおいて、又は他の方法で、所与のシーケンスになければならないことを意味するものではない。
本開示の目的において、「Ａ及び／又はＢＥ」及び「Ａ又はＢＥ」という語句は、（Ａ）、（ＢＥ）又は（Ａ及びＢＥ）を意味する。
本開示の目的において、「Ａ、ＢＥ及び／又はＣ」という語句は、（Ａ）、（ＢＥ）、（Ｃ）、（Ａ及びＢＥ）、（Ａ及びＣ）、（ＢＥ及びＣ）又は（Ａ、ＢＥ、及びＣ）を意味する。
明細書及び請求項において、用語「左」、「右」、「前」、「後」、「頂部」、「底部」、「上」、「下」等がある場合、これらは説明のために使用され、永久的な相対的位置を必ずしも記述するために使用されるわけではない。例えば、ここで使用されている、「上方（over）」、「下方（under）」、「前側（front side）」、「後側（back side）」、「頂部（top）」、「底部（bottom）」、「上（over）」、「下側（under）」及び「上（on）」の用語は、かかる物理的関係が注目される、デバイス内の、１つのコンポーネント、構造又は材料の相対的位置を、他のコンポーネント、構造又は材料に対して表す。これらの用語は、本明細書では説明の目的でのみ使用され、主にデバイスのｚ軸の文脈の中で使用されるため、デバイスの向きに関連し得る。それ故、デバイスが、提供される図の文脈に対して逆向きに配向されている場合、本明細書で提供される図の文脈において第２材料の「上方」にある第１材料は、第２材料の「下方」にあり得る。材料の文脈において、他の材料の上方（over）又は下方（under）に配置されている１つの材料は、直接接触し得るか又は１つ以上の介在材料を有し得る。さらに、２つの材料の間に配置される１つの材料は、２つの層と直接接触することができ、又は１つ以上の介在層を有することができる。対照的に、第２材料「上（on）」の第１材料は、第２の材料と直接接触する。同様の区別は、コンポーネントアセンブリの文脈においても行われる。
「間（between）」の用語は、デバイスのｚ軸、ｘ軸、又はｙ軸の文脈において使用されることができる。２つの他の材料の間にある材料は、これらの材料の一方又は両方と接触することができ、又は、１つ以上の介在材料によって２つの他の材料の両方から分離されることができる。したがって、２つの他の材料「間の」材料は、２つの他の材料のいずれかと接触していてもよく、又は、介在材料を介して２つの他の材料に結合されることができる。２つの他のデバイスの間にある装置は、それらの装置の一方又は両方に直接接続されることができ、又は、１つ以上の介在デバイスによって他の２つのデバイスの両方から分離されることができる。
この明細書を通して、また、特許請求の範囲において、用語「少なくとも１つ」又は「１つ以上」によって接合される項目のリストは、列挙された用語の任意の組み合わせを意味することができる。例えば、「Ａ、ＢＥ、又はＣのうちの少なくとも１つ」というフレーズは、Ａ、ＢＥ、Ｃ、Ａ及びＢＥ、Ａ及びＣ、ＢＥ及びＣ、又は、Ａ、ＢＥ及びＣを意味することができる。他の図の要素と同一の参照符号（又は名称）を有する図の要素は、記載されたものと同様の方法で動作又は機能することができるが、これらに限定されないことが指摘される。
加えて、本開示において述べられる組み合わせロジック及びシーケンシャルロジックの種々の要素は、（ＡＮＤゲート、ＯＲゲート、又はＸＯＲゲート等の）物理構造、又は述べられているロジックのブーリアン均等であるロジック構造を実行するデバイスの合成された又はその他の方法で最適化されたコレクションの両方に関連し得る。
他の図の要素と同一の参照符号（又は名称）を有する図の要素は、記載されたものと同様の方法で動作又は機能することができるが、これらに限定されないことが指摘される。
本明細書に記載される実施形態は、パッケージデバイス（a packaged device）が、ＩＣチップ及びそれに結合されたチップレットを含むための技術及び機構を様々に提供し、チップレットのメモリリソースは、ＩＣチップの１つ以上のプロセッサコアによってアクセス可能である。いくつかの実施形態では、かかるパッケージデバイスのハードウェアインタフェースは、チップレットの一つの面に１つ以上の導電性コンタクトを含み、例えば、同じハードウェアインタフェースの１つ以上の他の導電性コンタクトは、チップレットから独立しているそれぞれの経路を介してＩＣチップに電気的に相互接続されている。本明細書で使用される「ホストチップ」は、１つ以上のプロセッサコアを含むＩＣチップを指し、「チップレット」は、かかるホストチップの一部のみに沿って延在する（例えば）比較的小さなＩＣダイ構造を指す。
いくつかの実施形態では、１つ以上のチップレットは、ホストチップに様々に結合され、１つ又は複数のチップレットの各々は、例えばラストレベルキャッシュ（ＬＬＣ）を含むそれぞれのキャッシュ（ＬＬＣ）を含み、ホストチップの１つ又は複数のコアにアクセス可能である。かかる実施形態は、従来のアーキテクチャと比較して、比較的高密度であり、プロセッサ回路に関して密接に局所化されたデータキャッシングを様々に容易にする。付加的に又は代替的に、かかる実施形態は、例えば、キャッシュメモリ技術が１つ以上のアプリケーションに完全に統合される前に追加の開発を受ける可能性がある場合でさえ、より新しいキャッシュメモリ技術で使用するためにレガシーホストチップ技術の適応を可能にする。
いくつかの実施形態は、種々のモバイルアプリケーション等の、作業負荷のための改善された電力効率を提供し、ここで、１つ以上のコアは、ユーザ入力がないときに、しばしば低電力状態に置かれる。以前から、かかる低電力状態は、ホストダイ上に配置されたＳＲＡＭキャッシュ内のいくつかのプロセッサコア状態を保存することによって達成される、例えば、ＳＲＡＭが給電されたままで、ホストダイのＣＰＵコアがスイッチオフされる。かかる用途における電力消費をさらに低減するために、いくつかの実施形態は、ホストチップとともにパッケージされたチップのＮＶＭにプロセッサコア状態を様々に記憶する。かかるＮＶＭチップレットを提供するにあたり、いくつかの実施形態は、低減されたエネルギオーバヘッドを容易にし、及び／又はより速いスリープ／覚醒サイクルを可能にする。
付加的に又は代替的に、いくつかの実施形態は、様々なタイプのメモリチップレットのいずれかで１つのタイプのホストダイの使用を可能にすることによってモジュール性を様々に促進する、例えば、異なるマスクからのテープを必要とせずに、異なるストックキーピングユニット（ＳＫＵ）間の多様性を可能にする
図１Ａは、一実施形態による、メモリリソースへの効率的なアクセスを提供するシステム１００の特徴を示す。システム１００は、実施形態の一例であり、パッケージデバイスは、１つ以上のプロセッサコア及び１つ以上のプロセッサコアにアクセス可能なメモリをそれぞれ含む、チップレットと、ＩＣチップと、を備える。かかる一実施形態のハードウェアインタフェースは、チップレットの一面（a side）の導電性コンタクトと、チップレットのその面から様々にオフセットされた追加の導電性コンタクトとを備える。
図１Ａに示すように、システム１００は、パッケージデバイス１１０と、パッケージデバイス１１０にハードウェアインタフェース１３２を介して接続された基板１３４と、を含む。ホストチップ１１２は、各々がメモリリソースのコンシューマとして動作する１つ以上のプロセッサコアを含み、チップレット１２４は、各々がホストチップ１１２のそれぞれのプロセッサコアによってアクセス可能であるように結合された１つ以上のメモリアレイを含む。この特定の文脈において、「メモリ」、「メモリアレイ」、「メモリリソース」、及び、関連する用語は、他に示されない限り、本明細書においては、キャッシュメモリ又は非キャッシュメモリ（例えば、システムメモリ）のいずれかを指す。同様に、「メモリコントローラ」は、他に示されない限り、キャッシュメモリ又は非キャッシュメモリのうちの１つにアクセスを提供するコントローラ回路を指す。例えば、「キャッシュコントローラ」は、本願明細書において、より詳しくは、キャッシュメモリへのアクセスを提供するメモリコントローラに関連するように、用いられる。
基板１３４は、パッケージデバイス１１０と、システム１００に含まれる、あるいは結合される、１つ以上の他のデバイス（図示せず）との間の通信を容易にするための１つ以上の電気的相互接続を備える。一実施形態では、基板１３４は、パッケージ基板、インターポーザ、又は、例えば、１つ以上の信号及び／又は１つ以上の電圧を通信するのに適した様々な他の構造のいずれかである（あるいは含む）。いくつかの代替的な実施形態では、システム１００は、基板１３４を省略し、例えば、該実施形態は、パッケージデバイス１１０の構造のみで様々に実装される。
図示の例示的実施形態では、ホストチップ１１２は、他のハードウェアインタフェース１２０を介してチップレット１２４に結合され、チップレット１２４の導電性コンタクト（例えば、銅パッド、半田相互接続等を含むコンタクト）は、ホストチップ１１２の第１表面領域に沿って延在してオーバーラップするチップレット１２４の面１２６に配置される。かかる第１表面領域は、例えば、面１２６によってオーバーラップされていない１つ以上の他の表面領域（例えば、図示の第２の表面領域１１８を含む）と区別されるべきである。
ハードウェアインタフェース１３２は、対照的に、面１２６の反対側の、チップレット１２４の他の面１３０に配置される少なくともいくつかの導電性コンタクトを備える。いくつかの実施形態では、ハードウェアインタフェース１３２は、チップレット１２４の１つ以上のエッジを越えて延在し、例えば、ハードウェアインタフェース１３２の他のコンタクトは、各々が面１２６、１３０の間でチップレット１２４の各側壁に沿って延在するパッケージデバイス１１０の１つ以上の部分（例えば、図示の例示的部分１２２を含む）に沿って様々に配置される。例えば、かかる他のコンタクトの一部又は全ては、第２表面領域１１８とオーバーラップし、例えば、ホストチップ１１２の第２の表面領域１１８は、チップレット１２４及びハードウェアインタフェース１３２のうち、ハードウェアインタフェース１３２のみによってオーバーラップされる。
各種実施形態において、ハードウェアインタフェース１２０の第１最小金属化フィーチャピッチは、ハードウェアインタフェース１３２の第２最小金属化フィーチャピッチよりも小さい。限定ではなく例示として、ハードウェアインタフェース１２０は、最も近い導電性コンタクト間の第１平均最小距離を示し、例えば、前記の第１平均最小距離は、ハードウェアインタフェース１３２の最も近い導電性コンタクト間の第２平均最小距離よりも小さい（例えば、少なくとも１０％小さい）。付加的に又は代替的に、いくつかの実施形態において、ハードウェアインタフェース１２０の第１平均断面積は、ハードウェアインタフェース１３２の第２平均断面積より小さい（例えば、少なくとも１０％小さい）。
ホストチップ１１２は、メモリリソースのコンシューマとして動作するプロセッサコア１１４を有する。例えば、ホストチップ１１２は、オペレーティングシステム、バイナリ入出力システム（ＢＩＯＳ）、及び／又は種々の他のソフトウェアプロセスのいずれかを実行する。かかるソフトウェアの実行を容易にするために、チップレット１２４は、ハードウェアインタフェース１２０を介して（及び、例えばコア１１４とハードウェアインタフェース１２０との間に結合された相互接続構造１１６を介して）プロセッサコア１１４にアクセス可能であるように結合された１つ以上のメモリアレイ（例えば、図示の例示的なメモリアレイ１２８を含む）を含む。一実施形態では、メモリアレイ１２８は、スタティックランダムアクセスメモリセル又はダイナミックランダムアクセスメモリセルを有する。付加的に又は代替的に、プロセッサコア１１４は、メモリアレイ１２８へのキャッシュデータに結合され、例えば、プロセッサコア１１４は、メモリアレイ１２８のラストレベルキャッシュ（ＬＬＣ）にアクセスするために結合される。様々な他の実施形態において、メモリアレイ１２８は、不揮発性メモリ（ＮＶＭ）セルを有する。
いくつかの実施形態では、チップレット１２４は、さらに、ハードウェアインタフェース１２０とメモリアレイ１２８との間に結合されたメモリコントローラ（図示せず）を含み、これは、コア１１４で実行されるプロセスに代わってメモリアクセスを制御する。しかしながら、他の実施形態では、メモリアレイ１２８を動作させるための少なくともいくつかのメモリコントローラロジックは、ホストチップ１１２上、例えば、コア１１４も含むホストチップ１１２のデバイス層内に存在する。
いくつかの実施形態では、ホストチップ１１２は、さらに、１つ以上の他のプロセッサコア（図示せず）を含み、これらのコアの一部又は全部は、メモリアレイ１２８のそれぞれの部分への各アクセスも有する。しかしながら、他の実施形態では、ホストチップ１１２は、かかる追加のコアを省略し、及び／又は、前記の追加のコアは、コア１１４を介してのみ（もしあれば）メモリアレイ１２８にアクセスすることができる。ハードウェアインタフェース１３２とホストチップ１１２との間に配置されたチップレット１２４内にメモリアレイ１２８を提供することによって、いくつかの実施形態は、従来の技術及びアーキテクチャと比較して、パッケージデバイス１１０の１つ以上のコアによる使用のためのデータの改良された局所性を様々に容易にする。この改善されたデータ局所性は、メモリリソースへのアクセスを可能にし、これは、例えば、基板１３４を介してかかるアクセスが行われることを必要とするのと比較して、相対的に、より空間効率的、時間効率的、及び／又は電力効率的である。付加的に又は代替的に、いくつかの実施形態は、ホストチップ及びチップレットのそれぞれのメモリタイプ及び／又はプロセス間のバリエーションを様々に提供し、例えば、ホストチップ上のモノリシック集積メモリの使用の代わりに、別個のＳＲＡＭプロセス又はＤＲＡＭプロセスがチップレット上に提供される。
いくつかの実施形態では、例えば、側面１３０のコンタクトを含む、ハードウェアインタフェース１３２の少なくとも１つのコンタクトは、チップ１２４の相互接続を介して、ホストチップ１１２の第１デバイス層及び／又はチップ１２４の第２デバイス層への信号又は電圧の通信を容易にするために、結合される（か、又は、結合に適合する（or otherwise accommodates coupling））。かかる一実施形態では、第１デバイス層は、コア１１４の要素を含む能動回路素子を含み、第２デバイス層は、メモリアレイ１２８の能動回路素子を含み、例えば、第１のデバイス層又は第２のデバイス層の一方は、少なくとも部分的にチップレット１２４を通ってハードウェアインタフェース１３２へと延在する相互接続（図示せず）を介して提供される供給電圧によって少なくとも部分的に給電されるように結合される。いくつかの実施形態は、この点に関して限定されないが、かかる相互接続は、例えば、ハードウェアインタフェース１２０、１３２の各々まで延在する。
いくつかの実施形態では、ハードウェアインタフェース１３２の１つ以上のコンタクトは、それぞれ、様々に結合され（るか、又は、結合に適合し）、それぞれ、チップレット１２４から独立してホストチップ１１２とハードウェアインタフェース１３２との間のそれぞれの信号通信及び／又は電圧通信を容易にする。かかる一実施形態では、部分１２２のうちの１つは、その中に、チップレット１２４の面１３０からオフセットされたハードウェアインタフェース１３２のコンタクトまで延在する相互接続構造（図示せず）を形成している。かかる相互接続構造は、例えば、ホストチップ１１２の表面領域１１８において、他の導電性コンタクト（図示せず）に結合される。限定するものではなく例示として、いくつかの実施形態では、部分１２２のうちの所与の１つは、表面領域１１８からハードウェアインタフェース１３２まで様々に延在する銅ピラー構造（図示せず）を含み、モールド化合物、層間誘電体、又は部分１２２の他のかかる絶縁材料は、前記の銅ピラー構造のうちのいくつかの周囲（及び、例えば、その間）に延在する。代替的に又は付加的に、部分１２２の所与の１つは、ビア構造によって互いに、ハードウェアインタフェース１３２に、及び表面領域１１８内のコンタクト（図示せず）に、様々に結合されるパターン化された金属化層を有する。層間誘電体材料は、例えば、かかるパターン化された金属化層間に電気絶縁を提供する。いくつかの実施態様において、モールド化合物、層間誘電体（ＩＬＤ）及び／又は部分１２２の他のかかる絶縁材料は、例えば、パッケージデバイス１１０の下に及び／又は周囲に堆積され、パッケージデバイス１１０と基板１３４との結合を容易にするアンダーフィル（もしあれば）から区別されるべきである。
図１Ｂは、一実施形態による、チップレットのメモリリソースに効率的にアクセスするためのシステム１５０の特徴を示す。システム１５０は、パッケージデバイスがホストチップ及びそれに結合されたチップレットを含み、チップのメモリアレイがホストチップのプロセッサコアによってアクセス可能である一実施形態を示す。システム１５０は、例えば、システム１００の特徴を含む。
図１Ｂに示すように、システム１５０は、キャッシュコントローラ１６４と、相互接続１９４を介してそこに結合されたメモリデバイス１８０とを含む。キャッシュコントローラ１６４は、さらに、いくつかの実施形態では、ネットワークオンチップ（ＮｏＣ）の相互接続である相互接続１９２を介して、システム１５０のプロセッサコア１６０に結合される。図示の例示的実施形態では、コア１６０の実行ユニット１６２は、オペレーティングシステム、バイナリ入出力システム（ＢＩＯＳ）、及び／又は任意の種々の他のソフトウェアプロセスを実行するための回路を備える。かかる実行の助けとして、コア１６０は、さらに、１つ以上のローカルキャッシュ（例えば、図示の例示的なＬ１及びＬ２キャッシュ１６１を含む）と、キャッシュされたデータを要求する回路と、将来使用されることが予測されるデータをキャッシュに予め取り込む回路と、を含む。キャッシュコントローラ１６４の機能性は、例えば、キャッシュエントリを管理し、及び／又はキャッシュコヒーレンス方式をサポートするために、例えば、従来のデータキャッシング技術から適合された１つ以上の動作を含む。
メモリデバイス１８０は、種々のタイプのメモリ技術のいずれかを含み、例えば、データがワードライン又は等価物を介してアクセス可能である複数のメモリセルの複数の行を有する。一実施形態では、メモリデバイス１８０は、ダイナミックランダムアクセスメモリ技術を含む。メモリデバイス１８０は、例えば、メモリの１つ以上の論理グループ及び／又は物理グループを含む１つ以上のメモリアレイ１８６を含む。このようなメモリのグループ化の例は、メモリリソースのバンク１８７によって例示され、例えば、各々、行列に配置された記憶素子のそれぞれのアレイを含む。メモリデバイス１８０は、１つ以上のメモリアレイ１８６へのアクセスを少なくとも部分的に容易にするために、アクセスロジック１８４を含み、例えば、そこで、キャッシュコントローラ１６４からの１つ以上のコマンドをサービスするために、かかるアクセスが提供される。一実施形態では、アクセスロジック１８４は、（例えば）従来技術に従ってリソースアクセスを提供するメモリデバイス１８０のロジックを含むか、又はそれと関連して動作する。
キャッシュコントローラ１６４は、相互接続１９４の、図示されていないコマンド／アドレス（ＣＡ）バス等の１つ以上のバス上で、コマンド又は命令をメモリデバイス１８０に送信する。かかるコマンドは、メモリデバイス１８０によって解釈され、例えば、メモリ内で様々なアクセス機能を実行するコマンド情報をデコードし、及び／又は、列ロジック及び／又は行ロジックを有するアドレス情報をデコードするメモリデバイス１８０を含む。例えば、かかるロジックは、列アドレスストローブ又は信号（ＣＡＳ）と、行アドレスストローブ又は信号（ＲＡＳ）との組み合わせで、複数のバンク１８７のうちの１つバンクの特定の位置にアクセスする。いくつかの実施形態では、メモリの列は、既知のメモリアーキテクチャ又はそれらの派生物にしたがって実装される。例えば、複数のバンク１８７のうちの所与のバンクの行は、メモリデバイス１８０の列ロジックによって生成されたＣＡＳによって識別されるように、メモリセルの１つ以上のアドレス可能な列を含む。行は、メモリデバイス１８０の行ロジックによって生成されるＲＡＳをそれぞれ介して様々にアドレス指定可能である。
一実施形態では、１つ以上のメモリアレイ１８６へのアクセスは、メモリデバイス１８０のＩＯ回路１８２に結合されたデータバスを介して、交換されたデータを書き込み、及び／又は、交換されるべきデータを読み出すためのものである。例えば、相互接続１９４のデータバス信号ライン（図示せず）は、キャッシュコントローラ１６４のＩＯ回路１７４をＩＯ回路１８２及び／又は１つ以上の他のメモリデバイス（図示せず）に結合する。一実施形態では、キャッシュコントローラ１６４は、相互接続１９４のＣＡバスを介してコマンドを送信するために、コマンドロジック１７２を含み、例えば、種々のハードウェアロジック及び／又は実行ソフトウェアロジックのうちの任意のものを含む。コマンドロジック１７２は、１つ以上の従来技術にしたがって（いくつかの実施形態において）送られたコマンドを生成し、伝送し、又は、特定するための動作を実行するメモリコントローラのロジックを含むか、又はそれに結合する。
様々な実施形態では、システム１５０の一部又は全部は、パッケージデバイスによって実現され、パッケージデバイスは、１つ以上のホストチップと、各々が前記の１つ以上のホストチップのそれぞれの１つに様々に結合される１つ以上のチップレットとを備え、かかるホストチップの１つはコア１６０を含み、そこに結合されるチップレットは、１つ以上のメモリリソースを含み、例えば、メモリリソースは１つ以上のメモリアレイ１８６の一部又は全部（及び、例えば、アクセスロジック１８４）を含む。限定ではなく例示として、いくつかの実施形態では、コア１６０は、コア１１４に機能的に対応し、例えば、バンク１８７の一部又は全部は、メモリアレイ１２８に機能的に対応する。かかる一実施形態では、キャッシュコントローラ１６４は、チップレット上に存在し、例えば、相互接続１９２は、ハードウェアインタフェース１２０等のハードウェアインタフェースの１つ以上のコンタクトを含むか、又はそれに結合する。代替的な実施形態では、キャッシュコントローラ１６４の少なくとも一部の回路はホストチップ上に存在し、例えば、相互接続１９４は、ハードウェアインタフェース１２０等のハードウェアインタフェースの１つ以上のコンタクトを含むか、又はそれに結合する。パッケージデバイスのハードウェアインタフェース（例えばインタフェース１３２）とパッケージデバイスのホストチップとの間に配置されたチップ上に、ＳＲＡＭ、ＤＲＡＭ、ＮＶＭ、又は、他のメモリを提供することによって、システム１５０は、１つ以上のコアによる使用のためのデータの改良された局所性を容易にする。
図２は、一実施形態による、チップレットのメモリへのアクセスをホストチップに提供する方法２００の特徴を示す。方法２００は、例えば、システム１００又はパッケージデバイス１５０の機能を提供するために実施される。種々の実施形態では、方法２００は、例えば、パッケージデバイス１１０の特徴を含むパッケージデバイスを製造するための動作（例えば、図示の例示的な動作２０５を含む）を含む。付加的に又は代替的に、方法２００は、かかるパッケージデバイスで実行される１つ以上の他の動作を含む。
例えば、図２に示すように、動作２０５は、（２１０において、）プロセッサコアを含むホストチップ、例えばホストチップ１１２、を形成することを含む。いくつかの実施形態では、ホストチップは複数のコアを含み、例えば、ホストチップのネットワークノードは、前記の複数のコアと、例えば、前記のコアの間の通信を容易にする、スイッチ、ルータ、及び／又はブリッジの任意の様々な適切なアレンジメントと、を含む。オペレーション２０５は、（２１２において）メモリアレイ、例えばメモリアレイ１２８を含む、を備えるチップレットを形成することをさらに含む。一実施形態では、チップレットは、例えばＳＲＡＭセル及び／又はＤＲＡＭセルを含む、揮発性メモリの１つ以上のアレイを含む。あるいは、チップレットは、１つ以上の不揮発性メモリアレイを含む。いくつかの実施態様において、２１０及び／又は２１２での形成は、例えば、従来の半導体製造技術から適合される動作を含む。
動作２０５はさらに、（２１４において）ホストチップをチップレットに結合することを含み、チップレットの第１面において、第１ハードウェアインタフェース、例えばハードウェアインタフェース１２０、を介してプロセッサコアにメモリアレイを結合することを含む。例えば、いくつかの実施形態では、２１４における結合することは、ホストチップとチップレットとの間にはんだ相互接続を形成することを含む。代替的に又は付加的に、２１４における結合することは、ホストチップとチップレットとの間に、例えば熱圧縮ボンディング又はハイブリッドボンディング等による、種々の直接的な（例えば、銅対銅の）相互接続のうちのいずれかを形成することを含む。いくつかの実施形態において、プロセッサコアは、第１のハードウェアインタフェースを介して、メモリアレイにデータをキャッシュするように（及び／又はメモリアレイからキャッシュされたデータにアクセスするように）結合される。かかる一実施形態では、メモリアレイは、ホストチップの１つ以上のプロセッサコアに対してラストレベルキャッシュ（ＬＬＣ）を提供するように結合される。
動作２０５はさらに、（２１６において）チップレットの第２面において導電性コンタクトを有する第２ハードウェアインタフェースを形成することを含み、ここで、第２面は前記第１面の反対側にある。チップレットは、ホストチップの第１表面領域とオーバーラップし、例えば、第２ハードウェアインタフェースの一部のコンタクトは、第１表面領域とオーバーラップするチップレットの面（面１３０等）にある。かかる一実施形態では、第２ハードウェアインタフェースの他のコンタクトは、チップレットからオフセットされ、ホストチップの第２表面領域（表面領域１１８等）とオーバーラップし、例えば、ホストチップの第２表面領域は、チップレット及び第２ハードウェアインタフェースのうち、第２ハードウェアインタフェースのみによってオーバーラップされている。
いくつかの実施形態では、２１６における形成することは、（部分１２２の）相互接続構造を堆積又は他の方法で構築することを含み、相互接続構造は、ホストチップから、チップレットの１つ以上の側壁構造を取り囲むか又はそれに隣接する１つ以上の誘電体層を通って、様々に延在する。かかる一実施形態では、少なくとも部分的に、第１ハードウェアインタフェースを介してホストチップに結合された後に、１つ以上の切削、研磨、及び／又は他の減法プロセスを受けるより大きなチップレットから、チップレットが形成される。２１６における形成することは、ハードウェアインタフェースの導電性コンタクトを形成するために、（例えば）従来のマスク、堆積、及びエッチング技術から適合された処理を含む。種々の実施形態において、第１ハードウェアインタフェースの第１最小金属化フィーチャピッチは、第２ハードウェアインタフェースの第２最小金属化フィーチャピッチよりも小さい。
種々の実施形態では、ホストチップは、プロセッサコアを含むネットワークを含み、例えば、ネットワークの複数のノードは、行及び列を有するアレイ構造において相互に結合される。ネットワークへの及び／又はネットワークからの通信を容易にするために、ホストチップは、例えば、各々が複数の行又は複数の列のうちの１つのそれぞれの端部を介してアレイ構造に結合される１つ以上の物理層（ＰＨＹ）回路をさらに有する。かかる実施形態において、チップレットのメモリアレイは、プロセッサコアとの通信の少なくとも一部をサポートするように結合されており、複数の行又は複数の列のうちの１つのそれぞれの端部を介してネットワークに結合されているデバイス層の任意のＰＨＹ回路から独立している。例えば、ホストチップの少なくとも一部の他のＩＯ回路は、第１ハードウェアインタフェースのコンタクトと、アレイ構造のノードとの間に結合される。種々の実施形態では、ホストチップはメモリコントローラ回路をさらに有し、これはプロセッサコアと第１ハードウェアインタフェースとの間に結合されている、例えば、メモリコントローラ回路は、チップレットのメモリへのアクセスをプロセッサコアに提供する。
様々な実施形態では、方法２００は、付加的に又は代替的に、動作２０５から生じるようなパッケージデバイスを用いて実施されるプロセスを含む。例えば、方法２００は、（２１８において）ホストチップ及びチップレットを含むパッケージデバイスに、第２基板を介して、基板を結合することをさらに含む。例えば、基板（例えば、基板１３４）は、いくつかの実施形態では、シリコンインターポーザ、パッケージ基板、又は回路基板の基板である。かかる一実施形態では、方法２００は、（２２０において）プロセッサコアでメモリアレイにアクセスすることをさらに含み、このアクセスはパッケージデバイスが基板に結合されている間に行われる。
図３は、一実施形態による、チップレットのメモリリソースに効率的にアクセスするためのシステム３００の特徴を示す。システム３００は、実施形態の一例であり、パッケージデバイスは、ホストチップと、各々がホストチップの各領域の下に配置された１つ以上のチップレットとを備え、ホストチップの複数のプロセッサコアは、各々が、各チップレットのメモリリソースにアクセスするように構成される。種々の実施形態では、システム３００は、システム１００又はパッケージデバイス１５０の特徴を含み、例えば、システム３００の機能が方法２００にしたがって提供される。
図３に示すように、システム３００は、ホストチップと、それに結合されたチップレットとを含み（例えば、それぞれ、ホストチップ１１２とチップレット１２４）、ホストチップは、少なくとも一部の回路リソース３０５を含む。路リソース３０５は、例示的な一実施形態による、処理可能なチップの選択されたコンポーネント及び機能ブロックの抽象化されたブロックレベルの図を示す。これらの構成要素は、ホストチップのプライマリ処理動作を提供する複数のプロセッサコア３１０を含む。図示された例示的な実施形態は、回路リソース３０５の少なくとも３つのプロセッサコアを示しているが、回路リソース３０５は、１、２、４、６、８、１０、１２等のプロセッサコアの種々の数のうちのいずれも含み得ることが認識されよう。コア３１０は、（例えば、図示の例示的なネットワークオンチップＮｏＣ３２０を介して）互いに様々に結合される。ＮｏＣ３２０は、一般に、適用可能なものとしてバス、ルータ及び制御ロジックを含む、回路リソース３０５内のコンポーネント間の通信をサポートする種々の回路を代表する。かかる接続のさらなる詳細は、システム３００の詳細を不明瞭にしないように示されていない。
様々な実施形態では、ホストチップは、ディスクドライブ及び他の入出力デバイス、ネットワークインタフェース、ＢＩＯＳ／ファームウェア、及び周辺デバイス、並びに、ＣＰＵソケット間の相互接続又はチップ間の通信に使用される他の形態の相互接続を介してホストチップに結合され得る他のチップ等の、ホストチップの外部のコンポーネントと通信するための様々なインタフェースのいずれかを含む。例えば、外部コンポーネントへの通信を容易にするためのインタフェースは、図示の例示的なＰＨＹ３２２等の種々の物理層（ＰＨＹ）回路を含み、各々はそれぞれの送信器回路及び受信器回路を含む。かかる一実施形態では、ＰＨＹ３２２のうちの１つ以上は、それぞれのＰＣＩｅ相互接続に結合され、例えば、ＰＨＹ３２２は、１つ以上のｘ１６ＰＣＩｅインタフェース（各々が１６レーンのリンク幅を有する）、１つ以上のｘ８ＰＣＩｅインタフェース（各々が８レーンのリンク幅を有する）等を含む。しかしながら、かかるＰＣＩｅインタフェースのリンク幅及び数は単に例示的なものであり、いくつかの実施形態に限定されるものではない。かかるＰＣＩｅインタフェースは、例えば、ＰＣＩｅ拡張スロット、ビデオカード、ビデオチップ等の種々の周辺及びシステムコンポーネントとインタフェースするために使用される。
システム３００は、メモリ及びメモリロジックリソースをさらに含み、その少なくとも一部は、回路リソース３０５を含むホストチップに結合されたチップレット上に存在する。かかる一実施形態では、かかるメモリアクセスリソースは、データキャッシング及びコヒーレンス機能をサポートし、例えば、コア３１０の一部又は全部が、キャッシュのそれぞれ複数のレベルへのアクセスを含むか又は有し、所与のコアに最も近いキャッシュは最小遅延及び最小サイズを有し、より離れたキャッシュはより大きいが、より大きい遅延を有する。例えば、１つの典型的な構成は、一般にＬ１及びＬ２キャッシュと称される、第１及び第２レベルキャッシュを使用する。別の一般的構成は、さらに、第３レベル又はＬ３キャッシュを使用することができる。本明細書で様々に開示されるパッケージデバイスの文脈において、最高レベルのキャッシュは、ラストレベルキャッシュ（the Last Level Cache）又はＬＬＣと称される。例えば、所与のコアのＬＬＣは、Ｌ１及びＬ２キャッシュも使用されている場合には、Ｌ３タイプのキャッシュ、又は、他のキャッシュがＬ１キャッシュのみの場合にはＬ２タイプのキャッシュを含むことができる。もちろん、これは、キャッシュのラスト（すなわち、最高）レベルに対応するＬＬＣで、キャッシュのさらなるレベルに拡張することができる。
例示的な実施形態では、システム３００は、（Ｌ１／Ｌ２ブロック３１２によって示される）第１レベル（Ｌ１）及び第２レベル（Ｌ２）キャッシュを備え、各プロセッサコア３１０のそれぞれ１つに対してそれぞれ「プライベート」である。複数のコア３１０は、ＮｏＣ３２０及びそれぞれのキャッシュコントローラ３３２をそれぞれ介して、１つ以上のラストレベルキャッシュ（ＬＬＣ）３３０に様々に結合される。メモリアクセスリソースは、コア３１０にメモリデバイス３３６へのアクセスを提供するメモリコントローラ３３４を及びメモリデバイス３３６をさらに含む。キャッシュコントローラ３３２の各々は、例えばＬＬＣ３３０のうちのそれぞれの１つの中のデータを管理する、コヒーレンスエージェント（又は「ホームエージェント」）機能及び／又はキャッシュエージェント機能をそれぞれ提供する。いくつかの実施形態では、システム３００は、他のＰＨＹ回路（図示せず）を備え、１つ以上のＬＬＣ３３０、キャッシュコントローラ３３２、メモリコントローラ３３４、及びメモリデバイス３３６の種々のものの間の通信を容易にする。
いくつかの実施形態では、メモリデバイス３３６は、例えば、メモリコントローラ３３４を介してアクセスされるべきメモリリソースの論理分割を表すメモリブロックとして配置されるシステムメモリを提供する。かかる一実施形態では、メモリデバイス３３６は、１つ以上のメモリモジュールを備え、例えば、メモリコントローラ３３４は、ＤＤＲ３インタフェース等の１つ以上のＤＤＲインタフェースを介してメモリデバイス３３６に結合される。
種々の実施形態では、システム３００のパッケージデバイスは、ホストチップ（回路リソース３０５を含む）と、１つ以上のチップレットとを備え、各チップレットは、コア３１０の一部又は全部に利用可能なそれぞれのメモリアクセスリソースを含む。限定ではなく例示的に、パッケージデバイスの１つのかかるチップレットは、１つ以上のＬＬＣ３３０の一部又は全部を含み、例えば、かかるチップレットのキャッシュは、ＳＲＡＭセルを備える。かかる一実施形態では、同一のチップレット（又はそのパッケージデバイスの別のチップレット）は、キャッシュコントローラ３３２をさらに含む。あるいは、ホストチップは、種々の実施形態において、キャッシュコントローラ３３２を含む。
代替的に又は付加的に、パッケージデバイスのチップレットは、他のタイプのメモリを含み、例えば、図示の例示的な不揮発性メモリ及びＮＶＭコントローラ３３８の１つ以上のメモリアレイを含む。チップレットにおいてＮＶＭリソースを提供する場合、いくつかの実施形態は、オフパッケージＮＶＭにおけるかかるコア状態の従来の記憶に使用されるものと比較して、非常に低い電力供給中に、前記のチップレットによってコア状態（例えば、１つ以上のコア３１０について）の効率的な記憶を可能にする。付加的に又は代替的に、チップレットにＮＶＭリソースを提供することは、チップレットから複数のコア３１０のうちの種々のコアへの状態の低遅延検索を可能にする。
図４は、一実施形態による、チップレットのメモリリソースにアクセスするためのＩＣチップ４００の特徴を示す。ＩＣチップ４００は、パッケージデバイスに含まれるべきホストチップのネットワーク内のプロセッサコアが、パッケージデバイスのチップレットにアクセスするための経路を備える実施形態の一例である。コア及びチップレットへと延在する経路は、ネットワークの端部において結合されたホストチップの任意のＰＨＹ回路とは独立である。種々の実施形態では、ＩＣチップ４００は、ホストチップ１１２又は回路リソース３０５の特徴を含み、例えば、ＩＣチップ４００は、方法２００にしたがってチップレットのメモリとともに動作するように結合される。
図４に示すように、ＩＣチップ４００は、ノードのネットワーク４１０を含み、例えば、少なくともいくつかのプロセッサコア、及び、例えば、種々のスイッチ、ブリッジ、又はルータのいずれか（凡例４０５参照）を含み、ここで、前記のノードの少なくとも一部は、行及び列を含むアレイ構造で互いに結合される。限定ではなく例示として、ネットワーク４１０は、行４３０ａ、４３０ｂ、．．．、４３０ｍ及び列４２０ａ、４２０ｂ、．．．、４２０ｎのアレイ内で互いに様々に結合されるルータノードを含む。かかる一実施形態では、これらのルータは、プロセッサコア、メモリコントローラ、キャッシュ、ＰＣＩＥ Ｉ／Ｏ回路、及び／又は他のネットワークエージェントの間でスイッチされる通信のためのネットワークオンチップ（例えば、メッシュファブリックを含む）を容易にする。
様々な実施形態では、ＩＣチップ４００は、列４３０ａ、４３０ｂ、．．．、４３０ｍのうちの１つのそれぞれの端部を介して、及び／又は列４２０ａ、４２０ｂ、．．．、４２０ｎのうちの１つのそれぞれの端部において、それぞれネットワーク４１０に様々に結合される１つ以上の物理層（ＰＨＹ）回路をさらに備える。１つ以上のＰＨＹ回路は各々、それぞれの送信器回路及び／又は受信器回路を含み、ネットワーク４１０と、ネットワーク４１０に結合されているか又はネットワーク４１０に結合されるべき他の回路（図示せず）との間の通信を容易にする。限定ではなく例示として、ネットワーク４１０は、ＩＣチップ４００の領域内に形成されており、例えば、ＩＣチップ４００のＰＨＹ４５０ａ、４５０ｂ、．．．、４５０ｎは、その領域のサイドに沿って（along a side）配置され、列４２０ａ、４２０ｂ、．．．、４２０ｎ（それぞれ）の端部で様々に結合される。代替的に又は付加的に、１つ以上のＰＨＹ（図示の例示的なＰＨＹ４４０、４４１等）は、各々、列４３０ａ、４３０ｂ、．．．、４３０ｍのうちの１つのそれぞれの端部においてそれぞれ結合される。一実施形態では、ＰＨＹ回路４５０ａ、４５０ｂ、．．．、４５０ｎ、及び／又はＰＨＹ回路４４０、４４１のうちの所与の１つは、（例えば）メモリへのアクセスを提供するためのＰＨＹ、又は高速ＩＯポートのＰＨＹを含む。
いくつかの実施形態では、ＩＣチップ４００は、ネットワーク４１０のプロセッサコアとチップレットのメモリアレイ（図示せず）との間の、少なくとも一部の通信を可能にするように結合されるか又はかかる結合に適合し、かかる通信は、必ずしもホストチップとチップレットとの間の通信の全てではないが、アレイ構造の行又は列のそれぞれの端部を介してネットワーク４１０に結合されるＩＣチップ４００の任意のＰＨＹ回路から独立している。例えば、アレイ構造の１つ以上のノードは、各々、ネットワーク４１０の他のプロセッサコア又は他のルータにリンクするためのものの他に、少なくとも１つの追加のポートを有し、それは、ＩＣチップ４００も含むパッケージデバイスのチップレット（図示せず）に結合されることができる。限定ではなく例示として、行４３０ａ及び列４２０ａの両方にあるルータ４６１が、チップレットのメモリリソースへのアクセスを容易にするキャッシュコントローラ回路４６０に結合されている。付加的に又は代替的に、行４３０ｍ及び列４２０ｂの両方にあるルータ４６３が、同一のチップレット（又は代替的にそのパッケージデバイスの別のチップレット）のメモリリソースへのアクセスを容易にするキャッシュコントローラ回路４６２に結合される。付加的に又は代替的に、行４３０ｂ及び列４２０ｎの両方にあるルータ４６５は、チップレットのメモリリソースへのアクセスを容易にするキャッシュコントローラ回路４６４に結合される。かかる一実施形態では、ＩＣチップ４００のマイクロバンプ、ハイブリッドボンディングパッド、及び／又は他の垂直（ｚ軸）相互接続構造は、キャッシュコントローラ回路４６０、４６２、４６４の各々の、チップレット１２４等のそれぞれのチップレットへの結合を容易にする。キャッシュコントローラ回路４６０、４６２、４６４の所与の１つは、例えば、キャッシュコントローラ１６４の機能又はキャッシュコントローラ３３２のうちの１つの機能を提供する。
種々の実施形態では、キャッシュコントローラ回路４６０、４６２、４６４は、各々、ＩＣチップ４００上に存在する。しかしながら、他の実施形態では、キャッシュコントローラ回路４６０、４６２、４６４のうちの所与の１つは、チップレット上に存在する少なくともいくつかの回路を含み、例えば、ルータ４６１、４６３、４６５のうちの対応する１つは、ハードウェアインタフェース１２０等のハードウェアインタフェースを介して、かかる回路に結合される。ネットワーク４１０のエッジを介した通信を必要とせずに、ネットワーク４１０の１つ以上のコアがチップレットのメモリリソースにアクセスできるようにすることで、いくつかの実施形態は、例えばメッシュ（又は他の）マルチプロセッサネットワークアーキテクチャのエッジからオフセットされているコアのための改善されたデータ局所性を提供する。付加的に又は代替的に、かかる実施形態の全部又は一部は、例えば、チップレットが、積層ＳＲＡＭ又はＤＲＡＭ等の、より高密度のメモリタイプを含む場合に、改善されたキャッシュ容量を様々に提供する。
例えば、アレイ構造の行の数、アレイ構造の列の数、プロセッサ、スイッチ及び／又はルータの互いに関する相対的な構成等を含む、ネットワーク４１０内のノードの特定の配置は、単に例示的なものであり、いくつかの実施形態に限定されるものではないことは、本明細書における開示の利点によって、関連技術の当業者によって理解されるべきである。例えば、種々の実施形態では、ネットワーク４１０のトポロジーは、様々な適切な、リング、スター、又はメッシュファブリック（又は他の）マルチコアネットワークアーキテクチャのいずれかから適合化されているが、これらはいくつかの実施形態に限定するものではなく、種々の特定の特徴を不明瞭にすることを回避するために本明細書には詳述されていない。さらに、ネットワーク４１０に結合されたＰＨＹの特定の数、配置及び／又はタイプも、単なる例示であり、いくつかの実施形態に限定されるものではないことが理解されるべきである。
図５Ａは、他の実施形態による、チップレットのメモリリソースにアクセスするためのＩＣチップ５００の特徴を示す。ＩＣチップ５００は、ホストチップが複数のコアを含むネットワーク又は１つ以上のノードを含み、ホストチップのＩＯ回路が、それぞれのコアと、１つ以上のチップレットのそれぞれのメモリリソースとの間の各々の通信に適合するために、ネットワーク内の異なる位置に様々に配置される、実施形態の一例である。種々の実施形態では、ＩＣチップ５００は、ホストチップ１１２又は回路リソース３０５の特徴を含み、例えば、ＩＣチップ５００は、方法２００にしたがってチップレットのメモリとともに動作するように結合される。
図５Ａに示すように、ＩＣチップ５００は、ルータ及びプロセッサコアを含むノードのネットワークを備える（凡例５０５を参照）。複数のノードのうちの様々なものは、複数の行及び複数の列を有するアレイ構造において相互に結合されている。限定ではなく例示として、ＩＣチップ５００は、ＩＣチップ４００の特徴を含み、例えば、ＩＣチップ５００の行５３０ａ〜５３０ｄは、行４３０ａ、４３０ｂ、．．．、４３０ｍに機能的に対応し、ＩＣチップ５００の列５２０ａ〜５２０ｄは、列４２０ａ、４２０ｂ、．．．、４２０ｎに機能的に対応する。かかる一実施形態では、ＩＣチップ５００はさらにＩＯ回路５６０を備え、それは、（例えば、）列５３０ａ、５３０ｂのうちの１つ及び列５２０ａ、５２０ｂのうちの１つにあるそれぞれのルータに各々が様々にリンクされているコアによるチップレットアクセスを容易にするように結合される。代替的に又は付加的に、ＩＣチップ５００のＩＯ回路５６２は、列５３０ａ、５３０ｂのうちの１つ及び列５２０ｃ、５２０ｄのうちの１つにあるそれぞれのルータに各々が様々にリンクされているコアによるチップレットアクセスを容易にするように結合される。代替的に又は付加的に、ＩＣチップ５００のＩＯ回路５６４は、列５３０ｃ、５３０ｄのうちの１つ及び列５２０ａ、５２０ｂのうちの１つにあるそれぞれのルータに各々が様々にリンクされているコアによるチップレットアクセスを容易にするように結合される。様々な実施形態では、ＩＯ回路５６０、５６２、５６４のうちの所与の１つは、キャッシュコントローラ回路をさらに備え、それは、例えば、キャッシュコントローラ１６４の、又はキャッシュコントローラ３３２のうちの１つの機能を提供する。他の実施形態では、キャッシュコントローラのかかる機能は、代わりに、ＩＯ回路５６０、５６２、５６４のうちの所与の１つを介してＩＣチップ５００に結合されるチップレット上に実装される。
図５Ｂは、一実施形態によるホストチップと共にパッケージされ、ホストチップのためのメモリリソースを提供するチップレット５７０の特徴を示す。チップレット５７０は、複数のＩＯ回路が各々、それぞれ１つ以上のメモリバンクにアクセスを提供するように動作可能である実施形態の一例であり、例えば、ＩＯ回路は各々、ホストチップの異なるそれぞれのネットワークノードに結合される。かかる一実施形態では、チップレット５７０は、方法２００によるホストチップへのメモリリソースアクセスを提供し、例えば、チップレット５７０は、例えば、チップレット１２４の特徴を含む。
図５Ｂに示すように、チップレット５７０は、種々のＩＯ回路５８０−５８３を含み、例えば、各々がＩＯ回路１８２のそれぞれの機能を提供する。ＩＯ回路５８０〜５８３はそれぞれ、チップレット５７０のそれぞれの１つ以上のメモリバンクへのアクセスを提供するように結合されている。図示の例示的実施形態では、チップレット５７０のバンク５９０は、ＩＯ回路５８０を介してアクセス可能であり、例えば、バンク５９１は、ＩＯ回路５８１を介してアクセス可能であり、バンク５９２は、ＩＯ回路５８２を介してアクセス可能であり、及び／又はバンク５９３は、ＩＯ回路５８３を介してアクセス可能である。いくつかの実施形態では、チップレット５７０は、例えば、各々がホストチップの異なるそれぞれのコアとの通信をサポートする２Ｎ個のＩＯ回路（ここで、Ｎは正の整数である）を含む。
一実施形態による例示的なシナリオでは、チップレット５７０は、ＩＣチップ５００への結合をサポートし、例えば、ＩＯ回路５６０は、各々、ハードウェアインタフェース１２０等のハードウェアインタフェースを介して、（例えば）ＩＯ回路５８１〜５８３のそれぞれの１つに結合するように構成されたＩＯ回路を含む。他のかかる実施形態では、チップレット５７０は、ＩＣチップ４００への結合をサポートし、例えば、キャッシュコントローラ回路４６０、４６２、４６４は、各々、ＩＯ回路５８１〜５８３のうちの異なるそれぞれ１つに結合するためのＩＯ回路を含む。
図示の例示的実施形態では、ＩＯ回路５８０〜５８３は、メモリバンク５９０〜５９３を含む領域の周囲に様々に配置され、例えば、ＩＯ回路５８０〜５８３は、メモリバンク５９０〜５９３のいずれの２つの間に存在しない。他の実施形態では、メモリバンク５９０〜５９３は、ＩＯ回路５８０〜５８３を含む領域の周囲に様々に配置され、例えば、メモリバンク５９０〜５９３は、ＩＯ回路５８０〜５８３のいずれの２つの間にも存在しない。種々の実施形態では、ＩＯ回路５８０〜５８３のうちの所与の１つをホストチップの対応するＩＯ回路（例えば、ＩＯ回路５６０のＩＯ回路）に結合する導電性コンタクトは、対応する１つ以上のメモリバンクの上に配置される。かかる一実施形態では、例えばマイクロバンプ、又はハイブリッドボンディングパッドを含む、前記の導電性コンタクトは、前記の１つ以上のメモリバンクにアクセスするために必要な数の電気接続及び／又は必要な物理的ピッチを収容する。
図６Ａは、一実施形態による、ホストチップ及びチップレットとのメモリアクセスを提供するパッケージデバイス６００の特徴を示す。パッケージデバイス６００は、ホストチップとハードウェアインタフェースとの間に配置されたチップレットが、ホストチップの１つ以上のプロセッサコアにアクセス可能なメモリリソースを含む実施形態の一例である。パッケージデバイス６００の機能は、例えば、方法２００にしたがって提供される。
図６Ａに示すように、パッケージデバイス６００は、ホストチップ６１０と、そこにハードウェアインタフェース６２０を介して接続されたチップレット６３０と、を含む。ホストチップ６１０は、１つ以上のプロセッサコアを含み、チップレット６３０のメモリリソースは、かかる１つ以上のプロセッサコアの一部又は全部によって様々にアクセス可能に結合される。かかる一実施形態では、ホストチップ６１０は、チップ１１２、４００、５００のうちの１つの機能を提供し、例えば、チップレット６３０は、チップレット１２４、５７０のうちの１つの機能を提供し、ハードウェアインタフェース６２０は、ハードウェアインタフェース１２０に機能的に対応する。
図示の例示の実施形態では、ホストチップ６１０は、半導体基板６１４と、基板６１４上に様々に製造されるトランジスタ及び／又は他の回路素子を含むデバイス層６１２とを有する。デバイス層６１２は、１つ以上のプロセッサコアを含み、プロセッサコアは、例えば、コア３１０、ネットワーク４１０のコア、又はコアの任意の種々の他の適切なアレンジメントを含む。ホストチップ６１０は、１つ以上の金属化層（例えば、図示の例示的な金属化層６１６を含む）をさらに有し、それらは、ハードウェアインタフェース６２０及び／又はパッケージデバイス６００のハードウェアインタフェース６５０とともに、デバイス層６１２の回路構造を互いに様々に相互接続する。ハードウェアインタフェース６５０は、例えば、ハードウェアインタフェース１３２に機能的に対応する。
チップレット６３０は、同様に、半導体基板６３４と、基板６３４上に様々に製造されるトランジスタ及び／又は他の回路素子を含むデバイス層６３２とを有する。しかし、デバイス層６３２は、１つ以上のメモリアレイのトランジスタ及び／又は他の回路素子を含み、それらは、例えば、バンク１８７、バンク５９０〜５９３、又は１つ以上のメモリリソースの任意の種々の他の適切なアレンジメントを含む。チップレット６３０は、１つ以上の金属化層（例えば、図示の例示的な金属化層６３６を含む）をさらに有し、それらは、ハードウェアインタフェース６２０及び／又はハードウェアインタフェース６５０とともに、デバイス層６３２の回路構造を互いに様々に相互接続する。種々の実施形態では、ハードウェアインタフェース６５０は、例えば図示の例示的コンタクト６５２を含む１つ以上の第１導電性コンタクトを含み、それらは、チップレット６３０の１つの面（ハードウェアインタフェース６２０が配置されるチップレット６３０の面以外）にある。かかる一実施形態では、ハードウェアインタフェース６５０は、さらに、１つ以上の第２導電性コンタクト（例えば、図示の例示的コンタクト６５４を含む）を備え、それらは、チップレット６３０からオフセットされている。
付加的に又は代替的に、１つ以上の第１コンタクトの一部又は全部は、それぞれ、ハードウェアインタフェース６５０と金属化層６３６との間のそれぞれの信号通信及び／又は電圧通信を容易にするために、様々に結合され（るか、又は結合に適合し）、例えば、かかる通信は、デバイス層６３２と基板６３４とを介している。限定ではなく例示として、チップレット６３０は、さらに、少なくともいくつかの相互接続構造（図示の相互接続６３８等）を備え、それらは、ハードウェアインタフェース６５０の１つ以上の第１コンタクトのうちのそれぞれの１つに、基板６３４を通ってデバイス層６３２まで、また、いくつかの実施形態においてはデバイス層６３２を通って、延在する。かかる一実施形態では、相互接続６３８の一部又は全部は、各々が金属化層６３６のそれぞれのパターン化された導体に様々に結合され、（ハードウェアインタフェース６２０を介して）ホストチップ６１０及び／又はデバイス層６３２の回路との信号通信又は電力送達を容易にする。
付加的に又は代替的に、１つ以上の第２コンタクトの一部又は全部は、それぞれ、ハードウェアインタフェース６５０とホストチップ６１０との間のそれぞれの信号通信及び／又は電圧通信を容易にするために、様々に結合され（又は他の方法で結合に適合し）、ここで、かかる通信は、チップレット６３０から独立している。限定ではなく例示として、パッケージデバイス６００は、例えば成形化合物又は層間誘電体（ＩＬＤ）材料を含む絶縁体６４０をさらに備え、少なくともいくつかの相互接続構造（図示の相互接続部６４２等）がその中に形成されており、それらは、各々、ハードウェアインタフェース６５０の１つ以上の第２コンタクトのそれぞれ１つまで、また、金属化層６１６の面におけるそれぞれの導電性コンタクトまで、様々に延在する。例えば、相互接続部６４２は、絶縁６４０を介して信号及び／又は電圧を通信するのに適した任意の様々な他の導体及び／又は銅ピラーを備える。いくつかの実施態様において、モールド化合物、ＩＬＤ及び／又は絶縁体６４０等の任意の他のかかる材料は、例えば、ハードウェアインタフェース６５０の下及び／又は周囲に堆積されるアンダーフィル（もしあれば）から区別されるべきである。
図示の例示的な実施形態では、ハードウェアインタフェース６２０は、ホストチップ６１０及びチップレット６３０のそれぞれのコンタクトを互いに様々に結合するはんだ相互接続部を備える。例えば、図６Ｂは、パッケージデバイス６００等の一実施形態による、パッケージデバイス６６０の詳細図を示す。パッケージデバイス６６０のホストチップは、デバイス層６７２及び基板６７４（例えば、それぞれ、デバイス層６１２及び基板６１４）を含む。前記のホストチップは、ハードウェアインタフェース６９０を介して、デバイス層６８２及び基板６８４（それぞれ、デバイス層６３２及び基板６３４）を含むパッケージデバイス６６０のチップレットに結合される。
例えば、ホストチップの金属化層６７６ａ〜６７６ｅ（例えば、金属化層６１６）は、デバイス層６７２をハードウェアインタフェース６９０に電気的に様々に結合する相互接続構造がその中に形成されている。かかる実施形態では、チップレットの金属化層６８６ａ〜６８６ｅ（例えば、金属化層６３６）は、デバイス層６８２をハードウェアインタフェース６９０に電気的に様々に結合する相互接続構造がその中に形成されている。ハードウェアインタフェース６９０は、ホストチップ又はチップレットのうちの１つのそれぞれの面（side）に様々に配置される導電性パッド（例えば、図示の例示的なパッド６９４を含む）を備える。はんだ相互接続部（例えば、図示のマイクロバンプ６９２を含む）は、ホストチップとチップレットとの間に、パッド６９４を介して、様々な結合を提供する
限定ではなく例示として、チップレットの１つ以上の相互接続部は、各々、パッケージデバイス６６０の他のハードウェアインタフェース（図示せず）、例えばハードウェアインタフェース１３２から、基板６８４及びデバイス層６８２を通って延在し、金属化層６８６ａ〜６８６ｅの相互接続構造を介して、デバイス層６８２の回路素子に戻る。付加的に又は代替的に、チップレットの１つ以上の相互接続部は、それぞれ、前記の他のハードウェアインタフェースから、基板６８４、デバイス層６８２、及び金属化層６８６ａ〜６８６ｅを通って、ハードウェアインタフェース６９０まで延在し、例えば、金属化層６７６ａ〜６７６ｅを介して、デバイス層６７２に電力を送達する。
種々の実施形態では、パッケージデバイス６００は、ホストチップ６１０に結合されるそれぞれのチップレットの各々である複数のデバイス層を備え、例えば、チップレット６３０は、互いに垂直にオフセットされ、例えば、スルーホールビア、モノリシック中間層ビア等を含むことによって相互接続される１つ以上の他のデバイス層（図示せず）をさらに含む。他のかかる実施形態では、チップレット６３０は、ホストチップ６１０に結合される複数のチップレットの積層体の１つであり、例えば、積層体のチップは、はんだバンプ又はハイブリッドボンディングパッドによって互いに様々に結合され、ハードウェアインタフェース６５０は、積層体のうちの１つのかかるチップレットにおけるコンタクトを含む。
図７Ａは、他の実施形態による、チップレットのメモリリソースにアクセスするためのパッケージデバイス７００の特徴を示す。パッケージデバイス７００は、ホストチップにメモリリソースを利用可能にするためにチップレットが結合される実施形態の一例であり、例えば、熱圧縮ボンディング、ハイブリッドボンディング等を含む様々な任意のウエハレベル（又はチップレベル）直接ボンディング技術を介して、チップレットとホストチップが互いに結合される。パッケージデバイス７００の機能は、例えば、方法２００にしたがって提供される。
図７Ａに示すように、パッケージデバイス７００は、ホストチップ７１０と、チップレット７３０とを備え、これらは、例えば、ホストチップ６１０とチップレット６３０に機能的に（それぞれ）対応する。ホストチップ７１０及びチップレット７３０は、ハードウェアインタフェース７２０を介して互いに結合され、他のハードウェアインタフェース７５０は、パッケージデバイス７００の、インターポーザ、パッケージ化された基板、回路基板等への結合を容易にする。ハードウェアインタフェース７２０、ハードウェアインタフェース７５０は、チップレット７３０のそれぞれ反対側の面（opposite respective sides）にあり、例えば、ハードウェアインタフェース７２０、７５０はハードウェアインタフェース６２０、６５０に機能的に（それぞれ）対応する。かかる一実施形態では、ハードウェアインタフェース７５０は、チップレット７３０の底面にある第１導電性コンタクト（例えば、コンタクト７５２を含む）を備える。対照的に、ハードウェアインタフェース７５０の第２導電性コンタクト（例えば、コンタクト７５４を含む）は、チップレット７３０からオフセットされる。
図示の例示的実施形態では、ホストチップ７１０は、デバイス層７１２、半導体基板７１４、及び金属化層７１６を備え、これらは、例えば、デバイス層６１２、基板６１４、金属化層６１６に機能的に（それぞれ）対応する。チップレット７３０は、デバイス層７３２、半導体基板７３４、及び金属化層７３６を備え、これらは、例えば、デバイス層６３２、基板６３４、金属化層６３６に機能的に（それぞれ）対応する。ハードウェアインタフェース７５０の第１導電性コンタクト（例えば、コンタクト７５２）は、デバイス層７３２又はデバイス層７１２のそれぞれの１つとの、１つ以上の信号及び／又は１つ以上の電圧のそれぞれの通信を様々に容易にする。例えば、相互接続部７３８（例えば、相互接続部６３８の機能を提供する）は、第１コンタクトから基板７３４を通って、少なくともデバイス層７３２まで（いくつかの実施形態では、デバイス層７３２を貫通して）様々に延在する。かかる一実施形態では、第２導電性コンタクト（例えば、コンタクト７５４）は、絶縁体７４０を通って延在する相互接続部７４２を介して、１つ以上の信号及び／又は１つ以上の電圧の通信を様々に容易にし、例えば、かかる通信はチップレット７３０から独立している。
図示の例示的実施形態では、ハードウェアインタフェース７２０は、ホストチップ７１０とチップレット７３０とを互いに結合する直接結合相互接続構造を含む。例えば、図７Ｂは、一実施形態による、パッケージデバイス７００のインタフェース構造等の１つ以上のインタフェース構造を含む、パッケージデバイス７６０の詳細図を示す。図７Ｂに示すように、パッケージデバイス７６０のホストチップは、デバイス層７７２及び基板７７４（例えば、それぞれ、デバイス層７１２及び基板７１４）を含む。前記のホストチップは、ハードウェアインタフェース７９０を介して、デバイス層７８２及び基板７８４（例えば、それぞれ、デバイス層７３２及び基板７３４）を含むパッケージデバイス７６０のチップレットに結合される。
ホストチップの金属化層７７６ａ〜７７６ｅは、デバイス層７７２をハードウェアインタフェース７９０に電気的に様々に結合する相互接続構造がその中に形成されている。かかる実施形態では、チップレットの金属化層７８６ａ〜７８６ｅは、デバイス層７８２をハードウェアインタフェース７９０に電気的に様々に結合する相互接続構造がその中に形成されている。ハードウェアインタフェース７９０では、ホストダイの導電性パッド７９２は、それぞれ、チップレットの導電性パッド７９４のそれぞれ１つに接合される。かかる一実施形態では、チップレットの１つ以上の相互接続部は、パッケージデバイス７６０の他のハードウェアインタフェース（図示せず）から、基板７８４及びデバイス層７８２を通ってそれぞれ延在し、金属化層７８６ａ〜７８６ｅの相互接続構造を介してデバイス層７８２の回路素子に戻る。付加的に又は代替的に、チップレットの１つ以上の相互接続部は、それぞれ前記の他のハードウェアインタフェースから、基板７８４、デバイス層７８２、及び金属化層７８６ａ〜７８６ｅを通って、ハードウェアインタフェース７９０に延在し、例えば、金属化層７７６ａ〜７７６ｅを介して、デバイス層７７２に電力を送達する。
様々な実施形態では、パッケージデバイス７００は、ホストチップ７１０に結合されるそれぞれのチップレットの各々である複数のデバイス層を含み、例えば、チップレット７３０は、１つ以上の他のデバイス層（図示せず）をさらに含み、これらは互いに垂直にオフセットされ、例えばスルーホールビア、モノリシック中間層ビア等を含むことによって相互接続される。他のかかる実施形態では、チップレット７３０は、ホストチップ７１０に結合されたチップの積層体の一つであり、例えば、積層体のチップは、はんだバンプ又はハイブリッドボンディングパッドによって互いに様々に結合され、ハードウェアインタフェース７５０は、積層体の一方のチップレットにおけるコンタクトを含む。
図８は、一実施形態によるコンピューティングデバイス８００を示す。コンピューティングデバイス８００は、ボード８０２を収容する。ボード８０２は、プロセッサ８０４及び少なくとも１つの通信チップ８０６を含むがこれらに限定されない多数の構成要素を含み得る。プロセッサ８０４は、物理的及び電気的にボード８０２に結合される。いくつかの実施態様では、少なくとも１つの通信チップ８０６は、また、物理的及び電気的にボード８０２に結合される。さらなる実装では、通信チップ８０６はプロセッサ８０４の一部である。
その用途に応じて、コンピューティングデバイス８００は、ボード８０２に物理的及び電気的に結合されることができ、されないこともできる他の構成要素を含み得る。これらの他の構成要素には、揮発性メモリ（例えばＤＲＡＭ）、不揮発性メモリ（例えばＲＯＭ）、フラッシュメモリ、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、グローバルポジショニングシステム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、及び大容量記憶装置（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル汎用ディスク（ＤＶＤ）等）が含まれるが、これらに限定されない。
通信チップ８０６は、コンピューティングデバイス８００との間でデータを転送するために、無線通信を可能にする。用語「無線」及びその派生物は、非固体媒体を介して、変調された電磁放射を使用することを介して、データを通信することができる回路、デバイス、システム、方法、技術、通信チャネル等を記述するために使用することができる。この用語は、関連するデバイスがワイヤを含まないことを意味しないが、いくつかの実施形態では関連するデバイスはワイヤを含まない可能性がある。通信チップ８０６は、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ （ＩＥＥＥ８０２．１６ファミリー）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生物、並びに３Ｇ、４Ｇ、５Ｇ及びそれを超えるものとして指定される任意の他の無線プロトコルを含むが、これらに限定されない無線標準又はプロトコルのいずれかを実装することができる。コンピューティングデバイス８００は、複数の通信チップ８０６を含み得る例えば、第１通信チップ８０６は、Ｗｉ−Ｆｉ及びＢｌｕｅｔｏｏｔｈ（登録商標）等のより短い範囲の無線通信に専用とすることができ、第２の通信チップ８０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ等の、より長い範囲の無線通信に専用とすることができる。
コンピューティングデバイス８００のプロセッサ８０４は、プロセッサ８０４内のパッケージされた集積回路ダイを含む。用語「プロセッサ」は、レジスタ及び／又はメモリからの電子データを処理し、その電子データをレジスタ及び／又はメモリに記憶することができる他の電子データに変換するデバイス又はデバイスの一部を指すことができる。通信チップ８０６はまた、通信チップ８０６内にパッケージされた集積回路ダイを含む。
種々の実装において、コンピューティングデバイス８００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテイメント制御ユニット、デジタルカメラ、ポータブルミュージックプレーヤ、又はデジタルビデオレコーダであり得る。さらなる実装では、コンピューティングデバイス８００は、データを処理する任意の他の電子デバイスであり得る。
いくつかの実施形態は、実施形態によるプロセスを実行するためにコンピュータシステム（又は他の電子デバイス）をプログラムするために使用され得る命令が記憶されているマシン可読媒体を含む、コンピュータプログラム製品又はソフトウェアとして提供されることができる。マシン読取可能媒体は、マシン（例えばコンピュータ）によって読取可能な形態で情報を記憶又は送信するための任意の機構を含む。例えば、マシン読取可能（例えばコンピュータ読取可能）媒体は、マシン（例えばコンピュータ）読取記憶媒体（例えばリードオンリーメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光学記憶媒体、フラッシュメモリディスク等）、マシン（例えばコンピュータ）可読転送媒体（電子的、光学的、音響的又は伝搬信号の他の形態（例えば整外線信号、デジタル信号等））等を含む。
図９は、コンピュータシステム９００の例示的形態のマシンの概略図を示し、その中で、本明細書に記載された方法のうちのいずれか１つ以上をマシンに実行させるための一組の命令が実行され得る。他の実施形態では、マシンは、ローカルエリアネットワーク（ＬＡＮ）、イントラネット、エクストラネット、又はインターネット内の他のマシンに接続され得る（例えば、ネットワーク化され得る）。このマシンは、クライアント−サーバネットワーク環境内のサーバ又はクライアントマシンの容量で動作する場合もあれば、ピアツーピア（又は分散）ネットワーク環境内のピアマシンとして動作する場合もある。このマシンは、パーソナルコンピュータ、タブレットＰＣ、セットトップボックス（ＳＴＢ）、パーソナルデジタルアシスタント（ＰＤＡ）、移動電話、ウェブ機器、サーバ、ネットワークルータ、スイッチ又はブリッジ、又はそのマシンがとるべき行動を指定する命令セット（時系列的又は他の方法）を実行することができる任意のマシンであってもよい。さらに、単一のマシンのみが示されているが、用語「マシン」は、本明細書に記載された方法のいずれか１つ以上を実行するための命令のセット（又は複数のセット）を個別に又は共同で実行する任意のマシン（例えば、コンピュータ）の集合も含むと解釈される。
例示的なコンピュータシステム９００は、バス９３０を介して互いに通信する、プロセッサ９０２、メインメモリ９０４（例えば、読み出し専用メモリ（ＲＯＭ）、フラッシュメモリ、同期ＤＲＡＭ（ＳＤＲＡＭ）又はＲａｍｂｕｓ ＤＲＡＭ（ＲＤＲＡＭ）等のダイナミックランダムアクセスメモリ）、スタティックメモリ９０６（例えば、フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）等）、及び二次メモリ９１８（例えばデータ記憶デバイス）を含む。
プロセッサ９０２は、マイクロプロセッサ、中央処理ユニット等の１つ以上の汎用処理デバイスを表す。より具体的には、プロセッサ９０２は、複雑な命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、他の命令セットを実装するプロセッサ、又は命令セットの組み合わせを実装するプロセッサであり得る。また、プロセッサ９０２は、アプリケーション指定集積回路、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサ等の１つ以上の特殊目的処理デバイスであることができる。プロセッサ９０２は、本明細書に記載される動作を実行するために、処理ロジック９２６を実行するように構成される。
コンピュータシステム９００は、ネットワークインタフェースデバイス９０８をさらに含むことができる。コンピュータシステム９００はまた、ビデオ表示ユニット９１０（例えば、液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイ（ＬＥＤ）、又は陰極線管（ＣＲＴ））、英数字入力デバイス９１２（例えば、キーボード）、カーソル制御デバイス９１４（例えば、マウス）、及び信号発生デバイス９１６（例えば、スピーカ）を含むことができる。
二次メモリ９１８は、マシンアクセス可能な記憶媒体（又は、より具体的には、コンピュータ読取可能記憶媒体）９３２を含むことができ、その上に、本明細書に記載される方法又は機能のうちの任意の１つ以上を実施する１つ以上の命令セット（例えば、ソフトウェア９２２）が記憶される。また、ソフトウェア９２２は、コンピュータシステム９００、メインメモリ９０４及びプロセッサ９０２によって実行される間に、完全に又は少なくとも部分的に、メインメモリ９０４内及び／又はプロセッサ９０２内に存在することができ、これらもまた、マシン読取可能記憶媒体を構成する。ソフトウェア９２２は、さらに、ネットワークインタフェースデバイス９０８を介してネットワーク９２０上で送受信されることができる。
マシンアクセス可能な記憶媒体９３２は、例示的な実施形態では単一の媒体であることが示されているが、用語「マシン可読記憶媒体」は、１つ以上の命令セットを記憶する単一の媒体又は複数の媒体（例えば、集中若しくは分散されたデータベース、及び／又は関連するキャッシュ及びサーバ）を含むと解釈されるべきである。「マシン可読記憶媒体」という用語はまた、マシンによる実行のための命令セットを記憶又は符号化することができ、かつ、マシンに１つ以上の実施形態のいずれかを実行させる媒体を含むと解釈されるべきである。したがって、「マシン可読記憶媒体」という用語は、固体メモリ及び光学並びに磁気媒体を含むがこれらに限定されないものと解釈されるべきである。
図１０は、１つ以上の実施形態を含むインターポーザ１０００を示す。インターポーザ１０００は、第１基板１００２を第２基板１００４にブリッジするために使用される介在基板である。第１基板１００２は、例えば、集積回路ダイであり得る。第２基板１００４は、例えば、メモリモジュール、コンピュータマザーボード、又は他の集積回路ダイであり得る。一般に、インターポーザ１０００の目的は、接続をより広いピッチに広げること、又は接続を異なる接続に再ルーティングすることである。例えば、インターポーザ１０００は、集積回路ダイを、ボールグリッドアレイ（ＢＧＡ）１００６に結合することができ、ボールグリッドアレイ（ＢＧＡ）１００６は、その後第２基板１００４に結合され得るる。いくつかの実施態様において、第１及び第２基板１００２、１００４は、インターポーザ１０００の対向する側に取り付けられる。他の実施形態では、第１及び第２基板１００２、１００４は、インターポーザ１０００の同じ側に取り付けられる。さらに他の実施形態では、３つ以上の基板は、インターポーザ１０００を介して相互接続される。
インターポーザ１０００は、エポキシ樹脂、ガラス繊維強化エポキシ樹脂、セラミック材料、又はポリイミド等のポリマー材料から形成され得る。さらなる実施例において、インターポーザは、シリコン、ゲルマニウム、及び他のＩＩＩ−Ｖ族及びＩＶ族材料等の半導体基板での使用のために、上述と同じ材料を含み得る、代替の、剛性又は可撓性材料から形成され得る。
インターポーザは、貫通シリコンビア１０１２を含むが、これに限定されない、金属相互接続部１００８及びビア１０１０を含む。インターポーザ１０００は、受動的及び能動的デバイスの両方を含む、埋め込みデバイス１０１４をさらに含み得る。かかるデバイスには、キャパシタ、デカップリングキャパシタ、抵抗、インダクタ、ヒューズ、ダイオード、トランス、センサ、及び静電放電（ＥＳＤ）デバイスが含まれるが、これらに限定されない。無線周波数（ＲＦ）デバイス、電力増幅器、電力管理デバイス、アンテナ、アレイ、センサ、及びＭＥＭＳデバイス等のより複雑なデバイスも、インターポーザ１０００上に形成されることができる。いくつかの実施形態によれば、本明細書に開示される装置又はプロセスは、インターポーザ１０００の製造に使用され得る。
パッケージデバイスにおいて改良されたデータ局所性を提供するための技術及びアーキテクチャは、本明細書に記載される。上述の説明では、説明の目的で、特定の実施形態の完全な理解を提供するために、多数の特定の詳細が記載される。しかしながら、特定の実施形態が、これらの特定の詳細なしに実施され得ることは、当業者には明らかであろう。他の例では、構造及び装置は、説明を不明瞭にすることを避けるために、ブロック図の形式で示されている。
明細書中の「一実施形態」又は「実施形態」への言及は、本発明の少なくとも一実施形態には、当該実施形態に関連して記載された特定の特徴、構造、又は特徴が含まれていることを意味する。「一実施形態において」という文言の明細書中の様々な箇所における出現は、必ずしも同一の実施形態を参照するものではない。
本明細書における詳細な説明のいくつかの部分は、コンピュータメモリ内のデータビットに対する動作のアルゴリズムおよび記号表現に関して提示されている。これらのアルゴリズム的記述及び表現は、コンピュータ技術の当業者が、その研究の内容を当業者に最も効果的に伝達するために使用する手段である。アルゴリズムは、本明細書において、かつ一般的に、所望の結果につながる首尾一貫した一連のステップと考えられている。ステップとは、物理量の物理的マニピュレーションを必要とするステップである。必ずしもというわけではないが、通常、これらの量は、格納され、転送され、組み合わされ、比較され、また他の方法でマニピュレートされることができる、電気的又は磁気的信号の形を取る。主に一般的な使用の理由から、これらの信号をビット，値，要素，シンボル，キャラクタ，ターム，数字等と呼べば、時として利便性が高いことが知られている
しかしながら、これらの全てと類似する語句は適当な物理量に関連づけられるべきであり、主にこれら量を適用する便利なラベルであると心にとどめるべきである。本明細書の説明から明らかなように、特に明記されていない限り、説明を通して、ことが理解される。「処理する（processing）」又は「演算する（computing）」又は「計算する（calculating）」又は「特定する（determining）」又は「表示する（displaying）」等の用語を使用する議論は、コンピュータシステムのレジスタ及びメモリ内で物理的（電子的）量として表されたデータをマニピュレートし、コンピュータシステムメモリ又はレジスタ又は他のかかる情報記憶、変換又は表示デバイス内で、同様に物理量として表された他のデータに変換する、コンピュータシステム又は類似の電子的演算デバイスの処理及び動作を参照する。
また、特定の実施形態は、本明細書の動作を実施するための装置に関する。この装置は、必要とされる目的に対して特別に構成され得るか、又はコンピュータに格納されたコンピュータプログラムによって選択的に作動させられるか、又は再構成される汎用コンピュータを備え得る。かかるコンピュータプログラムは、フロッピーディスク、光ディスク、ＣＤ−ＲＯＭ、磁気光ディスクを含む任意のタイプのディスク、読出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ等のランダムアクセスメモリ（ＲＡＭ）、磁気若しくは光学カード、又は、電子的命令を格納するのに適した任意のタイプのメディア等の、しかしこれらに限定されない、コンピュータ読み取り可能記憶媒体に記憶され、コンピュータシステムバスに結合されるが、これらに限定されない。
本明細書に提示されるアルゴリズム及び表示は本来的に、何らかの特定のコンピュータ又は他の装置と関連するものではない。様々な汎用システムが、本明細書における教示にしたがったプログラムと共に使用され得るか、又は、必要とされる方法ステップを実行するために、さらに専用化された装置を構成することが便利であることが判明し得る。種々のこれらのシステムに必要な構造は、本明細書の説明から明らかになる。さらに、特定の実施形態は、特定のプログラミング言語を参照して記載されていない。様々なプログラミング言語が、本明細書に記載されたような実施形態の教示を実施するために使用され得ることが理解されるであろう。
本明細書に記載されているものに加えて、開示された実施形態及びその実施形態に対して、それらの範囲から逸脱することなく、種々の変更を行うことができる。したがって、本明細書における説明及び実施例は、限定的な意味ではなく、例示的な意味で解釈されるべきである。本発明の範囲は、以下の特許請求の範囲を参照することによってのみ評価されるべきである。

Claims (25)

  1. プロセッサコアを有するホストチップと、
    チップレットの第１面における第１ハードウェアインタフェースを介して前記プロセッサコアと通信するように結合されたメモリを有するチップレットと、
    前記チップレットの第２面における導電性コンタクトを有する第２ハードウェアインタフェースであって、前記第２面は、前記第１面の反対側にあり、前記第１ハードウェアインタフェースの第１最小金属化フィーチャピッチは、前記第２ハードウェアインタフェースの第２最小金属化フィーチャピッチよりも小さく、前記チップレットは、前記ホストチップの第１表面領域にオーバーラップし、前記ホストチップの第２表面領域は、前記チップレット及び前記第２ハードウェアインタフェースのうちの前記第２ハードウェアインタフェースのみによってオーバーラップされている、第２ハードウェアインタフェースと、
    を有するパッケージデバイス。
  2. 前記ホストチップの第１デバイス層は、前記プロセッサコアを有し、
    前記チップレットの第２デバイス層は、メモリを有し、
    前記第１デバイス層又は前記第２デバイス層のうちのいずれかは、前記チップレットを少なくとも部分的に介して前記第２ハードウェアインタフェースまで延在する相互接続を介して電力を受け取るように結合されている、
    請求項１記載のパッケージデバイス。
  3. 前記相互接続は、前記第１ハードウェアインタフェースまで延在する、
    請求項２記載のパッケージデバイス。
  4. 前記ホストチップの第１デバイス層は、前記プロセッサコアを含むスイッチネットワークを有し、
    前記スイッチネットワークの複数のノードは、複数の行及び複数の列を有するアレイ構造において相互に結合されており、
    前記メモリは、前記複数の行のうちの１つ又は前記複数の列のうちの１つのそれぞれの端部を介して、前記スイッチネットワークに結合されているデバイス層の任意のＰＨＹ回路から独立して、前記プロセッサコアと通信するように結合されている、
    請求項１記載のパッケージデバイス。
  5. 前記ホストチップの第１デバイス層は、前記プロセッサコア、及び、前記プロセッサコアと前記メモリとの間に接続されるメモリコントローラ回路を含み、
    前記メモリコントローラ回路は、前記プロセッサコアに前記メモリへのアクセスを提供する、
    請求項１記載のパッケージデバイス。
  6. 前記メモリは、スタティックランダムアクセスメモリまたはダイナミックランダムアクセスメモリのうちの１つを有する、
    請求項１記載のパッケージデバイス。
  7. 前記メモリは、不揮発性メモリを有する、
    請求項１記載のパッケージデバイス。
  8. 前記プロセッサコアは、前記メモリにデータをキャッシュするために結合されている、
    請求項１記載のパッケージデバイス。
  9. 前記プロセッサコアは、前記メモリのラストレベルキャッシュにアクセスするために結合される、
    請求項８記載のパッケージデバイス。
  10. 前記プロセッサコアは第１プロセッサコアであり、
    前記ホストチップは第２プロセッサコアをさらに有し、
    前記メモリは、第１メモリバンク及び第２メモリバンクを有し、
    前記チップレットは、さらに、前記第１プロセッサコアと前記第１メモリバンクとの間に結合された第１入出力回路（ＩＯ回路）、及び前記第２プロセッサコアと前記第２メモリバンクとの間に結合された第２ＩＯ回路、を有し、
    前記第１メモリバンクと前記第１プロセッサコアとの間に第１キャッシュコントローラが結合されており、前記第２メモリバンクと前記第２プロセッサコアとの間に第２キャッシュコントローラが結合されている、
    請求項１記載のパッケージデバイス。
  11. 前記チップレットは、前記第１キャッシュコントローラ及び前記第２キャッシュコントローラを含む、
    請求項１０記載のパッケージデバイス。
  12. プロセッサコアを有するホストチップを形成するステップと、
    メモリアレイを有するチップレットを形成するステップと、
    前記ホストチップを前記チップレットに結合するステップであって、前記チップレットの第１面において第１ハードウェアインタフェースを介して前記プロセッサコアに前記メモリアレイを結合するステップを含む、ステップと、
    前記チップレットの第２面において導電性コンタクトを有する第２ハードウェアインタフェースを形成するステップと、
    を含む方法であって、
    前記第２面は前記第１面の反対側にあり、
    前記第１ハードウェアインタフェースの第１最小金属化フィーチャピッチは、前記第２ハードウェアインタフェースの第２最小金属化フィーチャピッチよりも小さく、
    前記チップレットは前記ホストチップの第１表面領域にオーバーラップし、
    前記ホストチップの第２表面領域は、前記チップレット及び前記第２ハードウェアインタフェースのうち、前記第２ハードウェアインタフェースのみによってオーバーラップされている、
    方法。
  13. 前記ホストチップの第１デバイス層は、前記プロセッサコアを有し、
    前記チップレットの第２デバイス層は、メモリを有し、
    前記第１デバイス層又は前記第２デバイス層のうちのいずれかは、前記チップレットを少なくとも部分的に介して前記第２ハードウェアインタフェースまで延在する相互接続を介して電力を受け取るように結合されている、
    請求項１２記載の方法。
  14. 前記ホストチップの第１デバイス層は、
    前記プロセッサコアを含むスイッチネットワークを有し、
    前記スイッチネットワークの複数のノードは、複数の行及び複数の列を有するアレイ構造において相互に結合されており、
    前記複数の行のうちの１つ又は前記複数の列のうちの１つのそれぞれの端部を介して前記スイッチネットワークに結合されているデバイス層の任意のＰＨＹ回路から独立して、前記プロセッサコアと通信するように、メモリが結合されている、
    請求項１２記載の方法。
  15. 前記ホストチップの第１デバイス層は、前記プロセッサコア、及び、前記プロセッサコアとメモリとの間に接続されるメモリコントローラ回路を含み、
    前記メモリコントローラ回路は、前記プロセッサコアに前記メモリへのアクセスを提供する、
    請求項１２記載の方法。
  16. 前記プロセッサコアは、メモリにデータをキャッシュするために結合されている、
    請求項１２記載の方法。
  17. 前記プロセッサコアは第１プロセッサコアであり、
    前記ホストチップは第２プロセッサコアをさらに有し、
    メモリは、第１メモリバンク及び第２メモリバンクを有し、
    前記チップレットを形成するステップは、さらに、前記第１プロセッサコアと前記第１メモリバンクとの間に結合された第１入出力回路（ＩＯ回路）及び前記第２プロセッサコアと前記第２メモリバンクとの間に結合された第２ＩＯ回路を形成するステップを含み、
    前記第１メモリバンクと前記第１プロセッサコアとの間に第１キャッシュコントローラが結合されており、前記第２メモリバンクと前記第２プロセッサコアとの間に第２キャッシュコントローラが結合されている、
    請求項１２記載の方法。
  18. パッケージデバイスを備えるシステムであって、前記パッケージデバイスは、
    プロセッサコアを有するホストチップと、
    チップレットの第１面における第１ハードウェアインタフェースを介して前記プロセッサコアと通信するように結合されたメモリを有するチップレットと、
    前記チップレットの第２面における導電性コンタクトを有する第２ハードウェアインタフェースであって、前記第２面は前記第１面の反対側にあり、前記第１ハードウェアインタフェースの第１最小金属化フィーチャピッチは、前記第２ハードウェアインタフェースの第２最小金属化フィーチャピッチよりも小さく、前記チップレットは前記ホストチップの第１表面領域にオーバーラップし、前記ホストチップの第２表面領域は、前記チップレット及び前記第２ハードウェアインタフェースのうち、前記第２ハードウェアインタフェースのみによってオーバーラップされている、第２ハードウェアインタフェースと、を有する第２ハードウェアインタフェースと、
    を有し、
    前記システムはさらに、前記パッケージデバイスに結合されたディスプレイデバイスであって、前記ディスプレイデバイスは、前記プロセッサコアと前記メモリとの間の信号に基づいて画像を表示する、ディスプレイデバイスを備える、
    システム。
  19. 前記ホストチップの第１デバイス層は、前記プロセッサコアを有し、
    前記チップレットの第２デバイス層は、メモリを有し、
    前記第１デバイス層又は前記第２デバイス層のうちのいずれかは、前記チップレットを少なくとも部分的に介して前記第２ハードウェアインタフェースまで延在する相互接続を介して電力を受け取るように結合されている、
    請求項１８記載のシステム。
  20. 前記相互接続は、前記第１ハードウェアインタフェースまで延在する、
    請求項１９記載のシステム。
  21. 前記ホストチップの第１デバイス層は、前記プロセッサコアを含むスイッチネットワークを有し、
    前記スイッチネットワークの複数のノードは、複数の行及び複数の列を有するアレイ構造において相互に結合されており、
    前記メモリは、前記複数の行のうちの１つ又は前記複数の列のうちの１つのそれぞれの端部を介して前記スイッチネットワークに結合されているデバイス層の任意のＰＨＹ回路から独立して、前記プロセッサコアと通信するように結合されている、
    請求項１９記載のシステム。
  22. 前記ホストチップの第１デバイス層は、前記プロセッサコア、及び、前記プロセッサコアと前記メモリとの間に接続されるメモリコントローラ回路を含み、
    前記メモリコントローラ回路は、前記プロセッサコアに前記メモリへのアクセスを提供する、
    請求項１８記載のシステム。
  23. 前記メモリは、スタティックランダムアクセスメモリまたはダイナミックランダムアクセスメモリのうちの１つを有する、
    請求項１８記載のシステム。
  24. 前記プロセッサコアは第１プロセッサコアであり、
    前記ホストチップは第２プロセッサコアをさらに有し、
    前記メモリは、第１メモリバンク及び第２メモリバンクを有し、
    前記チップレットは、さらに、前記第１プロセッサコアと前記第１メモリバンクとの間に結合された第１入出力回路（ＩＯ回路）及び前記第２プロセッサコアと前記第２メモリバンクとの間に結合された第２ＩＯ回路、を有し、
    前記第１メモリバンクと前記第１プロセッサコアとの間に第１キャッシュコントローラが結合されており、前記第２メモリバンクと前記第２プロセッサコアとの間に第２キャッシュコントローラが結合されている、
    請求項１８記載のシステム。
  25. 前記チップレットは、前記第１キャッシュコントローラ及び前記第２キャッシュコントローラを含む、
    請求項２４記載のシステム。
JP2020108363A 2019-09-27 2020-06-24 メモリリソースを有するチップレットを備えたパッケージデバイス Pending JP2021057570A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/586,167 US10998302B2 (en) 2019-09-27 2019-09-27 Packaged device with a chiplet comprising memory resources
US16/586,167 2019-09-27

Publications (1)

Publication Number Publication Date
JP2021057570A true JP2021057570A (ja) 2021-04-08

Family

ID=74873193

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020108363A Pending JP2021057570A (ja) 2019-09-27 2020-06-24 メモリリソースを有するチップレットを備えたパッケージデバイス

Country Status (7)

Country Link
US (1) US10998302B2 (ja)
JP (1) JP2021057570A (ja)
KR (1) KR20210037531A (ja)
CN (1) CN112582390A (ja)
DE (1) DE102020121319A1 (ja)
SG (1) SG10202007838PA (ja)
TW (1) TWI839537B (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230413586A1 (en) * 2020-01-20 2023-12-21 Monolithic 3D Inc. 3d semiconductor devices and structures with electronic circuit units
US11488935B1 (en) * 2021-05-07 2022-11-01 Applied Materials, Inc. Scalable network-on-package for connecting chiplet-based designs
US20230095914A1 (en) * 2021-09-24 2023-03-30 Intel Corporation Test and debug support with hbi chiplet architecture
TWI792796B (zh) * 2021-12-22 2023-02-11 凌陽科技股份有限公司 小晶片系統及其定位方法
CN115617739B (zh) * 2022-09-27 2024-02-23 南京信息工程大学 一种基于Chiplet架构的芯片及控制方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5593053B2 (ja) * 2009-10-09 2014-09-17 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US20110175218A1 (en) * 2010-01-18 2011-07-21 Shiann-Ming Liou Package assembly having a semiconductor substrate
US9418967B2 (en) * 2012-10-15 2016-08-16 Ps4 Luxco S.A.R.L. Semiconductor device
KR101401708B1 (ko) * 2012-11-15 2014-05-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9324698B2 (en) * 2013-08-13 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip structure and method of forming same
US9368479B2 (en) * 2014-03-07 2016-06-14 Invensas Corporation Thermal vias disposed in a substrate proximate to a well thereof
KR102254104B1 (ko) * 2014-09-29 2021-05-20 삼성전자주식회사 반도체 패키지
US9570399B2 (en) * 2014-12-23 2017-02-14 Mediatek Inc. Semiconductor package assembly with through silicon via interconnect
JP2016174101A (ja) * 2015-03-17 2016-09-29 株式会社東芝 半導体装置およびその製造方法
KR102649471B1 (ko) * 2016-09-05 2024-03-21 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
US10347598B2 (en) * 2017-05-19 2019-07-09 Samsung Electro-Mechanics Co., Ltd. Composite antenna substrate and semiconductor package module
JP2019054181A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体パッケージ
US10510650B2 (en) * 2018-02-02 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device packaging structure having through interposer vias and through substrate vias
US10910344B2 (en) 2018-06-22 2021-02-02 Xcelsis Corporation Systems and methods for releveled bump planes for chiplets

Also Published As

Publication number Publication date
DE102020121319A1 (de) 2021-04-01
US10998302B2 (en) 2021-05-04
SG10202007838PA (en) 2021-04-29
TW202114063A (zh) 2021-04-01
TWI839537B (zh) 2024-04-21
KR20210037531A (ko) 2021-04-06
US20210098440A1 (en) 2021-04-01
CN112582390A (zh) 2021-03-30

Similar Documents

Publication Publication Date Title
JP2021057570A (ja) メモリリソースを有するチップレットを備えたパッケージデバイス
US11468935B2 (en) Memory system having combined high density, low bandwidth and low density, high bandwidth memories
US10269394B2 (en) Memory package, memory module including the same, and operation method of memory package
CN107039059B (zh) 存储器封装，包括其的存储器模块及存储器封装操作方法
US11507527B2 (en) Active bridge chiplet with integrated cache
US20200098724A1 (en) Semiconductor package or structure with dual-sided interposers and memory
JP7516428B2 (ja) 高帯域クロスリンクを使用したｇｐｕチップレット
KR102656189B1 (ko) 직렬로 연결되는 스토리지 장치들 중 직접 연결되지 않은 스토리지 장치를 제어하도록 구성되는 전자 장치, 그것에 포함되는 스토리지 장치, 그것을 포함하는 컴퓨팅 시스템, 및 스토리지 장치의 컨트롤러의 동작 방법
US11749663B2 (en) Device, method and system for providing a stacked arrangement of integrated circuit dies
JP5412662B2 (ja) 低容量貫通電極を持つ３次元積層構造体コンピュータシステム
US11134030B2 (en) Device, system and method for coupling a network-on-chip with PHY circuitry
US20230317561A1 (en) Scalable architecture for multi-die semiconductor packages
US20230315334A1 (en) Providing fine grain access to package memory
US20230207428A1 (en) Integrated circuit die for efficient incorporation in a die stack
US20230418604A1 (en) Reconfigurable vector processing in a memory
US20230318825A1 (en) Separately storing encryption keys and encrypted data in a hybrid memory
Stern et al. 3D system architectures

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230621

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240625

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240628

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240924

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20241008