JP2015069658A - メモリ - Google Patents

Abstract

【課題】内部で通信を行うメモリの構造を簡略化する。【解決手段】制御レイヤー１４とメモリレイヤー１６とを有している。１層の制御レイヤー１４上に、複数層のメモリレイヤー１６が積層されている。複数のメモリレイヤー１６は、制御レイヤー１４から見て、同じ側に配置されている。制御レイヤー１４は、制御ブロック２０と、複数の通信ブロック２６とを有している。制御ブロック２０は、内部にメモリコントローラ２２を備えており、メモリ１２内の通信を制御する。すなわち、制御ブロック２０は制御部の一例である。また、制御ブロック２０は、外部のメモリやプロセッサ等の外部装置と配線２４によって電気的に接続されている。メモリレイヤー１６は、複数のメモリブロック２８を有している。【選択図】図１

Description

本願の開示する技術はメモリに関する。

磁性薄膜の面内に回転磁場を印加し、軟磁性パタンを面内磁場の回転に伴って順次磁化して、円筒磁区を転送路に沿って転送させる方法がある（例えば特許文献１参照）。

特開昭５５−８０８８２号公報

メモリの内部で通信を行うために、たとえば、ワイヤーボンディングや貫通ビア等を用いた構造では、メモリの構造が複雑になる。

本願の開示技術は、内部で通信を行うメモリの構造を簡略化することが目的である。

本願の開示する技術によれば、制御レイヤーが、第１無線通信部及び制御部を備え、制御レイヤーに積層されるメモリレイヤーが、第１無線通信部と無線通信を行う第２無線通信部と、情報を記憶する第１記憶部と、を備えている。

本願の開示する技術によれば、内部で通信を行うメモリの構造を簡略化できる。

第１実施形態のメモリの積層構造を示す図である。 第１実施形態の通信ブロックの構造を示す平面図である。 第１実施形態のメモリブロックの構造を示す平面図である。 第１実施形態のメモリの任意の３層の一部を積層方向に見た平面図である。 第１実施形態のメモリの任意の３層の一部を示す斜視図である。 第１実施形態のメモリにおけるブロック間の通信の状態を示す図である。 第１実施形態のメモリにおけるブロック間の通信の状態を示す図である。 第１実施形態のメモリにおけるレイヤー間の通信の状態を示す図である。

第１実施形態について、図面に基づいて詳細に説明する。

図１には、第１実施形態のメモリ１２が示されている。本実施形態のメモリ１２は、制御レイヤー１４とメモリレイヤー１６とを有している。図示の例では、１層の制御レイヤー１４上に、複数層のメモリレイヤー１６が積層されている。

以下、単に制御レイヤー１４とメモリレイヤー１６とをまとめて単に「レイヤー１８」ということがある。また、単に「積層方向」というときは、メモリレイヤー１６の積層方向を言い、矢印Ｐ１で示す。また、「平面視」というときは、レイヤー（制御レイヤー１４及びメモリレイヤー１６）積層方向に見ることをいう。

なお、ここでいう「積層」には、各レイヤーが密着している構造の他に、各レイヤーの間に他の部材が介在されている構造でもよい。たとえば、各レイヤーの間に、所定の間隔を保つスペーサや、各レイヤーを接着させる接着剤が介在されていてもよい。

本実施形態では、複数のメモリレイヤー１６は、制御レイヤー１４から見て、同じ側（図１の示す例では上側）に配置されている。

また、図１では、制御レイヤー１４とメモリレイヤー１６とが幅方向（矢印Ｗ１方向）に同じ長さである。そして、制御レイヤー１４とメモリレイヤー１６とは、奥行き方向（積層方向及び幅方向に直交する方向）にも同じ長さである。このように、制御レイヤー１４とメモリレイヤー１６とを同じ幅及び奥行きとすることで、積層方向におけるメモリ１２の投影面積内で、制御レイヤー１４及びメモリレイヤー１６を最大化できる。

制御レイヤー１４は、制御ブロック２０と、複数の通信ブロック２６とを有している。制御ブロック２０は、内部にメモリコントローラ２２を備えており、メモリ１２内の通信を制御する。すなわち、制御ブロック２０は制御部の一例である。また、制御ブロック２０は、外部のメモリやプロセッサ等の外部装置と配線２４によって電気的に接続されている。

メモリレイヤー１６は、複数のメモリブロック２８を有している。以下では、通信ブロック２６とメモリブロック２８とをまとめて、適宜ブロック３０ということがある。

図２及び図３に示すように、ブロック３０は、平面視で（積層方向に見て）多角形状に形成されている。図２及び図３の例では、ブロック３０はいずれも、平面視で見て、一辺の長さがＳ１の正六角形の同一形状に形成されている。

ブロック３０は、信号処理回路３２、記憶領域３４、電流方向制御回路３６及びアンテナ３８を有している。以下において、通信ブロック２６の信号処理回路３２、記憶領域３４、電流方向制御回路３６及びアンテナ３８には符号にＡを、メモリブロック２８の信号処理回路３２、記憶領域３４、電流方向制御回路３６及びアンテナ３８には符号にＢを付して適宜区別する。通信ブロック２６の電流方向制御回路３６Ａとアンテナ３８Ａとは、第１無線通信部の一例である。メモリブロック２８の電流方向制御回路３６Ｂとアンテナ３８Ｂとは、第２無線通信部の一例である。メモリブロック２８の記憶領域３４Ｂは、第１記憶部の一例である。制御ブロック２０の記憶領域３４Ａは、第２記憶部の一例である。

記憶領域３４は平面視で通信ブロック２６の中央に位置している。記憶領域３４は、情報が記憶される領域である。

信号処理回路３２は、ブロック３０内において、平面視で記憶領域３４を囲んで配置されている。特に、通信ブロック２６の信号処理回路３２Ａは、制御ブロック２０と配線４０によって電気的に接続されており、メモリコントローラ２２と信号の授受を行う。

ブロック３０の電流方向制御回路３６及びアンテナ３８は、ブロック３０内に複数備えられている。図２及び図３に示した例では、電流方向制御回路３６及びアンテナ３８は、平面視で、信号処理回路３２の周囲において、ブロック３０の各辺と一対一で対応して配置されている。特に、複数のアンテナ３８のそれぞれは、ブロック３０の各辺３０Ａ〜３０Ｆに沿って配置されている。

信号処理回路３２は、電流方向制御回路３６及び記憶領域３４と配線４２によって電気的に接続されており、電流方向制御回路３６及び記憶領域３４との間で信号の授受を行うと共に、電流方向制御回路３６を制御する。たとえば、ブロック３０間で信号の授受を行う場合は、信号処理回路３２が、ブロック３０内の特定の電流方向制御回路３６を駆動する。また、情報を記憶する場合は、信号処理回路３２から記憶領域３４へ信号が送られ、記憶領域３４に記憶される。

電流方向制御回路３６は、アンテナ３８と配線４４（図１参照）によって電気的に接続されており、信号処理回路３２からの制御ビットに応じて、アンテナ３８に特定の方向の電流を生じさせる。この電流の方向は、具体的には、図６Ａ及び図６Ｂに示す矢印Ｆ１方向又は矢印Ｆ２方向である。

これにより、通信ブロック２６のアンテナ３８Ａと、メモリブロック２８のアンテナ３８Ｂとが無線で通信できる。また、メモリブロックのアンテナ３８Ｂと、他のメモリブロック２８のアンテナ３８Ｂとも、無線で通信できる。必要に応じて、電流方向制御回路３６は、アンテナ３８に流す電流値を調整できるようになっていてもよい。

なお、通信ブロック２６には記憶領域３４Ａがなく、メモリ１２内の情報の記憶を、メモリブロック２８の記憶領域３４Ｂで担う構造であってもよい。

ブロック３０を製造する場合は、たとえば、シリコンダイ上に信号処理回路３２、記憶領域３４、電流方向制御回路３６及びアンテナ３８を形成した後、それぞれ通信ブロック２６あるいはメモリブロック２８としてスライスする。このとき、各辺に沿ってアンテナ３８及び電流方向制御回路３６が位置する形状（たとえば上記の六角形状）にスライスすればよい。

図４及び図５には、メモリ１２内を積層方向に見た構造として、３層分のレイヤー１８が示されている。図４及び図５では、これら３層を、便宜上、第１層Ｌ１、第２層Ｌ２及び第３層Ｌ３として区別する。実際には、メモリレイヤー１６がＮ層（Ｎは自然数）である場合、これに制御レイヤー１４が１層である場合は、この１層を加えて、メモリ１２の全体でＮ＋１層になる。特に本実施形態では、メモリレイヤー１６は２層以上である。図４及び図５は、このようにＮ＋１層のレイヤーを有するメモリ１２から、隣接する任意の３層分のレイヤーを示した図である。図４及び図５において、たとえば、第１層Ｌ１が制御レイヤー１４であり、第２層Ｌ２及び第３層Ｌ３がメモリレイヤー１６であってもよいし、第１層Ｌ１〜第３層Ｌ３のすべてがメモリレイヤー１６であってもよい。なお、制御レイヤー１４は１層に限定されるものではない。また、メモリレイヤー１６は１層でもよい。

各層のブロック３０は、積層方向を法線とする平面に沿って二次元的に配置されている。図４に示した例では、複数のブロック３０は、積層方向と直交する特定の方向（たとえば矢印Ｗ１方向）に一定の間隔Ｄ２をあけて、列状に並べて配置されている。間隔Ｄ２は、ブロック３０の１辺の長さＳ１（図２及び図３参照）と等しい。以下、ブロック３０の並びを、ブロック列３０Ｌと言う。

ブロック列３０Ｌは、矢印Ｗ１と直交する矢印Ｄ１方向に配置されている。図４において、矢印Ｄ１方向に見たとき、次列のブロック列３０Ｌのブロック３０は、前列のブロック列３０Ｌのブロック３０の間に位置している。

そして、積層方向に見たとき、それぞれのブロック３０どうしの間に隙間が生じないように、各レイヤーが積層されている。それぞれのブロック３０は、積層方向で見て互いに重なる辺を有している。たとえば、第１層Ｌ１のブロック３０の辺３０Ｆと、第２層Ｌ２のブロック３０の辺３０Ｃは、積層方向に見ると重なっている。第１層Ｌ１のブロック３０の辺３０Ｂと、第２層Ｌ２のブロック３０の辺３０Ｅも、積層方向に見ると重なっている。さらに、第２層のブロック３０の辺３０Ｂと、第３層のブロック３０の辺３０Ｅも、積層方向で見ると重なっている。第２層のブロック３０の辺３０Ｆと、第３層のブロック３０の辺３０Ｃも、積層方向で見ると重なっている。加えて、第１層のブロック３０の辺３０Ａと、第３層のブロック３０の辺３０Ｄも、積層方向で見ると重なっている。

次に、本実施形態の作用を説明する。

本実施形態では、制御レイヤー１４の通信ブロック２６がアンテナ３８を有しており、メモリレイヤー１６のメモリブロック２８もアンテナ３８を有している。したがって、図７に矢印Ｃ１、Ｃ２で示すように、通信ブロック２６とメモリブロック２８の間の通信が無線で行われる。また、図７に矢印Ｃ３、Ｃ４で示すように、メモリブロック２８相互の通信も無線で行われる。メモリ１２内に、これらの通信を行うためのワイヤーボンディングや貫通ビア等を有さない（あるいは少なくした）構造とすることが可能であり、これにより、メモリ１２の構造を簡略化できる。

なお、たとえば、通信ブロック２６とメモリブロック２８との通信を無線化し、メモリブロック２８相互の通信は有線で行う構造であっても、メモリ内のすべての通信を有線で行う構造と比較すると、構造の簡素化を図ることができる。同様に、メモリブロック２８相互の通信を無線化し、通信ブロック２６とメモリブロック２８との通信を有線で行う構造であっても、メモリ内のすべての通信を有線で行う構造と比較すると、構造の簡素化を図ることができる。本実施形態では、通信ブロック２６とメモリブロック２８の間の通信と、およびメモリブロック２８相互の通信の双方を無線化しているので、メモリ１２の構造をより簡素化できる。

特に、本実施形態のメモリ１２では、図７から分かるように、ブロック３０間の無線通信は、積層方向に沿った方向だけでなく、斜め方向に行うことも可能である。

本実施形態では、メモリ１２内の信号の送受信の制御は、制御ブロック２０のメモリコントローラ２２で行い、メモリ１２と外部装置との信号の送受信は配線２４で行う。このように、メモリ１２内の信号の送受信の制御をメモリ１２で完結させることで、メモリ１２内での信号の送受信を高速化できる。たとえば、外部機器（プロセッサ等）の高速化に対応し、メモリ１２内の信号の送受信も追従させることができる。

メモリレイヤー１６は１層のみであってもよいが、本実施形態では、メモリレイヤー１６は複数備えられているので、より多くの情報を記憶できる。

複数のメモリレイヤー１６を備えた構造では、たとえば、制御レイヤー１４の両側にそれぞれメモリレイヤー１６が位置していてもよい。本実施形態では、複数のメモリレイヤー１６が制御レイヤー１４から見て同じ側に配置されており、同じ側のメモリレイヤー１６での無線通信では、無線通信を行うメモリレイヤー１６の間に制御レイヤー１４が無い。そして、制御レイヤー１４が無い分だけ、メモリレイヤー１６間の距離が短くなるので、効率的な通信が可能である。

本実施形態では、図４から分かるように、複数のブロック３０は、積層方向で見て互いに重なる辺を有している。そして、アンテナ３８は、それぞれのブロック３０の辺に沿って配置されている。したがって、ブロック３０が積層方向で見て重なる辺を有していない構造や、アンテナ３８がブロック３０の各辺に沿っていない構造と比較して、アンテナ３８どうしを平行に、且つ近接して配置できる。アンテナ３８を平行に且つ近接して配置することで、無線通信時に発生される電波の減衰を抑制し、効率的に無線通信を行うことが可能である。

そして、本実施形態では、ブロック３０間で無線通信を行っているため、通信方向の制約が有線通信と比較して少ない。本実施形態は、有線通信よりも多方向の通信を行うことで、メモリブロック２８の冗長化を図ることができ、メモリ１２及びメモリ１２を搭載する機器の信頼性を向上させることができる。

本実施形態の無線通信の方式は限定されないが、誘導結合を用いることが可能である。表１には、ブロック３０において、信号処理回路３２から、電流方向制御回路３６へ送られる制御ビットと、アンテナ３８の電流方向の関係が示されている。

電流方向制御回路３６は、信号処理回路３２からの制御ビットに応じて、アンテナ３８の電流方向を制御している。たとえば、表１の場合、制御ビットが０の場合には図６Ａ及び図６Ｂに示す矢印Ｆ１方向、制御ビットが１の場合は矢印Ｆ２方向に設定される。要するに、制御ビットに応じて、アンテナ３８の電流方向が逆である。

そして、たとえば、図６Ａ及び図６Ｂに示すように、通信を行う２つのアンテナ３８に電流が流れると、アンテナ３８の回りを、電流の方向に対応した向きで回転する磁界（磁場）Ｈ１が生じる。平行な２つのアンテナにおいて、逆方向の電流が流れると（図６Ａ参照）、これらの電流で生じる磁界（磁場）は、２本のアンテナ３８の間の位置Ｅ１で強め合う。これに対し、２つのアンテナ３８に同方向の電流が流れると（図６Ｂ参照）、これらの電流で生じる磁界（磁場）は、２つのアンテナ３８の間の位置Ｅ１で弱めあう。この性質を用いて、２つのアンテナ３８間で、信号を送受信することが可能である。無線通信の方式として誘導結合を用いることで、省電力化を図ることができる。

特に、上記したようにアンテナ３８を相互に近接して配置しているので、誘導結合を用いた無線通信に有利である。

また、図４から分かるように、本実施形態では、制御ブロック２０及びメモリブロック２８が、積層方向に見て同位置の多角形状（図示の例では正六角形状）に形成されている。メモリ１２の全体では、積層方向に見て隙間が生じず、高密度で制御ブロック２０及びメモリブロック２８を配置することが可能である。

なお、このように積層方向でブロック３０間に隙間を生じさせない形状としては、上記の六角形状に限定されず、正方形状、長方形状、菱形、台形、三角形等でもよい。六角形のブロック３０では、四角形や三角形と比較して辺の数が多いので、辺に沿って配置するアンテナの数も多くできる。さらに、制御レイヤー１４が、通信ブロックを有することなく、信号処理回路３２Ａ、電流方向制御回路３６Ａ及びアンテナ３８Ａを備えた構造でもよい。同様に、メモリレイヤー１６が、上記した形状のメモリブロックを有数することなく、信号処理回路３２Ｂ、記憶領域３４Ｂ、電流方向制御回路３６Ｂ及びアンテナ３８Ｂを備えた構造であってもよい。

以上、本願の開示する技術の実施形態について説明したが、本願の開示する技術は、上記に限定されるものでなく、上記以外にも、その主旨を逸脱しない範囲内において種々変形して実施可能であることは勿論である。

本明細書は、以上の実施形態に関し、さらに以下の付記を開示する。

（付記１）
無線通信を行う第１無線通信部と、前記無線通信を制御する制御部と、を備える制御レイヤーと、
前記第１無線通信部と前記無線通信を行う第２無線通信部と、情報を記憶する第１記憶部と、を備え、前記制御レイヤーに積層されるメモリレイヤーと、
を有するメモリ。
（付記２）
前記制御レイヤーが、情報を記憶する第２記憶部を有している付記１に記載のメモリ。
（付記３）
前記メモリレイヤーが複数備えられている付記１又は付記２に記載のメモリ。
（付記４）
複数の前記メモリレイヤーが前記制御レイヤーから見て同じ側に配置されている付記３に記載のメモリ。
（付記５）
前記配置された複数の前記メモリレイヤー及び前記制御レイヤーが、積層方向で見て重なる辺を有している付記４に記載のメモリ。
（付記６）
前記第１無線通信部及び前記第２無線通信部が、前記重なる辺に沿って配置されている付記５に記載のメモリ。
（付記７）
前記制御レイヤー及び前記メモリレイヤーが前記積層方向で見て同一の多角形状である制御ブロック及びメモリブロックを有している付記４〜付記６のいずれか１つに記載のメモリ）。
（付記８）
前記第１無線通信部と前記第２無線通信部の間の無線通信、及び、前記第２無線通信部相互の前記無線通信を誘導結合で行う付記１〜付記７のいずれか１つに記載のメモリ。

１２ メモリ
１４ 制御レイヤー
１６ メモリレイヤー
１８ レイヤー
２０ 制御ブロック
２２ メモリコントローラ
２６ 通信ブロック
２８ メモリブロック
３０ ブロック
３２ 信号処理回路
３４ 記憶領域
３６ 電流方向制御回路
３８ アンテナ

Claims (5)

1. 無線通信を行う第１無線通信部と、前記無線通信を制御する制御部と、を備える制御レイヤーと、
   前記第１無線通信部と前記無線通信を行う第２無線通信部と、情報を記憶する第１記憶部と、を備え、前記制御レイヤーに積層されるメモリレイヤーと、
   を有するメモリ。
2. 前記メモリレイヤーが複数備えられている請求項１に記載のメモリ。
3. 複数の前記メモリレイヤーが前記制御レイヤーから見て同じ側に配置されている請求項２に記載のメモリ。
4. 前記配置された複数の前記メモリレイヤー及び前記制御レイヤーが、積層方向で見て重なる辺を有している請求項３に記載のメモリ。
5. 前記第１無線通信部及び前記第２無線通信部が、前記重なる辺に沿って配置されている請求項４に記載のメモリ。

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