KR20120054843A - 전극 형성 장치 및 이를 이용한 전극 형성 방법 - Google Patents
전극 형성 장치 및 이를 이용한 전극 형성 방법 Download PDFInfo
- Publication number
- KR20120054843A KR20120054843A KR1020100116172A KR20100116172A KR20120054843A KR 20120054843 A KR20120054843 A KR 20120054843A KR 1020100116172 A KR1020100116172 A KR 1020100116172A KR 20100116172 A KR20100116172 A KR 20100116172A KR 20120054843 A KR20120054843 A KR 20120054843A
- Authority
- KR
- South Korea
- Prior art keywords
- electrode
- ceramic laminate
- blast
- plate
- present
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 31
- 239000000919 ceramic Substances 0.000 claims abstract description 37
- 239000007772 electrode material Substances 0.000 claims abstract description 25
- 239000002253 acid Substances 0.000 claims description 15
- 238000007598 dipping method Methods 0.000 claims description 8
- 238000003486 chemical etching Methods 0.000 claims description 3
- 238000012545 processing Methods 0.000 claims description 3
- 238000000576 coating method Methods 0.000 description 11
- 239000011248 coating agent Substances 0.000 description 10
- 239000003985 ceramic capacitor Substances 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 3
- 239000000843 powder Substances 0.000 description 3
- 239000004575 stone Substances 0.000 description 3
- 230000003746 surface roughness Effects 0.000 description 3
- 239000002956 ash Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000011230 binding agent Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000007606 doctor blade method Methods 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 238000010304 firing Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 235000002918 Fraxinus excelsior Nutrition 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 229920001490 poly(butyl methacrylate) polymer Polymers 0.000 description 1
- 238000009824 pressure lamination Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G13/00—Apparatus specially adapted for manufacturing capacitors; Processes specially adapted for manufacturing capacitors not provided for in groups H01G4/00 - H01G11/00
- H01G13/006—Apparatus or processes for applying terminals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
- B05C—APPARATUS FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
- B05C3/00—Apparatus in which the work is brought into contact with a bulk quantity of liquid or other fluent material
- B05C3/20—Apparatus in which the work is brought into contact with a bulk quantity of liquid or other fluent material for applying liquid or other fluent material only at particular parts of the work
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Ceramic Capacitors (AREA)
Abstract
본 발명은 세라믹 적층체의 표면에 전극을 형성하는 장치에 관한 것이다. 본 발명의 실시예에 따른 전극 형성 장치는 요철을 가지며, 요철 상에 전극재 페이스트가 도포된 블라스트 정반 및 블라스트 정반 상게 세라믹 적층체가 접촉되도록, 세라믹 적층체를 이동시키는 이동기를 포함한다.
Description
본 발명은 전극 형성 장치 및 이를 이용한 전극 형성 방법에 관한 것으로, 보다 상세하게는 세라믹 적층체의 외부 전극을 균일한 두께로 형성시킬 수 있는 전극 형성 장치 및 이를 이용한 전극 형성 방법에 관한 것이다.
전자제품의 소형경량화가 급격히 진행됨에 따라 부품의 실장방법도 삽입 실장에서 작업효율이 크게 향상된 표면 실장으로 변화되었고, 이러한 실장기술의 변화에 따라 전자부품도 표면 실장이 가능하고 실장 밀도를 배가할 수 있는 육면체의 소형칩 부품 개발이 필요하게 되었으며, 기존의 리드가 달린 삽입형 만으로는 이러한 제품의 요구를 만족시키지 못하게 되었다.
이에 따라, 유전체를 3차원적으로 적층하고 전극을 스크린 인쇄에 의하여 구성하는 적층화 기술이 실용화되었으며, 이 기술이 부품의 소형화를 빠른 속도로 주도해오고 있다.
이러한 상황에서 적층 세라믹 콘덴서는 최근 수요가 급증하고 있는 대표적인 수동부품으로 부각되고 있다.
일반적으로 콘덴서라 함은 전압을 인가하여 유전체 물질의 두께에 대한 전극 면적에 따라 전하를 축적하는 기능을 하는 수동부품으로, 이러한 콘덴서 중에서 소위 적층 세라믹 콘덴서는 정전용량 및 정격전압의 용도에 따라 유전체 층과 전극면적을 소형 박막으로 다층화한 칩 타입의 콘덴서로서, 표면 실장이 가능하여 고효율 및 고신뢰성 장착이 가능하고, 내부 인덕턴스가 작으므로 높은 주파수대역까지 사용이 가능하여 바이 패스 필터(by-pass filter)용, 미적분회로 등을 가지는 전자기기에 주로 사용된다.
일반적으로 적층 세라믹 콘덴서는 칩 콘덴서의 일종으로 세라믹 시트에 전극을 인쇄한 후, 이를 적층함으로써 여러 개의 콘덴서를 병렬로 연결한 효과를 나타내어 높은 용량을 구현할 수 있으며, 이는 내부 전극이 인쇄된 세라믹 적층체와 상기 세라믹 적층체를 전기적으로 연결하는 외부 단자로 구성된다.
초고용량, 초소형 기종의 적층형 세라믹 콘덴서의 경우, 외부전극 층의 두께를 감소시킴으로써 전체 칩 사이즈는 동일하게 유지하면서 상대적으로 칩 내 내부전극의 오버랩(overlap) 면적을 크게 가져갈 수 있어 용량 설계에 여유가 있게 되고, 또한 칩 커버(cover)나 마진(margin) 부의 두께를 상대적으로 두껍게 가져감으로써 칩 신뢰성의 향상을 꾀할 수 있는 장점이 있다.
외부 단자에 전극을 도포하는 방법으로는 디핑(dipping)-블랏팅(blotting) 방식이 가장 일반적인데, 이는 외부 단자를 정반에 담긴 전극재 페이스트에 침지하는 방법이다.
도 1을 참고하면 외부 전극 형성 공정을 알 수 있는데, 먼저 도 1a에서 나타난 바와 같이, 전극재 페이스트(30)를 정반(20) 위에 도포한 후 외부 단자가 형성된 세라믹 적층체(10)를 상기 전극재(30) 내로 투입하여 상기 전극재(30)를 상기 세라믹 적층체(10)의 외부 단자에 묻히는 디핑 공정을 진행한다.
이 때, 외부 단자의 가운데 부분(A)이 두껍게 도포되기 때문에, 도 1b에서와 같이, 전극재 페이스트(30)가 거의 없는 정반(20) 위에 칩을 다시 투입하여 가운데 부분(A)에 묻은 전극재(30)를 일부 제거하는 블랏팅 공정을 진행하게 된다.
여기에서 상기 외부 단자 전극용 페이스트상 전극재(30)는 Cu 분말과 유리 프릿의 고형분이 전체의 약 70중량% 이상을 차지하는 점탄성 유체로서, 블랏팅 공정에서 도 1b에서 도시한 바와 같이 가운데 부분(A)으로 전극재(30)가 하나로 모이면서 테일(tail)이 끊어지게 된다. 이 때 외부 전극의 모서리 부분(B)에 존재하는 전극재(30)는 가운데 부분으로 몰리면서 모서리 부분(B)은 더욱 얇아지게 되어 모서리 부분과 가운데 부분의 도포 두께 차이가 더 커지게 된다.
상기한 바와 같이 초고용량 적층 세라믹 콘덴서의 경우 외부 전극 도포 두께를 얇게 해야 할 필요성이 점점 커지게 되고, 이런 요구가 커짐에 따라 외부 전극의 모서리 부분은 더욱 취약해져 끊어지거나 전극연결성이 나빠지게 되고, 전극 자체의 치밀도 또한 떨어지게 되는 문제점이 있다.
즉, 상기 디핑 방식에서는 외부 단자 전극층의 두께를 10㎛ 이하로 감소시키기 어렵고, 도 2에 나타낸 바와 같이 페이스트 재료나 도포 공정의 개선을 통해 전극 두께를 감소시킨다고 하더라도(a→b) 그에 수반되는 전극의 모서리 부분의 도포가 충분히 이루어지지 않고, 전극의 치밀도가 저하되는 등의 여러 가지 문제가 있었다.
따라서, 외부 단자 전극층의 두께가 10㎛ 이하인 박층의 전극을 구현하면서도, 전극 치밀도가 우수하고 전극 모서리 부분에 외부 전극이 고르게 분포하도록 하는, 신규한 외부 단자 전극의 형성 방법이 필요한 실정이었다.
본 발명은 상기한 종래 방식의 문제점을 해결하기 위한 전극 형성 장치 및 이를 이용한 전극 형성 방법을 제공하는데 그 목적이 있다.
본 발명의 전극 형성 장치는 요철을 가지며, 상기 요철 상에 전극재 페이스트가 도포된 블라스트 정반 및 상기 블라스트 정반 상에 상기 세라믹 적층체가 접촉되도록, 상기 세라믹 적층체를 이동시키는 이동기를 포함한다.
본 발명의 실시예에 따르면, 상기 블라스트 정반의 요철은 산과 골의 차이가 100nm 내지 5mm이고, 산과 산의 거리가 100nm 내지 5mm일 수 있다.
본 발명의 전극 형성 방법은 요철이 형성된 블라스트 정반 및 상기 블라스트 정반 상에 전극재 페이스트 상에 상기 세라믹 적층체가 접촉되도록, 상기 세라믹 적층체를 이동시키는 이동기를 포함하는 전극 형성 장치를 이용하여 상기 세라믹 적층체에 전극을 형성하되, 전극재 페이스트를 상기 블라스트 정반에 도포하는 단계, 상기 세라믹 적층체를 상기 정반 상에 도포된 상기 전극재 페이스트에 디핑(dipping)하는 단계, 그리고 상기 세라믹 적층체를 상기 정반에 블랏팅(blotting)하여 상기 전극재 페이스트를 상기 세라믹 적층체 표면에 균일화시키는 단계를 포함한다.
본 발명의 실시예에 따르면, 상기 블라스트 정반의 요철은 산과 골의 차이가 100nm 내지 5mm이고, 산과 산의 거리가 100nm 내지 5mm일 수 있다.
본 발명의 실시예에 따르면, 상기 블라스트 정반의 요철은 물리적 충격, 기계적 가공, 화학적 식각에 의하여 형성될 수 있다.
본 발명에 따른 전극 형성 장치는 세라믹 적층체의 전극 형성 표면에 균일한 두께로 전극을 형성할 수 있어, 적층 세라믹 콘덴서의 전극연결성 및 신뢰성을 향상시킬 수 있다.
본 발명에 따른 전극 형성 방법은 전극의 모서리 부분의 도포두께를 충분히 확보함으로써 외부 단자에 전극재가 고르게 분포되도록 하여, 우수한 전극연결성 및 신뢰성을 향상시킨 적층 세라믹 콘덴서를 제조할 수 있다.
도 1은 종래 방식의 외부 단자 전극의 형성방법으로서, 디핑-블랏팅 공정을 모식화한 것이다.
도 2는 종래 방식의 외부 단자 전극의 형성방법에 의할 때, 외부 전극 도포 두께 감소에 따른 모서리 부분의 도포성 및 전극연결성 저하를 확인할 수 있는 단면도이다.
도 3은 본 발명의 전극 형성 장치를 이용한 전극 형성 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 사용되는 블래스트 정반의 표면 조도를 나타낸 것이다.
도 5는 일반 정반(비교예)과 블라스트 정반(본 발명의 실시예)의 차이에 따른 외부 단자 전극 도포 두께의 고르기를 대비한 그래프이다.
도 6은 일반 정반(비교예)과 블라스트 정반(본 발명의 실시예)의 차이에 다른 외부 단자 전극의 도포 두께의 고르기 및 치밀도를 대비한 단면도이다.
도 2는 종래 방식의 외부 단자 전극의 형성방법에 의할 때, 외부 전극 도포 두께 감소에 따른 모서리 부분의 도포성 및 전극연결성 저하를 확인할 수 있는 단면도이다.
도 3은 본 발명의 전극 형성 장치를 이용한 전극 형성 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 사용되는 블래스트 정반의 표면 조도를 나타낸 것이다.
도 5는 일반 정반(비교예)과 블라스트 정반(본 발명의 실시예)의 차이에 따른 외부 단자 전극 도포 두께의 고르기를 대비한 그래프이다.
도 6은 일반 정반(비교예)과 블라스트 정반(본 발명의 실시예)의 차이에 다른 외부 단자 전극의 도포 두께의 고르기 및 치밀도를 대비한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어들은 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예에 따른 전극 형성 방법에 대해 상세히 설명한다.
본 발명의 내부 전극이 인쇄된 세라믹 적층체(10)를 제조하기 위해서는, 먼저 유전체 시트 상에 내부 전극을 인쇄할 수 있다.
유전체 시트는 콘덴서에서 전하가 저장되는 층으로 일반적으로 TiO2를 주성분으로 하는 온도변화에 따른 상유전체의 온도보상용계와 BaTiO3 등의 강유전체(ferroelectric)로 구성된 유전성 세라믹 파우더를 슬러리 형태로 제조한 후, 이를 닥터 블레이드법 등을 이용하여 제조할 수 있다.
내부전극은 전하저장체 역할을 하는 유전체 시트에 전압을 인가하여 전하를 주입하기 위한 것으로, 닥터 블레이드법으로 제조된 유전체 시트에 실크스크린 인쇄 등을 이용하여 형성할 수 있다.
다음으로, 내부 전극이 표면에 인쇄되어 있는 유전체 시트를 지그재그 형태로 적층한다. 적층은 일반적으로 가압적층방식이 이용될 수 있다. 설계하고자 하는 콘덴서의 용량에 의해 적층수는 일반적으로 정해지게 되나, 통상적으로 30 내지 100층 정도의 유전체 시트를 적층할 수 있다.
다음으로 유전체시트 내부에 슬러리 형성시 사용되었던 바인더나 유기 용매가 모두 휘발되어 건조한 상태가 되도록 상기 적층된 유전체 시트를 건조 및 소성시킬 수 있다.
이와 같이 표면에 내부전극이 인쇄된 유전체 시트가 지그재그 형태로 적층되어 건조 및 소성단계를 거쳐 완전히 건조된 상태의 것을 적층체(10)로 정의하며, 이를 도 3에 나타내었다.
다음으로, 적층체(10)에 외부 전극, 즉, 내부전극을 외부와 전기적으로 연결시켜주는 전극을 형성하는데, 외부 전극을 형성하는 방법으로 디핑 방법과 휠에 의한 전사방식이 많이 이용되나, 본 발명에서는 디핑방법을 이용하여 외부 전극을 형성할 수 있다.
도 3은 본 발명의 전극 형성 장치를 이용한 전극 형성 방법을 설명하기 위한 도면이다. 보다 구체적으로, 도 3a는 종래의 전극 형성 장치를 이용한 블랏팅 공정 과정을 보여주는 도면이고, 도 3b는 본 발명에 따른 전극 형성 장치를 이용한 블랏팅 공정 과정을 보여주는 도면이다.
도 3b에 도시한 바와 같이, 본 발명의 디핑방법에 있어서 블랏팅 공정은 블라스트 정반(40) 및 세라믹 적층체(10)를 상기 블라스트 정반(40) 상에서 상하로 이동시키는 이동기(미도시됨)을 사용하여 진행할 수 있다.
상기 블라스트 정반(40)은 미세한 고상 입자나 액상입자를 금속 표면에 강하게 충돌하거나, 기계적 가공 또는 화학적 식각을 이용하여 표면에 거칠기(조도: roughness)를 부여하여, 표면에 요철이 형성된 구조를 가질 수 있다. 상기 이동기로는 다양한 종류의 이동 수단이 사용될 수 있다. 상기 이동기는 세라믹 적층체(10)가 상기 블라스트 정반(40)의 요철 상에 도포된 전극재 페이스트(30)에 접촉되거나 비접촉되도록, 상기 세라믹 적층체(10)를 이동시킬 수 있다.
상기 블라스트 정반(40)을 이용하는 경우, 상기 요철에 의하여 전극재 페이스트(30) 테일(tail)이 여러 개로 생기게 할 수 있다. 이 경우, 상기 세라믹 적층체(10)의 외부 전극 모서리 쪽에 도포되는 상기 전극재 페이스트(30)가 가운데 부분으로 몰려 모서리 부분이 얇아지는 것을 방지할 수 있다. 이에 따라, 본 발명에 따른 전극 형성 장치는
도 4는 본 발명의 실시예에 사용되는 블래스트 정반(40)의 표면 조도를 나타낸다. 도 4를 참조하면, 상기 블라스트 정반(40)의 요철은 산과 골의 차이가 100nm~5mm, 산과 산의 거리가 100nm~5mm인 것이 전극재 페이스트(30)의 고른 도포를 위해 바람직할 수 있다. 여기에서 산과 골의 차이 및 산과 산의 거리는 본 발명의 블래스트 정반의 표면 조도에 영향을 주는 것으로서, 산과 산의 거리는 골과 골의 거리로도 해석할 수 있으며, 요철은 불규칙한 것도 포함되지만 대체적으로 규칙적인 것이 바람직할 수 있다.
외부 전극의 도포가 완료되면, 약 100~200℃에서 건조 및 소성함으로써 적층 세라믹 콘덴서를 완성할 수 있다.
실시예
도전성 금속 분말로 Cu 75중량%, 유리프릿 5중량%, 바인더 수지로서 아크릴수지(Polybutylmethacrylate) 7중량%과 용제를 포함하는 외부 전극용 도전성 페이스트 조성물을 제조하여 산과 골의 차이가 1mm, 산과 산의 거리가 500nm인 블라스트 정반에서 블랏팅함으로써 세라직 적층체에 외부 전극을 형성하였다.
비교예
표면에 요철이 형성되지 않은 석정반을 사용하였다는 점을 제외하고 실시예와 동일한 조건에서 세라믹 적층체에 외부 전극을 형성하였다.
결과
도 5는 일반 정반(비교예)과 블라스트 정반(본 발명의 실시예)의 차이에 따른 외부 단자 전극 도포 두께의 고르기를 대비한 그래프이다. 도 5를 참조하면, 일반 석정반에 전극재 페이스트를 도포하여 블랏팅한 경우 가운데 부분(A)과 모서리 부분(B)의 두께 차이가 큰 반면, 본 발명의 실시예에 의한 블라스트 정반을 이용한 경우 가운데 부분(A)의 두께를 크게 감소시키면서도 모서리 부분(B)의 두께가 거의 변화하지 않아 A와 B의 차이가 크지 않은 것을 확인할 수 있다.
도 6은 일반 정반(비교예)과 블라스트 정반(본 발명의 실시예)의 차이에 다른 외부 단자 전극의 도포 두께의 고르기 및 치밀도를 대비한 단면도이다. 도 6을 참조하면, 일반 석정반을 사용한 경우(a) 가운데 부분의 두께(거의 20㎛에 이름)와 모서리 부분의 두께의 차이가 많이 난다는 점을 알 수 있는데, 본 발명의 실시예에 의한 블라스트 정반을 사용한 경우(b) 가운데 부분의 두께(20㎛보다 얇음)와 모서리 부분의 두께의 차이가 거의 없다는 점을 알 수 있다.
즉, 상기 시험예를 통하여 본 발명의 전극 형성 방법에 의할 때, 전극의 모서리 부분의 도포두께를 충분히 확보함으로써 외부 단자에 전극재가 고르게 분포되도록 하며, 이로써 완성된 적층 세라믹 콘덴서가 우수한 전극연결성, 신뢰성을 확보된다는 효과가 있다는 사실을 확인할 수 있었다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
Claims (5)
- 내부 전극이 인쇄된 세라믹 적층체의 외부 표면에 전극을 형성하는 장치에 있어서,
요철을 가지며, 상기 요철 상에 전극재 페이스트가 도포된 블라스트 정반; 및
상기 블라스트 정반 상에 상기 세라믹 적층체가 접촉되도록, 상기 세라믹 적층체를 이동시키는 이동기를 포함하는 전극 형성 장치.
- 제 1 항에 있어서,
상기 블라스트 정반의 요철은 산과 골의 차이가 100nm 내지 5mm이고, 산과 산의 거리가 100nm 내지 5mm인 전극 형성 장치.
- 요철이 형성된 블라스트 정반 및 상기 블라스트 정반 상에 전극재 페이스트 상에 상기 세라믹 적층체가 접촉되도록, 상기 세라믹 적층체를 이동시키는 이동기를 포함하는 전극 형성 장치를 이용하여 상기 세라믹 적층체에 전극을 형성하되,
전극재 페이스트를 상기 블라스트 정반에 도포하는 단계;
상기 세라믹 적층체를 상기 정반 상에 도포된 상기 전극재 페이스트에 디핑(dipping)하는 단계; 및
상기 세라믹 적층체를 상기 정반에 블랏팅(blotting)하여 상기 전극재 페이스트를 상기 세라믹 적층체 표면에 균일화시키는 단계를 포함하는 전극 형성 방법.
- 제 3 항에 있어서,
상기 블라스트 정반의 요철은 산과 골의 차이가 100nm 내지 5mm이고, 산과 산의 거리가 100nm 내지 5mm인 전극 형성 방법.
- 제 3 항에 있어서,
상기 블라스트 정반의 요철은 물리적 충격, 기계적 가공, 화학적 식각에 의하여 형성된 전극 형성 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100116172A KR20120054843A (ko) | 2010-11-22 | 2010-11-22 | 전극 형성 장치 및 이를 이용한 전극 형성 방법 |
| US13/071,739 US20120128865A1 (en) | 2010-11-22 | 2011-03-25 | Apparatus for forming electrode and method for forming electrode using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100116172A KR20120054843A (ko) | 2010-11-22 | 2010-11-22 | 전극 형성 장치 및 이를 이용한 전극 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20120054843A true KR20120054843A (ko) | 2012-05-31 |
Family
ID=46064600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100116172A KR20120054843A (ko) | 2010-11-22 | 2010-11-22 | 전극 형성 장치 및 이를 이용한 전극 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20120128865A1 (ko) |
| KR (1) | KR20120054843A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140054798A (ko) * | 2012-10-29 | 2014-05-09 | 삼성전기주식회사 | 도전성 페이스트 및 이를 이용한 적층 세라믹 전자부품 |
| KR101539888B1 (ko) * | 2014-02-26 | 2015-07-27 | 삼성전기주식회사 | 적층 세라믹 전자부품의 제조방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101422926B1 (ko) * | 2012-10-26 | 2014-07-23 | 삼성전기주식회사 | 적층 칩 전자부품 및 그 실장 기판 |
| KR102538895B1 (ko) * | 2016-04-19 | 2023-06-01 | 삼성전기주식회사 | 적층 세라믹 전자부품의 제조방법 및 적층 세라믹 전자부품 |
| US11052422B2 (en) * | 2018-07-10 | 2021-07-06 | Creative Coatings Co., Ltd. | Electronic component manufacturing method and apparatus |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0528484B1 (en) * | 1991-08-14 | 1995-11-08 | Koninklijke Philips Electronics N.V. | Method of providing a paste for a ceramic multilayer actuator |
| JPH08130170A (ja) * | 1994-11-02 | 1996-05-21 | Matsushita Electric Ind Co Ltd | 電子部品の端子電極形成方法 |
-
2010
- 2010-11-22 KR KR1020100116172A patent/KR20120054843A/ko not_active Application Discontinuation
-
2011
- 2011-03-25 US US13/071,739 patent/US20120128865A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140054798A (ko) * | 2012-10-29 | 2014-05-09 | 삼성전기주식회사 | 도전성 페이스트 및 이를 이용한 적층 세라믹 전자부품 |
| KR101539888B1 (ko) * | 2014-02-26 | 2015-07-27 | 삼성전기주식회사 | 적층 세라믹 전자부품의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20120128865A1 (en) | 2012-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102144765B1 (ko) | 적층형 커패시터 | |
| KR101124091B1 (ko) | 적층 세라믹 커패시터 | |
| JP5529298B1 (ja) | 積層セラミックキャパシタ及びその製造方法 | |
| KR101141417B1 (ko) | 적층 세라믹 커패시터 및 그 제조방법 | |
| JP5801328B2 (ja) | 積層セラミックキャパシタ及びその製造方法 | |
| KR102144766B1 (ko) | 적층형 커패시터 | |
| KR102004773B1 (ko) | 적층 세라믹 전자부품 및 적층 세라믹 전자부품의 실장 기판 | |
| KR101659153B1 (ko) | 적층 세라믹 커패시터, 적층 세라믹 커패시터의 제조방법 및 적층 세라믹 커패시터의 실장 기판 | |
| JP5777179B2 (ja) | 基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板 | |
| KR20160084614A (ko) | 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판 | |
| KR102426213B1 (ko) | 적층형 커패시터 | |
| JP5730732B2 (ja) | 積層セラミックコンデンサー及びその製造方法 | |
| KR101197787B1 (ko) | 적층형 세라믹 캐패시터 및 이의 제조방법 | |
| CN110875145B (zh) | 多层电容器 | |
| US9818538B2 (en) | Multilayer ceramic electronic component and board for mounting thereof | |
| CN110875140B (zh) | 多层电容器 | |
| KR101070095B1 (ko) | 적층 세라믹 커패시터 및 그 제조방법 | |
| JP2011124542A (ja) | 積層セラミックキャパシタ | |
| KR20120054843A (ko) | 전극 형성 장치 및 이를 이용한 전극 형성 방법 | |
| KR101452070B1 (ko) | 적층 세라믹 커패시터 및 그 제조 방법 | |
| US20140290993A1 (en) | Multilayer ceramic capacitor, manufacturing method thereof, and circuit board for mounting electronic component | |
| KR20140046301A (ko) | 적층 세라믹 전자부품 및 이의 제조방법 | |
| KR101434103B1 (ko) | 적층 세라믹 전자부품 및 적층 세라믹 전자부품의 실장 기판 | |
| KR102504064B1 (ko) | 적층형 커패시터 | |
| KR102126415B1 (ko) | 적층형 커패시터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E601 | Decision to refuse application |