KR20140128914A - 적층 세라믹 전자부품의 제조방법 - Google Patents

Abstract

본 발명은 적층 세라믹 전자부품의 제조방법에 관한 것으로, 세라믹 그린시트를 준비하는 단계, 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 본체를 형성하는 단계, 상기 세라믹 본체 중 상기 내부전극 패턴 노출된 부분에 제1 외부전극을 형성하는 단계 및 상기 제1 외부전극이 형성된 상기 세라믹 본체를 소결하는 단계를 포함한다.

Description

적층 세라믹 전자부품의 제조방법{Manufacturing of Multi-layered ceramic electronic parts}

본 발명은 도금액의 내부전극으로의 침투를 억제하여 외부전극이 박층화된 경우에도 신뢰성이 우수한 고용량 적층 세라믹 전자부품의 제조방법에 관한 것이다.

최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.

이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.

이와 더불어, 외부전극 역시 두께가 얇아질 것을 요구함에 따라, 얇아진 외부전극을 통해서 도금액이 칩 내부로 침투하는 문제가 발생할 수 있어, 소형화에 대한 기술적인 어려움이 있다.

특히, 외부전극의 형상이 불균일할 경우 두께가 얇은 부위로 도금액의 침투 위험성이 더욱 높아져서 신뢰성 확보에 문제가 발생한다.

따라서, 고용량 제품으로서, 제품 사이즈가 작아지는 경우 제품의 신뢰성 확보가 중요한 인자가 되었다.

일반적으로, 상기 도금액 침투의 방지를 위해 이미 외부전극이 형성되고 전극소성이 완료된 제품에 동등한 수준으로 외부전극을 얇게 형성하여 모서리 부분을 도금시키는 방법을 사용하였으나 외부전극의 두께가 상대적으로 증가하는 문제가 있었다.

따라서, 도금액의 침투를 방지함과 동시에 제품의 신뢰성을 확보하기 위해 니켈(Ni)로 외부전극을 얇게 형성할 필요가 있다.

일본공개특허 제2010-267687호 일본공개특허 제1995-057959호

본 발명의 목적은 도금액의 내부전극으로의 침투를 억제하여 외부전극의 박층화의 경우에도 신뢰성이 우수한 적층 세라믹 전자부품의 제조방법에 관한 것이다.

본 발명의 실시 예를 따르는 적층 세라믹 전자부품의 제조방법은, 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 본체를 형성하는 단계, 상기 세라믹 본체에 제1 외부전극을 형성하는 단계 및 상기 제1 외부전극이 형성된 상기 세라믹 본체를 소결하는 단계를 포함한다.

본 발명에 따르면 도금액의 내부전극으로의 침투를 억제하여 외부전극의 박층화의 경우에도 신뢰성이 우수한 적층 세라믹 전자부품의 구현이 가능하다.

도 1은 본 발명의 실시 예에 따라 제조된 적층 세라믹 커패시터의 사시도이다.
도 2는 도 1의 적층 세라믹 전자부품의 A-A' 단면도이다.
도 3은 본 발명의 실시 예에 따라 제조된 적층 세라믹 전자부품의 외부전극의 등가직렬저항(Equivalent series resistance: ESR)특성을 나타낸 그래프이다.
도 4는 본 발명의 실시 예를 따르는 적층 세라믹 전자부품의 제조방법을 도시한 공정도이다.

본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

본 발명은 적층 세라믹 전자부품의 제조방법에 관한 것으로, 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품은 적층 세라믹 커패시터, 인덕터, 압전체 소자, 바리스터, 칩 저항 및 서미스터 등이 있으며, 하기에서는 적층 세라믹 전자제품의 일 예로서 적층 세라믹 커패시터에 관하여 설명한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.

도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.

도 2는 도 1의 A-A' 단면도이다.

도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 서로 대향하는 제1의 주면(41) 및 제2의 주면(42)과 서로 대향하는 제1의 단면(43) 및 제2의 단면(44)을 가지고, 유전체층(1)을 포함하는 세라믹 본체(10); 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 내부 전극(21, 22); 및 상기 내부전극(21, 22)과 전기적으로 연결된 외부전극(31, 32);을 포함하고, 상기 외부전극(31, 32)은 상기 세라믹 본체(10)의 제1의 단면(43) 및 제2의 단면(44)의 표면 전체를 덮고 제1의 주면(41) 및 제2의 주면(42)상에 니켈(Ni)로 일부 형성된 제1 외부전극(31a, 32a); 및 제1 외부전극(31a, 32a)의 외측에 구리(Cu)로 형성된 제2 외부전극(31b, 32b)을 포함할 수 있다.

상기 내부 전극(21, 22)은 일단이 상기 세라믹 본체의 길이 방향 단면으로 교대로 노출될 수 있다.

상기 제1 외부전극(31a, 32a)은 전체 중량 대비 60 중량% 이하의 니켈(Ni)을 포함할 수 있다.

또한, 상기 제2 외부전극(31b, 32b)은 전체 중량 대비 60 중량% 이하의 구리(Cu)를 포함할 수 있다.

이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.

상기 세라믹 본체(10)의 형상은 직육면체 형상일 수 있으나, 이에 제한되는 것은 아니다. 또한, 세라믹 본체(10)는 도 2에 나타내는 바와 같이, 서로 대향하는 제1의 주면(41) 및 제2의 주면(42), 서로 대향하는 제1의 단면(43) 및 제2의 단면(44)을 가지고 있다. 칩 형상의 세라믹 본체(10)를 마련하는 단계는 특별히 제한되지 않으며, 일반적인 세라믹 적층체 제조 방법에 의해 마련될 수 있다.

한편, 본 실시 형태의 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.

본 발명의 일 실시형태에 따르면, 상기 유전체층(1)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.

상기 유전체 층(1)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.

상기 내부 전극(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다. 그러나, 본 발명에서는 제1 외부전극(31a, 32a)과 동일한 조성인 니켈(Ni)의 도전성 물질로 형성된다.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 내부전극(21, 22)과 전기적으로 연결된 외부전극(31, 32)을 포함할 수 있다.

상기 외부전극(31, 32)은 정전 용량 형성을 위해 상기 내부전극(21, 22)과 전기적으로 연결될 수 있다.

본 발명의 일 실시형태에 따르면, 상기 외부전극(31, 32)은 상기 세라믹 본체(10)의 제1의 단면(43) 및 제2의 단면(44)의 표면 전체를 덮고 제1의 주면(41) 및 제2의 주면(42)상에 니켈(Ni)로 일부 형성된 제1 외부전극(31a, 32a) 및 제1 외부전극(31a, 32a)의 외측에 구리(Cu)로 형성된 제2 외부전극(31b, 32b)을 포함할 수 있다.

상기 내부전극(21, 22)과 동일한 조성인 니켈(Ni)로 형성되는 제1 외부전극(31a, 32a)은 도금액의 침투를 방지함으로써 열화를 방지하여 내습특성을 향상시키는 고용량 적층 세라믹 전자부품의 구현이 가능하다.

또한, 일반적으로, 초소형 및 초고용량 적층 세라믹 커패시터를 구현하기 위하여 외부전극의 두께 역시 감소 추세에 있으며, 상기 제1 외부전극(31a, 32a)의 두께는 외부에서 물리적, 화학적인 충격이 가해질 때 내부전극(21, 22)의 보호를 위해 적어도 0.5um 이상이 되어야 하고, 너무 두꺼워지는 것을 방지하기 위해 5um 이하가 바람직하다.

도 3은 본 발명의 일 실시형태에 따른 외부전극의 등가직렬저항(ESR) 특성을 나타낸 그래프이다.

도 3a는 외부전극(31, 32)을 구리(Cu)만으로 형성한 경우에 15시간 동안 10볼트(volt)의 전압으로 등가직렬저항(ESR) 특성을 나타낸 그래프이고, 도 3b는 같은 조건에서 제1 외부전극(31a, 32a)을 니켈(Ni)로 형성하고, 제2 외부전극(31b, 32b)을 구리(Cu)로 형성한 경우의 등가직렬저항(ESR) 특성을 나타낸 그래프이다.

도 3a와 도 3b를 비교해 보면, 도 3a는 시간이 지남에 따라 절연저항(insulation resistance)의 값이 감소하나, 도 3b는 시간이 지나도 절연저항의 값이 거의 유지가 되므로 ESR 특성이 개선된다는 것을 알 수 있다.

이는 도 3b가 내부전극(21, 22)이 노출된 표면에 내부전극(21, 22)과 동일한 조성인 니켈(Ni)로 제1 외부전극(31a, 32a)을 형성하여 도금할 때 외부전극(31, 32)의 취약부분으로 침투하는 도금액을 방지함으로써 열화를 방지하여 내습특성을 향상시키고, 또한 제1 외부전극(31a, 32a)을 세라믹 본체(10)와 동시에 소결함으로써 내부전극(21, 22)과 외부전극(31, 32)의 연결성이 향상되어 구리(Cu)만으로 외부전극(31, 32)을 형성하는 것보다 접촉성이 향상되므로 등가직렬저항 특성이 개선되는 것이다.

도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.

도 4를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 서로 대향하는 제1의 주면(41) 및 제2의 주면(42)과 서로 대향하는 제1의 단면(43) 및 제2의 단면(44)을 가지고, 유전체층(1)을 포함하는 세라믹 그린시트를 마련하는 단계; 니켈(Ni) 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 및 상기 내부전극 패턴이 형성된 그린시트를 적층하고 소결하여, 내부에 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 내부전극(21, 22)을 포함하는 세라믹 본체(10)를 형성하는 단계; 상기 내부전극(21, 22)이 노출된 부분을 포함하여 상기 세라믹 본체(10)의 제1의 단면(43) 및 제2의 단면(44)의 표면 전체를 덮고 제1의 주면(41) 및 제2의 주면(42)상에 니켈(Ni)로 일부 형성된 제1 외부전극(31a, 32a)을 형성하는 단계; 및 상기 제1 외부전극 외측에 구리(Cu)를 포함하는 제2 외부전극용 도전성 페이스트를 마련하고 도포하여 제2 외부전극(31b, 32b)을 형성하는 단계;를 포함할 수 있다.

이하에서는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.

또한, 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 중복되는 부분은 여기서 생략하도록 한다.

본 실시예에 따른 적층 세라믹 커패시터는 세라믹 그린시트를 준비하는 단계, 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 본체(10)를 형성하는 단계, 상기 세라믹 본체 중 상기 내부전극 패턴 노출된 부분에 제1 외부전극(31a, 32a)을 형성하는 단계 및 상기 제1 외부전극(31a, 32a)이 형성된 상기 세라믹 본체(10)를 소결하는 단계를 포함하는 제조 방법에 의해 제조될 수 있다.

상기 내부전극 패턴은 니켈(Ni) 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 이용하여 형성될 수 있으며, 상기 제1 외부전극(31a, 32a)은 상기 내부전극 패턴과 동일한 조성의 물질을 포함할 수 있다.

우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층(1)을 형성할 수 있다.

상기 복수 개의 세라믹 그린 시트의 두께는 소성 후에 있어서 유전체층(1)의 평균 두께가 1.0 μm가 되도록 설정될 수 있다.

다음으로, 금속 입자 평균 크기가 0.05 내지 0.2 μm 인 내부전극용 도전성 페이스트를 마련할 수 있으며, 상기 금속 입자 평균 크기는 내부전극(21, 22)의 두께에 따라 다양하게 적용될 수 있다.

상기 금속은 일반적으로 특별히 제한되는 것은 아니며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질일 수 있으나, 본 발명에서는 제1 외부전극(31a, 32a)과 동일하게 니켈(Ni)이 사용된다.

상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극(21, 22)을 형성한 후 상기 그린시트를 적층하여 적층체를 마련할 수 있다.

이 경우에 본원 발명에서는 그린 칩 상태에서 상기 내부전극(21, 22)이 노출된 부분을 포함하여 상기 세라믹 본체(10)의 제1의 단면(43) 및 제2의 단면(44)의 표면 전체를 덮고 제1의 주면(41) 및 제2의 주면(42)상의 일부분에 내부전극(21, 22)과 동일한 조성인 니켈(Ni)을 포함하는 제1 외부전극(31a, 32a)을 형성한다. “그린 칩 상태”의 의미는 “세라믹 그린시트를 적층한 상태의 칩”을 의미하는 것으로 소결 공정을 진행하지 않은 상태의 칩을 의미한다. 이는 세라믹 그린시트를 적층한 후 소결 공정을 진행한 칩과 구별된다.

이후 압착, 절단하여 1005 규격의 사이즈(Size)의 칩(길이×폭×두께가 1.0 mm×0.5mm×0.5mm)을 만들며, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성함으로써, 세라믹 본체(10)를 마련할 수 있다.

즉, 이 경우에 본원 발명에서는 세라믹 본체(10)의 소결이 완료된 제품에 외부전극(31, 32)을 형성하는 하는 것이 아니라, 세라믹 본체(10)의 소결 전 단계인 그린 칩 상태에서 내부전극(21, 22)과 동일한 조성으로 내부전극(21, 22)이 노출된 부분을 포함하여 세라믹 본체(10)의 제1의 단면(43) 및 제2의 단면(44)의 표면 전체를 덮고 제1의 주면(41) 및 제2의 주면(42)상의 일부분에 내부전극(21, 22)과 동일한 조성인 니켈(Ni)을 포함하는 제1 외부전극(31a, 32a)을 얇게 형성한 후 세라믹 본체(10)와 함께 소결을 진행한다.

다음으로, 구리(Cu) 금속을 포함하는 제2 외부전극용 도전성 페이스트를 마련하고, 상기 내부전극과 전기적으로 연결되도록 상기 제2 외부전극용 도전성 페이스트를 상기 제1 외부전극(31a, 32a) 외측에 도포하여 제2 외부전극(31b, 32b)을 형성할 수 있다.

상기 제2 외부전극(31b, 32b)은 상기 세라믹 본체(10)의 양 단부를 상기 제2 외부전극용 도전성 페이스트에 디핑(dipping)함으로써, 마련될 수 있으나 이에 제한되는 것은 아니며 다양한 방법으로 제작될 수 있음은 물론이다.

또한, 상기 제2 외부전극(31b, 32b)은 전체 중량 대비 60 중량% 이하의 구리(Cu)금속을 포함할 수 있다.

다음으로, PCB 기판에의 실장을 위하여, 상기 제1 외부전극(31a, 32a) 외부에 구리(Cu)를 포함하는 제2 외부전극(31b, 32b)을 형성하여 외부전극(31, 32)의 취약부위를 통하여 침투되는 도금액이 내부전극(21, 22)에 침투하지 못하도록 방지한다.

본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 따라 제조된 적층 세라믹 전자부품은 도금액의 내부전극(21, 22)으로의 침투를 억제하여 외부전극(31, 32)의 박층화의 경우에도 신뢰성이 우수한 효과가 있다.

즉, 상술한 바와 같이 상기 제1 외부전극(31a, 32a)을 세라믹 본체(10)의 소결 전 단계인 그린 칩 상태에서 내부전극(21, 22)과 동일한 조성으로 내부전극(21, 22)이 노출된 부분을 포함하여 세라믹 본체(10)의 제1의 단면(43) 및 제2의 단면(44)의 표면 전체를 덮고 제1의 주면(41) 및 제2의 주면(42)상의 일부분에 얇게 형성한 후 세라믹 본체(10)와 함께 소결을 진행한 후에, 상기 제1 외부전극(31a, 32a) 외측에 외부전극(31a, 32a)의 취약부위를 통하여 침투되는 도금액이 내부전극에 침투하지 못하도록 제2 외부전극(31b, 32b)을 형성하여 외부전극(31, 32)의 박층화의 경우에도 신뢰성이 우수한 고용량 적층 세라믹 전자부품을 구현할 수 있다.

또한, 일반적으로 종래에는 고용량의 기종을 개발할 때 용량의 확보를 위한 내부전극(21, 22) 적층수를 가능한 많이 하기 위해서 세라믹 본체(10)의 상, 하부 커버 및 마진부분의 두께를 감소시키는 설계가 보편적으로 적용되어 있다. 이러한 설계는 고용량의 구현 측면에서는 효과적이지만 외부전극(31, 32)을 형성할 때 두께가 얇아지는 외각 부분까지 내부전극(21, 22)이 형성되어 있어 외부에서 물리적, 화학적인 충격이 가해질 때 노출이 상대적으로 쉬워지게 된다는 문제점이 있었다.

또한, 세라믹 본체(10)의 상, 하부 커버와 마진부에 형성되는 외부전극(31, 32)의 모서리 부분의 도포 두께가 감소되는 경우에는 외부전극(31, 32)의 소결 과정에서 발생되는 소결수축으로 모서리부분이 얇게 형성되거나 끊어지는 현상이 발생된다는 문제점이 있었다.

따라서, 고용량 기종에 사용되는 외부전극(31, 32)의 경우에는 외부전극(31, 32)의 소성 시에 열 충격을 감소시키고자 저온에서 소결이 가능한 자재를 사용하게 되는데, 특히 저온에서 연화가 되는 글래스(glass)의 경우에는 상대적으로 도금할 때 내산성에 취약한 특성을 가지게 된다. 그러나, 이러한 특징들은 도금할 때 도금액 침투가 용이하며 도금액 침투의 주요 경로가 되는 동시에 내습신뢰성에 영향을 주며 제품 품질 저하에 주요 원인이 된다.

따라서, 이러한 도금액 침투를 방지하고자 이미 외부전극(31, 32)이 형성되고 전극소성이 완료된 제품에 중복으로 동등수준의 외부전극을 얇게 형성하여 모서리 부분을 향상시키는 방법이 사용되고 있으나 외부전극 두께가 상대적으로 증가하는 문제점이 발생한다.

따라서, 본 발명에서는 외부전극(31, 32)의 두께를 박층화한다고 하더라도, 제1 외부전극(31a, 32a)의 두께를 외부에서 물리적, 화학적인 충격이 가해질 때 내부전극(21, 22)의 보호를 위해서 적어도 0.5um 이상이 되도록 하여야 하고, 너무 두꺼워지는 것을 방지하기 위해 5um 이하가 되도록 하는 것이 바람직하다.

본 발명의 다른 실시예에 따른 세라믹 전자부품의 제조방법에 있어서, 상술한 본 발명의 일 실시예에 따른 세라믹 전자부품의 제조방법의 설명과 중복된 부분은 생략하도록 한다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

1: 유전체층
10: 세라믹 소체
21. 22: 내부전극
31, 32: 외부전극
31a, 32a: 제1 외부전극
31b, 32b: 제2 외부전극
41: 제1의 주면
42: 제2의 주면
43: 제1의 단면
44: 제2의 단면

Claims (7)

1. 세라믹 그린시트를 준비하는 단계;
   상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 및
   상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 본체를 형성하는 단계;
   상기 세라믹 본체 중 상기 내부전극 패턴 노출된 부분에 제1 외부전극을 형성하는 단계; 및
   상기 제1 외부전극이 형성된 상기 세라믹 본체를 소결하는 단계; 를 포함하는 적층 세라믹 전자부품의 제조방법.
   
2. 제1항에 있어서,
   상기 내부전극 패턴은 니켈(Ni) 분말 및 세라믹 분말을 포함하는 내부전극용 도전성 페이스트를 이용하여 형성되는 적층 세라믹 전자부품의 제조방법.
   
3. 제1항에 있어서,
   상기 제1 외부전극은 상기 내부전극 패턴과 동일한 조성의 물질을 포함하는 적층 세라믹 전자부품의 제조방법.
   
4. 제1항에 있어서,
   상기 제1 외부전극의 두께는 0.5um 내지 5um인 적층 세라믹 전자부품의 제조방법.
   
5. 제1항에 있어서,
   상기 제1 외부전극은 전체 중량 대비 60 중량% 이하의 니켈(Ni)을 포함하는 적층 세라믹 전자부품의 제조방법.
   
6. 제1항에 있어서,
   상기 제1 외부전극의 외측에 구리(Cu)를 포함하는 제2 외부전극을 형성하는 단계를 더 포함하는 적층 세라믹 전자부품의 제조방법.
   
7. 제6항에 있어서,
   상기 제2 외부전극은 전체 중량 대비 60 중량% 이하의 구리(Cu)를 포함하는 적층 세라믹 전자부품의 제조방법.
   

Images