JPH0341757A - 厚膜薄膜積層基板およびそれを用いた電子回路装置 - Google Patents
厚膜薄膜積層基板およびそれを用いた電子回路装置Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の集積回路チップを搭載し、集積回路チ
ップに入出力信号を相互接続するための配線基板および
それを用いた電子回路装置に係り、特に信号伝播速度の
高速化が要求される電子計算機等の大型論理装置に好適
な配線基板およびそれを用いた電子回路装置に関するも
のである。
ップに入出力信号を相互接続するための配線基板および
それを用いた電子回路装置に係り、特に信号伝播速度の
高速化が要求される電子計算機等の大型論理装置に好適
な配線基板およびそれを用いた電子回路装置に関するも
のである。
電子計算機等において動作速度の高速化を図るためには
、集積回路チップの動作を高速化するだけではなく、複
数の集積回路チップを搭載し、各集積回路チップの入出
力信号を相互に接続するための配線基板内部での信号の
伝播遅れ時間をも短縮する必要がある。
、集積回路チップの動作を高速化するだけではなく、複
数の集積回路チップを搭載し、各集積回路チップの入出
力信号を相互に接続するための配線基板内部での信号の
伝播遅れ時間をも短縮する必要がある。
このためには、配線基板上に集積回路チップを高密度に
実装でき、基板内の信号伝播遅れ時間が小さく、集積回
路チップからスルーホールへの引き出し配線やスルーホ
ール自体が持つ寄生的な容量やインダクタンスが小さい
配線基板が必要となる。
実装でき、基板内の信号伝播遅れ時間が小さく、集積回
路チップからスルーホールへの引き出し配線やスルーホ
ール自体が持つ寄生的な容量やインダクタンスが小さい
配線基板が必要となる。
このような特性を持つ配線基板の一つに１日経エレクト
ロニクスエ９８５年６月１７日号２５１ページの図７に
示すセラミック多層配線基板がある。この配線基板は、
電源および接ｊ＠層を有するアルミナセラミック基板の
表面に、ポリイミド系樹脂に薄膜プロセスを適用して微
細な信号配線層を形成したものである。ポリイミド樹脂
の適用による低誘電率化、薄膜プロセスの適用による配
線の高ｖｊ！度化およびスルーホール長の短縮により、
配線基板に要求される上述の特性が有効に実現されてい
る。
ロニクスエ９８５年６月１７日号２５１ページの図７に
示すセラミック多層配線基板がある。この配線基板は、
電源および接ｊ＠層を有するアルミナセラミック基板の
表面に、ポリイミド系樹脂に薄膜プロセスを適用して微
細な信号配線層を形成したものである。ポリイミド樹脂
の適用による低誘電率化、薄膜プロセスの適用による配
線の高ｖｊ！度化およびスルーホール長の短縮により、
配線基板に要求される上述の特性が有効に実現されてい
る。
現在、大型計算機用の集積回路チップは高集積化と大電
力化が図られており、集積度１００００ゲートクラスの
集積回路チップの実用化が行なわれている。このような
高集積度のチップを配線基板上に実装するためには、上
述の薄膜配線を用いた基板を使用したとしても、多数の
信号配線層を大型の基板上に形成しなければならない。
力化が図られており、集積度１００００ゲートクラスの
集積回路チップの実用化が行なわれている。このような
高集積度のチップを配線基板上に実装するためには、上
述の薄膜配線を用いた基板を使用したとしても、多数の
信号配線層を大型の基板上に形成しなければならない。
一方、配線基板が大型化すると配線層内を走る配線の長
さが長（なり、直流抵抗による電圧降下が無視できなく
なる。これを改善するためには、信号配線の厚さを厚く
する必要があるが、薄膜プロセスにより犀い配線を形成
することは、非常に膨大なプロセス時間がかかる。従っ
て、配線層を全て薄膜プロセスを持ちいて形成すること
は、配線層数が多くかつ基板サイズが大型化するにつれ
、コストの点で不利となる。
さが長（なり、直流抵抗による電圧降下が無視できなく
なる。これを改善するためには、信号配線の厚さを厚く
する必要があるが、薄膜プロセスにより犀い配線を形成
することは、非常に膨大なプロセス時間がかかる。従っ
て、配線層を全て薄膜プロセスを持ちいて形成すること
は、配線層数が多くかつ基板サイズが大型化するにつれ
、コストの点で不利となる。
この場合、薄膜配線層の下部に存在するセラミック基板
の部分に厚膜配線プロセスを用いて信号配線層を形成す
れば、低コストで配線基板を形成することが可能である
が、セラミック基板内の信号配線層は、ポリイミド系樹
脂にＷＩ膜配線プロセスを組合せた信号配線層に比べて
比Ｒ電率が大きく、また配線やスルーホールを微細に形
成することは容易でない。
の部分に厚膜配線プロセスを用いて信号配線層を形成す
れば、低コストで配線基板を形成することが可能である
が、セラミック基板内の信号配線層は、ポリイミド系樹
脂にＷＩ膜配線プロセスを組合せた信号配線層に比べて
比Ｒ電率が大きく、また配線やスルーホールを微細に形
成することは容易でない。
本発明の目的は、信号伝播速度の低減を伴うこと無く、
信号伝送特性のよい薄膜配線層と低コストの厚膜配線層
を組合せた厚膜薄積層Ｒ４基板およびそれを用いた電子
回路装置を提供することにある。
信号伝送特性のよい薄膜配線層と低コストの厚膜配線層
を組合せた厚膜薄積層Ｒ４基板およびそれを用いた電子
回路装置を提供することにある。
本発明では、第１に、厚膜薄膜積層基板において、高速
に伝播させる必要のある信号配線を簿膜配線層に、また
それほど高速に伝播させる必要の無い信号配線を厚膜配
線層に配置することを特徴とする特に、クロック信号供
給用の信号配線や集積回路チップの検査、保守用の信号
配線を厚膜配線層に配置することができる。
に伝播させる必要のある信号配線を簿膜配線層に、また
それほど高速に伝播させる必要の無い信号配線を厚膜配
線層に配置することを特徴とする特に、クロック信号供
給用の信号配線や集積回路チップの検査、保守用の信号
配線を厚膜配線層に配置することができる。
第２に、厚膜配線層と薄膜配線層の接続については、両
者の接続を行なうための専用の配線層を薄膜配線層の最
下層に設け、任意の１膜配線層の信号スルーホールと任
意の厚膜配線層の信号スルーホールを接続可能とし、さ
らに厚膜配線層に接続する必要のある配線のみをこの専
用の配線層を用いて接続する。特に、集積回路チップか
ら集積回路チップ周辺の補修パッドに向けて拡大された
配線を、上記の専用の配線層を用いて、集積回路チップ
の下部に存在する厚膜配線層のスルーホールに戻してや
ることにより、より効果的に目的を達成することができ
る。
者の接続を行なうための専用の配線層を薄膜配線層の最
下層に設け、任意の１膜配線層の信号スルーホールと任
意の厚膜配線層の信号スルーホールを接続可能とし、さ
らに厚膜配線層に接続する必要のある配線のみをこの専
用の配線層を用いて接続する。特に、集積回路チップか
ら集積回路チップ周辺の補修パッドに向けて拡大された
配線を、上記の専用の配線層を用いて、集積回路チップ
の下部に存在する厚膜配線層のスルーホールに戻してや
ることにより、より効果的に目的を達成することができ
る。
また、上記の専用の配線層に信号配線パターンと電源配
線パターンを混在させ、電源配線パターンの幅を信号配
線パターンの幅より広く取っておくこと、あるいは専用
の配線層の配線経路を１種に固定せず、搭載する集積回
路チップの種類や数に応じて、計算機処理により自動配
線を行なうことがより好適である。
線パターンを混在させ、電源配線パターンの幅を信号配
線パターンの幅より広く取っておくこと、あるいは専用
の配線層の配線経路を１種に固定せず、搭載する集積回
路チップの種類や数に応じて、計算機処理により自動配
線を行なうことがより好適である。
第３に、厚膜配線層の信号スルーホールの直上に薄膜配
線層の信号スルーホール設け、両者を直結することによ
り、より効果的に厚膜配線層と薄膜配線層の接続を速成
することができる。この場合、厚膜配線層の格子ピッチ
を薄膜配線層の格子ピッチの整数倍に設定するのがより
好適である。
線層の信号スルーホール設け、両者を直結することによ
り、より効果的に厚膜配線層と薄膜配線層の接続を速成
することができる。この場合、厚膜配線層の格子ピッチ
を薄膜配線層の格子ピッチの整数倍に設定するのがより
好適である。
第４に、薄膜基板内部に存在する薄膜信号配線のうち、
最大の長さを有する配線の直流抵抗値が信号配線の特性
インピーダンス値の１０分の１以下となるように、各信
号配線の断面積を設定することを特徴とする。
最大の長さを有する配線の直流抵抗値が信号配線の特性
インピーダンス値の１０分の１以下となるように、各信
号配線の断面積を設定することを特徴とする。
第５に、薄膜基板内部の信号配線層の各Ｍを、正規の信
号配線用の層と補修用の信号配線層の２層構成とするこ
とを特徴とする。
号配線用の層と補修用の信号配線層の２層構成とするこ
とを特徴とする。
第６に、薄膜基板の格子ピッチの整数倍のピッチで、薄
膜基板内部のスルーホールを格子状に配列することを特
徴とする。
膜基板内部のスルーホールを格子状に配列することを特
徴とする。
第７に、厚膜基板内部の厚膜信号配線層の特性インピー
ダンス値と薄膜基板内部の薄膜信号配線層の特性インピ
ーダンス値を同じ値とすることを特徴とする。
ダンス値と薄膜基板内部の薄膜信号配線層の特性インピ
ーダンス値を同じ値とすることを特徴とする。
第８に、薄膜基板表面の補修パッドの直下の層に集積回
路チップの終端用の抵抗素子を配置し、これら抵抗素子
と補修パッドを非貫通スルーホールにより接続可能とす
ることを特徴とする。この場合、集積回路チップと補修
パッドの境界領域の直下には、上記の抵抗素子に電源を
供給するための電源配線層を配置しないことにより、よ
り効果的に目的を達成することができる。
路チップの終端用の抵抗素子を配置し、これら抵抗素子
と補修パッドを非貫通スルーホールにより接続可能とす
ることを特徴とする。この場合、集積回路チップと補修
パッドの境界領域の直下には、上記の抵抗素子に電源を
供給するための電源配線層を配置しないことにより、よ
り効果的に目的を達成することができる。
第９に、補修パッドと集積回路チップの境界領域の下部
に上記抵抗素子を形成し、補修パッドと抵抗素子を接続
するための専用の配線Ｍを設けることを特徴とする。
に上記抵抗素子を形成し、補修パッドと抵抗素子を接続
するための専用の配線Ｍを設けることを特徴とする。
第１０に、厚膜基板の裏面に存在する入出力ピン取り付
け用のパッドのうち、電源供給用の入力ピンを取り付け
るべきパッドには複数本のノ４膜基板内部のスルーホー
ルを接続し、信号供給用の入出力ピンを取り付けるべき
パッドには１本の厚膜基板内部のスルーホールを接続す
ることを特徴とする。
け用のパッドのうち、電源供給用の入力ピンを取り付け
るべきパッドには複数本のノ４膜基板内部のスルーホー
ルを接続し、信号供給用の入出力ピンを取り付けるべき
パッドには１本の厚膜基板内部のスルーホールを接続す
ることを特徴とする。
第１１に、配線基板として上記に述べてきた厚膜薄膜積
層基板を用い、該配線基板上に複数の集積回路チップを
搭載して、信号伝送特性の優れた電子回路装置を実現す
る。集積回路チップがＥＣＬ回路から構成されている場
合、より効果的である。
層基板を用い、該配線基板上に複数の集積回路チップを
搭載して、信号伝送特性の優れた電子回路装置を実現す
る。集積回路チップがＥＣＬ回路から構成されている場
合、より効果的である。
〔作用〕
本発明では、第工に、信号配線を高速に伝播させる必要
のあるものとないものとに分類し、高速に伝播させる必
要の有るものを薄膜配線層に、それほど高速に伝播させ
る必要の無いものを厚膜配線層に配置することを特徴と
する。すなわち、計算機等を構成する論理信号のなかに
は、その信号の伝播時間によって計算機の処理速度が決
定されてしまうため、できるだけ高速に伝播させる必要
のある信号と、それに比べれば伝播時間に余裕がありそ
れほど高速に伝播させる必要の無い信号の２種類がある
。従って、高速に伝播させるべき信号配線をＭ＋摸配線
磨に、それほど高速に伝播させる必要の無い４１号配線
を厚膜配線層に置くことにより、計算機の処理速度は、
薄膜配線層の遅れ時間によってのみ決定され、コスト改
善のために導入した厚膜信号配線での遅れ時間は計算機
の処理速度に影響を与えないことになる。このようなそ
れほど高速に伝播させる必要のない論理信号のうち、特
に厚膜配線層に配置して効果のある信号として、クロッ
ク供給用の信号と集積回路チップの検査、保守用の信号
があげられる。
のあるものとないものとに分類し、高速に伝播させる必
要の有るものを薄膜配線層に、それほど高速に伝播させ
る必要の無いものを厚膜配線層に配置することを特徴と
する。すなわち、計算機等を構成する論理信号のなかに
は、その信号の伝播時間によって計算機の処理速度が決
定されてしまうため、できるだけ高速に伝播させる必要
のある信号と、それに比べれば伝播時間に余裕がありそ
れほど高速に伝播させる必要の無い信号の２種類がある
。従って、高速に伝播させるべき信号配線をＭ＋摸配線
磨に、それほど高速に伝播させる必要の無い４１号配線
を厚膜配線層に置くことにより、計算機の処理速度は、
薄膜配線層の遅れ時間によってのみ決定され、コスト改
善のために導入した厚膜信号配線での遅れ時間は計算機
の処理速度に影響を与えないことになる。このようなそ
れほど高速に伝播させる必要のない論理信号のうち、特
に厚膜配線層に配置して効果のある信号として、クロッ
ク供給用の信号と集積回路チップの検査、保守用の信号
があげられる。
本発明によれば、信号伝播速度の低減を伴うこと無く、
信号伝送特性のよい薄膜配線層と低コストの厚膜配線を
組合せて、厚膜薄膜積層基板が得られる。
信号伝送特性のよい薄膜配線層と低コストの厚膜配線を
組合せて、厚膜薄膜積層基板が得られる。
第２に、薄膜配線層と厚膜配線層を接続するための専用
の配線層を用いるので、集積回路チップの任意の入出力
端子を薄膜配線層および厚膜配線層の両方に自由に接続
することが可能となる。また、薄膜配線層を高速で伝播
させたい信号配線については、厚膜配線層には−切つな
がらないことになるので、厚膜配線層のスルーホールが
持つ大きな寄生容量の影響を受けることがなく、より高
速な信号伝播を実現することができる。
の配線層を用いるので、集積回路チップの任意の入出力
端子を薄膜配線層および厚膜配線層の両方に自由に接続
することが可能となる。また、薄膜配線層を高速で伝播
させたい信号配線については、厚膜配線層には−切つな
がらないことになるので、厚膜配線層のスルーホールが
持つ大きな寄生容量の影響を受けることがなく、より高
速な信号伝播を実現することができる。
しかも、薄膜配線層内の＃膜信号配線パターン。
厚膜配線層内の厚膜信号配線パターン、両者を接続する
ための専用の配線パターンの３者に対して。
ための専用の配線パターンの３者に対して。
同時に自動配線を行なうことにより、接続すべき薄膜配
線層の信号スルーホールと厚膜配線層の信号スルーホー
ルの位置を、両者を接続する専用の配置１ＡＨのパター
ン長が最小となるよう設定するなどの最適化処理を行な
うことが可能となる。
線層の信号スルーホールと厚膜配線層の信号スルーホー
ルの位置を、両者を接続する専用の配置１ＡＨのパター
ン長が最小となるよう設定するなどの最適化処理を行な
うことが可能となる。
第３に１本発明によれば、薄膜配線層と厚膜配線層を接
続する専用の配線Ｍを設けず、厚膜配線層の信号スルー
ホールの、上部に薄膜配線層の信号スルーホールを直結
することもでき、この場合は、接続のために設けた専用
の配線層が不要となり、基板のコストが低減する。さら
に、接続のための除去できるので、さらに高速な信号伝
播が可能となる。
続する専用の配線Ｍを設けず、厚膜配線層の信号スルー
ホールの、上部に薄膜配線層の信号スルーホールを直結
することもでき、この場合は、接続のために設けた専用
の配線層が不要となり、基板のコストが低減する。さら
に、接続のための除去できるので、さらに高速な信号伝
播が可能となる。
第４に、本発明では、集積回路チップの高速動作を実現
するため、ＥＣＬ回路を使用し、また、集積回路チップ
間の信号接続には、終端抵抗で整合終端された伝送線路
を使用する。
するため、ＥＣＬ回路を使用し、また、集積回路チップ
間の信号接続には、終端抵抗で整合終端された伝送線路
を使用する。
この伝送線路として薄膜基板内の薄膜信号配線を用いる
と、信号配線の形状が微細なため、伝送線路は比較的大
きな抵抗値Ｒを内部に持つことになる。ＥＣＬ回路にお
いては、ある電圧レベルの信号が入力された場合に、そ
の信号をＨｉ ｇｈレベルどして認識できる最低の最圧
値Ｖ、＋（０、が存在するため、 Ｖｔｎ＞ ＶｉＨｍ＋ｒ＋ の条件が満足されなければならない。傳膜」に板内部に
存在する１４膜信号配線のうち、最大の長さを有する配
線の直流抵抗値が信号配線の特性インピーダンス値のｌ
０分の１以下となるように、各薄膜信号配線の断面積を
設定することにより、Ｖ ｒ Ｈ＞ Ｖ ｉ Ｈａｌｎ
の条件を満足させる。
と、信号配線の形状が微細なため、伝送線路は比較的大
きな抵抗値Ｒを内部に持つことになる。ＥＣＬ回路にお
いては、ある電圧レベルの信号が入力された場合に、そ
の信号をＨｉ ｇｈレベルどして認識できる最低の最圧
値Ｖ、＋（０、が存在するため、 Ｖｔｎ＞ ＶｉＨｍ＋ｒ＋ の条件が満足されなければならない。傳膜」に板内部に
存在する１４膜信号配線のうち、最大の長さを有する配
線の直流抵抗値が信号配線の特性インピーダンス値のｌ
０分の１以下となるように、各薄膜信号配線の断面積を
設定することにより、Ｖ ｒ Ｈ＞ Ｖ ｉ Ｈａｌｎ
の条件を満足させる。
第５に、簿膜基板内部の薄膜信号配線層の各層を、正規
の信号配線用の層と補修用の信号配線層の２層構成とす
ることにより、基板の歩留まり向上を図ることができる
。
の信号配線用の層と補修用の信号配線層の２層構成とす
ることにより、基板の歩留まり向上を図ることができる
。
第６に、薄膜基板の格子ピッチの整数倍のピッチで、薄
膜基板内部のスルーホールを格子状に配列するので、配
線領域をより有効に活用することができる。
膜基板内部のスルーホールを格子状に配列するので、配
線領域をより有効に活用することができる。
第７に、厚膜基板内部の厚膜信号配線層の特性インピー
ダンス値と薄膜基板内部の薄膜信号配線層の特性インピ
ーダンス値を整合させることにより、ノイズ発生要因の
一つが無視できることになり、基板の設計が容易となる
。
ダンス値と薄膜基板内部の薄膜信号配線層の特性インピ
ーダンス値を整合させることにより、ノイズ発生要因の
一つが無視できることになり、基板の設計が容易となる
。
第８に、薄膜基板表面の補修パッドの直下の層に集積回
路チップの終端用の抵抗素子を配置し、これら抵抗素子
と補修バットを非貫通スルーホールにより接続可能とす
ることにより、終端抵抗の下部の領域に薄膜信号配線を
通すことが可能となり、基板配線領域の有効活用を図る
ことができる。
路チップの終端用の抵抗素子を配置し、これら抵抗素子
と補修バットを非貫通スルーホールにより接続可能とす
ることにより、終端抵抗の下部の領域に薄膜信号配線を
通すことが可能となり、基板配線領域の有効活用を図る
ことができる。
第９に、終端抵抗素子を補修パッドと集積回路チップの
境界領域に配置することにより、終端抵抗素子の大きさ
を大きくすることが可能となる。
境界領域に配置することにより、終端抵抗素子の大きさ
を大きくすることが可能となる。
終端抵抗素子が大きくなると、終端抵抗素子の寸法ばら
つきに起因する抵抗値ばらつきが小さくなるので、より
高精度の終端抵抗素子を形成することが可能となる。
つきに起因する抵抗値ばらつきが小さくなるので、より
高精度の終端抵抗素子を形成することが可能となる。
第１０に、電源パッドに複数本の厚膜電源入力用スルー
ホールを接続することにより、厚膜電源入力用スルーホ
ールにおいて生じる電圧降下を最小限に低減することが
可能となる。
ホールを接続することにより、厚膜電源入力用スルーホ
ールにおいて生じる電圧降下を最小限に低減することが
可能となる。
第１１に、集積回路チップ間の信号伝播時間を抑えるこ
とができ、信号伝送特性の優れた。高速な電子回路装置
を実現できる。
とができ、信号伝送特性の優れた。高速な電子回路装置
を実現できる。
第１図は本発明の第１の実施例を示す断面図である。厚
膜薄膜積層基板は、アルミナセラミックを絶縁材料とし
、タングステンを導体材料とした厚膜配線層を積層した
厚膜基板１７およびポリイミドを絶縁材料とし、銅を導
体材料とした薄膜配線層を積層した薄膜基板１８から構
成されている。
膜薄膜積層基板は、アルミナセラミックを絶縁材料とし
、タングステンを導体材料とした厚膜配線層を積層した
厚膜基板１７およびポリイミドを絶縁材料とし、銅を導
体材料とした薄膜配線層を積層した薄膜基板１８から構
成されている。
また、厚膜薄膜積層基板の表面にｐ、ＥＣＬ回路により
構成された集積回路チップ１が半田製のＣＣＢバンプ２
により薄膜基板１８の表面に接続されている。
構成された集積回路チップ１が半田製のＣＣＢバンプ２
により薄膜基板１８の表面に接続されている。
集積回路チップ１からの出力信号のうち、薄膜基板１８
のみを通過する信号は、引き出し配線１３、検査パッド
３．薄膜信号スルーホール５を経由し、薄膜信号配線６
に入る。薄膜信号配線６に入った信号は、いま述べたの
と逆に薄膜信号スルーホール、検査パッド、引き出し配
線を通って。
のみを通過する信号は、引き出し配線１３、検査パッド
３．薄膜信号スルーホール５を経由し、薄膜信号配線６
に入る。薄膜信号配線６に入った信号は、いま述べたの
と逆に薄膜信号スルーホール、検査パッド、引き出し配
線を通って。
他の集積回路チップｌ′のＣＣＢバンプに入る。
また、薄膜信号配線６の上下には薄膜電源層７が存在し
、集積回路チップ１．１’への電源給電および薄膜配線
の交流接地層を兼ねている。
、集積回路チップ１．１’への電源給電および薄膜配線
の交流接地層を兼ねている。
次に、集積回路チップ１の出力の内、厚膜基板１７を通
過するものは、上述の薄膜基板のみを通過する信号と同
様に、引き出し配線１３．検査パッド３．Ｍ膜信号スル
ーホール５′を経由した後、薄膜信号スルーホール５′
の下部に接続された厚膜薄膜接続用の専用配線（以下、
接続配線）１２を経由して、厚膜基板１７の表面に形成
された接続パッド１１に入る。接続パッド１１の直下に
は厚膜信号スルーホール９が接続されており、信号は、
この厚膜信号スルーホール９から厚膜信号配線１０に入
る。厚膜信号配線１０に入った信号は、いま述べたのと
逆の経路をたどって、入力側の集積回路チップ１′に入
る。ここで、厚膜基板１７の内部に設けられた厚膜電源
層８は、薄膜電源層７と同様に集積回路チップｌ、１′
への電源給電および厚膜配線の交流接地層を兼ねている
。
過するものは、上述の薄膜基板のみを通過する信号と同
様に、引き出し配線１３．検査パッド３．Ｍ膜信号スル
ーホール５′を経由した後、薄膜信号スルーホール５′
の下部に接続された厚膜薄膜接続用の専用配線（以下、
接続配線）１２を経由して、厚膜基板１７の表面に形成
された接続パッド１１に入る。接続パッド１１の直下に
は厚膜信号スルーホール９が接続されており、信号は、
この厚膜信号スルーホール９から厚膜信号配線１０に入
る。厚膜信号配線１０に入った信号は、いま述べたのと
逆の経路をたどって、入力側の集積回路チップ１′に入
る。ここで、厚膜基板１７の内部に設けられた厚膜電源
層８は、薄膜電源層７と同様に集積回路チップｌ、１′
への電源給電および厚膜配線の交流接地層を兼ねている
。
また、厚膜基板１７内の厚膜電源Ｎ８と薄膜基板１８内
の簿膜電源層７は、厚膜電源スルーホール３８．電源接
続配線３９．薄膜電源スルーホール２９により相互接続
されており、この経路を経由して、厚膜電源スルーホー
ルに接続された電源ピン３５（第９図参照）から集積回
路チップ１゜ｌ′のＣＣＢ端子２への電源給電が行なわ
れる。
の簿膜電源層７は、厚膜電源スルーホール３８．電源接
続配線３９．薄膜電源スルーホール２９により相互接続
されており、この経路を経由して、厚膜電源スルーホー
ルに接続された電源ピン３５（第９図参照）から集積回
路チップ１゜ｌ′のＣＣＢ端子２への電源給電が行なわ
れる。
本実施例では、厚膜基板１７内の厚膜配線層１０にクロ
ック供給用の信号配線および集積回路チップの検査、保
守用の配線を、薄膜基板１８内の薄膜配線層６にはその
他の一般信号を収容し、薄膜信号配線６が４層、厚１１
！ａ信号配線１０が１４層の薄膜厚膜配線基板を形成し
た。基板の層構成を以下詳細に示す。
ック供給用の信号配線および集積回路チップの検査、保
守用の配線を、薄膜基板１８内の薄膜配線層６にはその
他の一般信号を収容し、薄膜信号配線６が４層、厚１１
！ａ信号配線１０が１４層の薄膜厚膜配線基板を形成し
た。基板の層構成を以下詳細に示す。
まず、薄膜基板１８は集積回路チップ側より、表面層、
終端抵抗層、引き出し配線層、第１の薄膜電源層、第１
の薄膜信号層、第２の薄膜信号層。
終端抵抗層、引き出し配線層、第１の薄膜電源層、第１
の薄膜信号層、第２の薄膜信号層。
第２の薄膜１１！源層、第３の薄膜信号層、第４の薄膜
信号層、第３の薄膜電源層の順に１０層の薄膜配線層か
ら構成されている。ここで１表面層は第１図において検
査パッド３が配置されている層、終端抵抗層は終端抵抗
４が配置様れている層、引き′出し配線層は引き出し配
線１３が配置されている層、第１と第３の薄膜電源層は
薄膜電源Ｍ７が配置されている層、第４の薄膜信号層は
薄膜信号配線６が配置されている層に相当する。第１．
第２、第３の薄膜信号層および第２の薄膜電源層につい
ては、図が繁雑になることを防ぐため記載を省略した。
信号層、第３の薄膜電源層の順に１０層の薄膜配線層か
ら構成されている。ここで１表面層は第１図において検
査パッド３が配置されている層、終端抵抗層は終端抵抗
４が配置様れている層、引き′出し配線層は引き出し配
線１３が配置されている層、第１と第３の薄膜電源層は
薄膜電源Ｍ７が配置されている層、第４の薄膜信号層は
薄膜信号配線６が配置されている層に相当する。第１．
第２、第３の薄膜信号層および第２の薄膜電源層につい
ては、図が繁雑になることを防ぐため記載を省略した。
薄膜基板１８の下部には、薄膜基板１８と厚膜基板１７
を接続するための専用の配線層３７を、薄膜プロセスを
用いて薄膜基板１８と一体に形成してあり、第１図に示
す信号接続配Ｉ？１１２および電源接続配６３９が配置
しである。
を接続するための専用の配線層３７を、薄膜プロセスを
用いて薄膜基板１８と一体に形成してあり、第１図に示
す信号接続配Ｉ？１１２および電源接続配６３９が配置
しである。
また、厚膜基板１７は、薄膜基板側より、接続パッド層
、第五の厚膜電′＃Ｘ層、第１の厚膜信号Ｒり。
、第五の厚膜電′＃Ｘ層、第１の厚膜信号Ｒり。
第２の厚膜信号層、第２の厚膜電源層、第３の厚ＩＩＩ
信号層、第４の厚１ｌｆｉ信号層、第３の厚膜電源パ、
ν 以下この繰渋返しで、第８のノー膜電源層、裏面層まで
、１４層の厚膜信号層が２層１組で８層の厚膜電源層の
間にはさまれた構成で、接続パッド乱および裏面層各１
層を加えた合計２４層からなる。
信号層、第４の厚１ｌｆｉ信号層、第３の厚膜電源パ、
ν 以下この繰渋返しで、第８のノー膜電源層、裏面層まで
、１４層の厚膜信号層が２層１組で８層の厚膜電源層の
間にはさまれた構成で、接続パッド乱および裏面層各１
層を加えた合計２４層からなる。
ここで、接続パッド層は第１図において接続パッド１工
が配置されている層に相当する。また、図が繁雑なるこ
とを防ぐため、第１図では、８Ｍの厚膜電源層のうち４
層のみを厚膜電源層８として、１４Ｎの厚膜信号層のう
ちｌｙｇｊのみを厚膜信号層、５ｉｉｏが配置されてい
る層として示した。
が配置されている層に相当する。また、図が繁雑なるこ
とを防ぐため、第１図では、８Ｍの厚膜電源層のうち４
層のみを厚膜電源層８として、１４Ｎの厚膜信号層のう
ちｌｙｇｊのみを厚膜信号層、５ｉｉｏが配置されてい
る層として示した。
本実施例の基板の格子ピッチは、薄膜配線層が５０μｍ
、厚膜配線層が５００μｍである。
、厚膜配線層が５００μｍである。
また、薄膜信号配線と厚膜信号配線の特性インピーダン
スは５６Ωの同一値とした。５６Ωの特性インピーダン
スを実現するため、薄膜配線層の場合、配線幅が２０μ
ｍ、配線厚さが２０μｍの薄膜信号配線を比誘電率３．
５ のポリイミド樹脂中に形成した。薄膜電源層から薄
膜信号配線までの距離は、第１の薄膜電源層から第１の
薄膜信号層までが２０１μｍ、第１の薄膜信号層から第
２の薄膜信号層までが２０μｍ、第２の薄膜信号層から
第２の薄［！源層までが２０μｍであり、他の薄膜配線
層と薄膜電源層の組合せの場合も同様である。
スは５６Ωの同一値とした。５６Ωの特性インピーダン
スを実現するため、薄膜配線層の場合、配線幅が２０μ
ｍ、配線厚さが２０μｍの薄膜信号配線を比誘電率３．
５ のポリイミド樹脂中に形成した。薄膜電源層から薄
膜信号配線までの距離は、第１の薄膜電源層から第１の
薄膜信号層までが２０１μｍ、第１の薄膜信号層から第
２の薄膜信号層までが２０μｍ、第２の薄膜信号層から
第２の薄［！源層までが２０μｍであり、他の薄膜配線
層と薄膜電源層の組合せの場合も同様である。
厚膜配線層の場合は、配線幅が１００μｍ、配線厚さが
３０μｍの厚膜信号配線を比誘電率９のアルミナセラミ
ック中に形成した。厚膜電源層から厚膜信号配線までの
距離は、第１の厚膜電源層から第Ｉの厚膜信号層までが
２００μｍ、第１の厚膜信号層から第２の厚膜信号層ま
でが２００μｍ、第２の厚膜信号層から第２の厚膜１！
源層までが２ｏＯμｍであり、他の厚膜配線層と厚膜電
源層の組合せの場合も同様である。
３０μｍの厚膜信号配線を比誘電率９のアルミナセラミ
ック中に形成した。厚膜電源層から厚膜信号配線までの
距離は、第１の厚膜電源層から第Ｉの厚膜信号層までが
２００μｍ、第１の厚膜信号層から第２の厚膜信号層ま
でが２００μｍ、第２の厚膜信号層から第２の厚膜１！
源層までが２ｏＯμｍであり、他の厚膜配線層と厚膜電
源層の組合せの場合も同様である。
次に動作を説明する。まず、第１に、信号配線を高速に
伝播させる必要のあるものとないものとに分類し、高速
に伝播させる必要の有るものを薄膜配線層に、それほど
高速に伝播させる必要の無いものを厚膜配線層に配置す
る。
伝播させる必要のあるものとないものとに分類し、高速
に伝播させる必要の有るものを薄膜配線層に、それほど
高速に伝播させる必要の無いものを厚膜配線層に配置す
る。
厚膜薄膜積層基板の代表例として、信号配線層が１４層
からなるアルミナセラミック環の厚膜基板１７の上部に
、信号層ｌｌＡｒが、４層からなるポリイミド製の薄Ｉ
ＰＡ基板１８を積層したものを考える。
からなるアルミナセラミック環の厚膜基板１７の上部に
、信号層ｌｌＡｒが、４層からなるポリイミド製の薄Ｉ
ＰＡ基板１８を積層したものを考える。
格子ピッチは、厚膜基板を５００μｍ、薄膜基板を５０
μｍとする。この場合、薄１摸部分と厚膜部分の格子ピ
ッチが１０倍異なることから、ｓ脱基板の信号配線ＭＩ
Ｍ当たりと厚膜基板の信号配線層１ＯＮ当たりの配線収
容量が等しいことを考慮すると、この基板を全て薄膜信
号層Ｓ層を用いて形成した場合の等価的な信号配線の層
数は５．４層、同様に全て厚膜信号配線層を用いて形成
した場合の等価的な信号配線の層数は５４層となる。
μｍとする。この場合、薄１摸部分と厚膜部分の格子ピ
ッチが１０倍異なることから、ｓ脱基板の信号配線ＭＩ
Ｍ当たりと厚膜基板の信号配線層１ＯＮ当たりの配線収
容量が等しいことを考慮すると、この基板を全て薄膜信
号層Ｓ層を用いて形成した場合の等価的な信号配線の層
数は５．４層、同様に全て厚膜信号配線層を用いて形成
した場合の等価的な信号配線の層数は５４層となる。
また、同一の配線収容量の基板を形成する場合。
Ｎ１ｉ！！配線形プロセスのコストは厚膜配線形成プロ
セスのコストの約１０倍となる。従って、上記の薄膜配
線層のみで形成した基板のコストを１．０厚膜配線層の
みで形成した基板のコストを０．１とおいた場合の、厚
膜薄膜積層基板の相対的なコストを概算すると、 となり、薄膜配線層のみで形成した場合に比べて、約２
３％のコストが低減できている。
セスのコストの約１０倍となる。従って、上記の薄膜配
線層のみで形成した基板のコストを１．０厚膜配線層の
みで形成した基板のコストを０．１とおいた場合の、厚
膜薄膜積層基板の相対的なコストを概算すると、 となり、薄膜配線層のみで形成した場合に比べて、約２
３％のコストが低減できている。
しかしながら、アルミナセラミックの比Ｍｌｌ率は約９
．ポリイミド樹脂の比誘電率は約３．５であることを考
慮すると、一般に配線基板の信号伝播遅れ時間は基板材
料の比１ＩＶｆａ率の平方根に比例するので、厚膜信号
配線と薄膜信号配線の伝播遅れ時間の差は約１．６ 倍
にもなり、このままでは。
．ポリイミド樹脂の比誘電率は約３．５であることを考
慮すると、一般に配線基板の信号伝播遅れ時間は基板材
料の比１ＩＶｆａ率の平方根に比例するので、厚膜信号
配線と薄膜信号配線の伝播遅れ時間の差は約１．６ 倍
にもなり、このままでは。
遅いアルミナセラミック厚膜基板部分により計算機の処
理性能が制限されてしまう。
理性能が制限されてしまう。
一方、計算機等を構成する論理信号のなかには。
その信号の伝播時間によって計算機の処理速度が決定さ
れてしまうため、できるだけ高速に伝播させる必要のあ
る信号と、それに比べれば伝播時間に余裕がありそれほ
ど高速に伝播させる必要の無い信号の２種類がある。従
って、高速に伝播させるべき信号配線を薄膜配線層に、
それほど高速に伝播させる必要の無い信号配線を厚膜配
線層に置くことにより、計算機の処理速度は、薄膜信号
配線の遅れ時間によってのみ決定され、コスト教養のた
めに導入した厚膜信号配線での遅れ時間は計算機の処理
速度に影響を与えないことになる。
れてしまうため、できるだけ高速に伝播させる必要のあ
る信号と、それに比べれば伝播時間に余裕がありそれほ
ど高速に伝播させる必要の無い信号の２種類がある。従
って、高速に伝播させるべき信号配線を薄膜配線層に、
それほど高速に伝播させる必要の無い信号配線を厚膜配
線層に置くことにより、計算機の処理速度は、薄膜信号
配線の遅れ時間によってのみ決定され、コスト教養のた
めに導入した厚膜信号配線での遅れ時間は計算機の処理
速度に影響を与えないことになる。
上記のそれほど高速に伝播させる必要のない論理信号の
うち、特に厚膜配線層に配置して効果のある信号として
、クロック供給用の信号と集積回路チップの検査、保守
用の信号があげられる。
うち、特に厚膜配線層に配置して効果のある信号として
、クロック供給用の信号と集積回路チップの検査、保守
用の信号があげられる。
クロック供給用の信号の目的は、配ｍ基板上の全ての集
積回路チップの同期を取ることであるから、基板上の各
集積回路チップに信号が供給された時点で各信号の位相
がそろっていればよい。つまり、クロック供給用の集積
回路チップから出力された信号が、他の一般の集積回路
チップに対し時間的に同時に到達すれば、その絶対的な
遅れ時間は問題とならないことになる。従って、クロッ
ク供給用の配線は、全てのクロック用配線が同じ長さに
なっていれば、厚膜配線層に配置されていたとしても計
算機等の処理速度に影響を与えることはない。
積回路チップの同期を取ることであるから、基板上の各
集積回路チップに信号が供給された時点で各信号の位相
がそろっていればよい。つまり、クロック供給用の集積
回路チップから出力された信号が、他の一般の集積回路
チップに対し時間的に同時に到達すれば、その絶対的な
遅れ時間は問題とならないことになる。従って、クロッ
ク供給用の配線は、全てのクロック用配線が同じ長さに
なっていれば、厚膜配線層に配置されていたとしても計
算機等の処理速度に影響を与えることはない。
また、集積回路チップの検査、保守用の配線は、集積回
路チップ内のラッチ回路に信号をセットしたり、ラッチ
回路から信号を読みだしたりして。
路チップ内のラッチ回路に信号をセットしたり、ラッチ
回路から信号を読みだしたりして。
集積回路チップ内の論理動作が正常であることを確認す
ることが目的である。従って、集積回路チップの検査、
保守用の配線を厚膜配線層に配置し、ラッチ回路への信
号のセットやラッチ回路からの信号の読出しが遅くなっ
たとしても、これが計算機等の動作速度を低下させるこ
とにはならず、また、検査、保守機能自体にも影響を与
えることはない。
ることが目的である。従って、集積回路チップの検査、
保守用の配線を厚膜配線層に配置し、ラッチ回路への信
号のセットやラッチ回路からの信号の読出しが遅くなっ
たとしても、これが計算機等の動作速度を低下させるこ
とにはならず、また、検査、保守機能自体にも影響を与
えることはない。
第２に、薄膜基板と厚膜基板を接続するための専用の配
、ｓ！層について述べる。第１図に示すように、この専
用の配線層３７は、薄膜基板１８と厚膜基板１７の間に
存在するので、薄膜基板の任意の信号スルーホール５′
の最下部と厚膜基板の任意の信号スルーホール９の最上
部を接続配線１２により接続することができる。従って
、集積回路チップの入出力端子２ ＣＣＣＢバンブ等、
以下同じ）を薄膜基板１８の信号スルーホール５に接続
しておくことにより、薄膜配線層のみを使用する場合は
、この信号スルーホール５からそのまま薄膜信号配線６
を引き出せばよく、また、厚膜基板１７内の犀膜配Ｉ１
１層１０を使用する場合は、薄膜基板１８の信号スルー
ホール５′と厚膜基板１７の信号スルーホール９を上記
の接続配線１２を用いて接続すればよい。このようむ接
続方式を採出することにより、集積回路チップの任意の
入出力端子を必要に応じて薄膜基板内の薄膜配線あるい
は厚＋１！ｌ基板内の厚膜配線のいずれかに自由に接続
することが可鉋となる。また、ノ１膜配線Ｍに接続する
必要の無い薄膜配線層の信号スルーホール５、つまり、
薄膜配ｌＩｉＩＭを高速で伝播させたい信号配線につい
ては、厚膜基板には−切つながらないことになるので、
厚膜配線基板のスルーホールが持つ大きな寄生容量の影
響を受けることがなく、より高速な信号伝播を実現する
ことができる。
、ｓ！層について述べる。第１図に示すように、この専
用の配線層３７は、薄膜基板１８と厚膜基板１７の間に
存在するので、薄膜基板の任意の信号スルーホール５′
の最下部と厚膜基板の任意の信号スルーホール９の最上
部を接続配線１２により接続することができる。従って
、集積回路チップの入出力端子２ ＣＣＣＢバンブ等、
以下同じ）を薄膜基板１８の信号スルーホール５に接続
しておくことにより、薄膜配線層のみを使用する場合は
、この信号スルーホール５からそのまま薄膜信号配線６
を引き出せばよく、また、厚膜基板１７内の犀膜配Ｉ１
１層１０を使用する場合は、薄膜基板１８の信号スルー
ホール５′と厚膜基板１７の信号スルーホール９を上記
の接続配線１２を用いて接続すればよい。このようむ接
続方式を採出することにより、集積回路チップの任意の
入出力端子を必要に応じて薄膜基板内の薄膜配線あるい
は厚＋１！ｌ基板内の厚膜配線のいずれかに自由に接続
することが可鉋となる。また、ノ１膜配線Ｍに接続する
必要の無い薄膜配線層の信号スルーホール５、つまり、
薄膜配ｌＩｉＩＭを高速で伝播させたい信号配線につい
ては、厚膜基板には−切つながらないことになるので、
厚膜配線基板のスルーホールが持つ大きな寄生容量の影
響を受けることがなく、より高速な信号伝播を実現する
ことができる。
この場合、専用の配線層３７を薄膜多層配線層１８の最
下層に形成することにより、接続配線１２として微細な
薄膜配線を使用することが可能となるので、専用の配線
層３７に必要な配線層数を低減することができる。
下層に形成することにより、接続配線１２として微細な
薄膜配線を使用することが可能となるので、専用の配線
層３７に必要な配線層数を低減することができる。
また、信号特性上、接続配＄１２の特性インピーダンス
値が薄膜信号層ｓ６および厚膜信号配線１０の特性イン
ピーダンス値と一致していることが望ましいが、専用の
配線層３７は基板材料の異なる薄膜多層配線層１８と厚
膜信号配線屓１７の中間に存在するので、絶縁材料厚の
正確な制御を行なうことが容易でなく、絶縁材料厚に大
きく左右される接続配線１２の特性インピーダンス値も
ばらついてしまう、しかし、本構造における接続配線の
長さは数ｍと短く、信号伝播上は集中定数素子と考える
ことができるので、容量成分による反射ノイイ槌Ｓ問題
とならない範囲であれば、特性インピーダンスの偵を薄
膜信号配線６あるいは厚膜信号配線１０と一致させる必
要はない、従って、接続配ＩＩ！１２の特性インピーダ
ンス値が簿膜信号層、ｔｌＡ６およびＪ’ｄ １１％信
号配置ｓ、１ｏの特性インピーダンス値と異なっていて
もよいという条件を設定することにより、薄膜基板１８
と厚；換基板１７の境界部分における絶縁材料厚の正確
な制御が不要となり、基板形成プロセスの簡略化が図れ
る。
値が薄膜信号層ｓ６および厚膜信号配線１０の特性イン
ピーダンス値と一致していることが望ましいが、専用の
配線層３７は基板材料の異なる薄膜多層配線層１８と厚
膜信号配線屓１７の中間に存在するので、絶縁材料厚の
正確な制御を行なうことが容易でなく、絶縁材料厚に大
きく左右される接続配線１２の特性インピーダンス値も
ばらついてしまう、しかし、本構造における接続配線の
長さは数ｍと短く、信号伝播上は集中定数素子と考える
ことができるので、容量成分による反射ノイイ槌Ｓ問題
とならない範囲であれば、特性インピーダンスの偵を薄
膜信号配線６あるいは厚膜信号配線１０と一致させる必
要はない、従って、接続配ＩＩ！１２の特性インピーダ
ンス値が簿膜信号層、ｔｌＡ６およびＪ’ｄ １１％信
号配置ｓ、１ｏの特性インピーダンス値と異なっていて
もよいという条件を設定することにより、薄膜基板１８
と厚；換基板１７の境界部分における絶縁材料厚の正確
な制御が不要となり、基板形成プロセスの簡略化が図れ
る。
さらに、薄膜配線層の格子ピッチと厚膜配線層の格子ピ
ッチの差が１０倍程度と大きい場合には、厚膜信号層の
スルーホール数が薄膜信号層のスルーホール数に比べて
極端に少なくなるので、薄膜配線層のスルーホールの近
傍に、接続すべき厚膜配線層の信号スルーホールを配置
できない場合が多く生ずる。このような場合においても
、上記の専用の配線層３７を用いることにより、任意の
スルーホール間の接続が可能となるので、容易に遠方に
あるスルーホール同志を接続することができる。
ッチの差が１０倍程度と大きい場合には、厚膜信号層の
スルーホール数が薄膜信号層のスルーホール数に比べて
極端に少なくなるので、薄膜配線層のスルーホールの近
傍に、接続すべき厚膜配線層の信号スルーホールを配置
できない場合が多く生ずる。このような場合においても
、上記の専用の配線層３７を用いることにより、任意の
スルーホール間の接続が可能となるので、容易に遠方に
あるスルーホール同志を接続することができる。
また、薄膜基板（薄膜多層配線Ｍ）１８の表面には、補
修バッド３と呼ばれる集積回路チップの検査補修用パタ
ーンが、集積回路チップ１の周囲の領域に存在し、集積
回路チップの入出力端子２と補修バッド３は、薄膜基板
内の引出し配線１３により結線されている。また、薄膜
多層配線層１８の信号スルーホール５，５′は補修バッ
ド３に直結されており、集積回路チップ１の直下の薄膜
には、有効な信号スルーホール５．５′は存在しない、
一般に、薄膜多屓配ｍ層の格子ピッチは非常に微細であ
るので、集積回路チップ直下の領域に信号スルーホール
を配置しなくても、十分な数の信号スルーホールを確保
することは可能であるが、格子ピッチの大きい厚膜多層
配ａ基板１７においては、スルーホール９の配置可能な
格子点の数が薄膜多層配線基板１８に比べて少ないので
、集積回路チップ直下の部分を信号スルーホールとして
使用しないことは得策ではない、この場合。
修バッド３と呼ばれる集積回路チップの検査補修用パタ
ーンが、集積回路チップ１の周囲の領域に存在し、集積
回路チップの入出力端子２と補修バッド３は、薄膜基板
内の引出し配線１３により結線されている。また、薄膜
多層配線層１８の信号スルーホール５，５′は補修バッ
ド３に直結されており、集積回路チップ１の直下の薄膜
には、有効な信号スルーホール５．５′は存在しない、
一般に、薄膜多屓配ｍ層の格子ピッチは非常に微細であ
るので、集積回路チップ直下の領域に信号スルーホール
を配置しなくても、十分な数の信号スルーホールを確保
することは可能であるが、格子ピッチの大きい厚膜多層
配ａ基板１７においては、スルーホール９の配置可能な
格子点の数が薄膜多層配線基板１８に比べて少ないので
、集積回路チップ直下の部分を信号スルーホールとして
使用しないことは得策ではない、この場合。
補修バッド３に直結された薄膜多層配線基板の信号スル
ーホール５′を、上述の専用の配線層１２を用いて、集
積回路チップ１の直下の領域に存在する厚膜多層配線基
板１７内部の信号スルーホール９に接続することにより
、厚膜多層配線基板内部の信号スルーホール配置可能な
格子点を全て有効に使用することが可能となり、不必要
な配線領域の増加を防ぐことができる。
ーホール５′を、上述の専用の配線層１２を用いて、集
積回路チップ１の直下の領域に存在する厚膜多層配線基
板１７内部の信号スルーホール９に接続することにより
、厚膜多層配線基板内部の信号スルーホール配置可能な
格子点を全て有効に使用することが可能となり、不必要
な配線領域の増加を防ぐことができる。
以上においては、薄膜多層配Ｍ基板と厚膜多層配線基板
における信号配線の接続に閣し述べてきたが、配線基板
内部には、信号配線の他に集積回路チップに電源°を供
給するための電源配線が存在し、この電源配線のための
薄膜電源層７と厚膜電源層８との間の接続も必要である
。これに関しては、上述の専用の配線Ｍ３７に、信号接
続のための配線１２と電源接続のための配線３９を混在
させることにより、新たな配線Ｍを追加したり１本来信
号配線を収容するための薄膜配線対や厚膜配線層の一部
を使用することな（、電源の接続を行なうことが可能と
なる。
における信号配線の接続に閣し述べてきたが、配線基板
内部には、信号配線の他に集積回路チップに電源°を供
給するための電源配線が存在し、この電源配線のための
薄膜電源層７と厚膜電源層８との間の接続も必要である
。これに関しては、上述の専用の配線Ｍ３７に、信号接
続のための配線１２と電源接続のための配線３９を混在
させることにより、新たな配線Ｍを追加したり１本来信
号配線を収容するための薄膜配線対や厚膜配線層の一部
を使用することな（、電源の接続を行なうことが可能と
なる。
この場合、一般に信号配線の電流量に比へで電源配線の
電流量は大きいので、信号接続配線１２に比べて電源接
続配線３９の配線パターン軸を太くしておくことが有効
であり、これにより直流電圧降下や交流ノイズを最小限
に押さえることが可能となる。
電流量は大きいので、信号接続配線１２に比べて電源接
続配線３９の配線パターン軸を太くしておくことが有効
であり、これにより直流電圧降下や交流ノイズを最小限
に押さえることが可能となる。
上述の専用の配線層３７を用いて接続すべき薄１ｈ乙
膜多ｍｐ線基板１８のスルーホール５’ 、２９と厚膜
多層配線基板１７のスルーホール９．３８の位置は、配
線基板に搭載される集積回路チップ１゜１′の種類によ
って異なり、あらかじめ固定した配線パターンを基板内
部に配置しておくことは不可能である。薄膜多層配線基
板１８や厚膜多層配線基板１７内部の信号配線パターン
６あるいは１０に関しては、従来より計算機等を用いた
自動配線処理が行なわれているが、接続のための専用の
配線層３７に関しても、上記の信号配線パターン６ある
いは１０と同時に自動配線処理を行なうことが有効であ
る。この薄膜多層配線基板１８内の信号配線パターン６
、厚膜多層配線基板１７内の信号配線パターン１０、両
者を接続するための専用の配線層３７内の配線パターン
１２の３者に対して、同時に自動配線を行なうことによ
り、接続すべき薄膜多層配線基板１８の信号スルーホー
ル５′と厚膜多層配線基板１７の信号スルーホール９の
位置を、両者を接続する専用の配線層３７内の配線パタ
ーン１２の長さが最小となるよう設定するなどの最適化
処理を行なうことが可能とむる。
多層配線基板１７のスルーホール９．３８の位置は、配
線基板に搭載される集積回路チップ１゜１′の種類によ
って異なり、あらかじめ固定した配線パターンを基板内
部に配置しておくことは不可能である。薄膜多層配線基
板１８や厚膜多層配線基板１７内部の信号配線パターン
６あるいは１０に関しては、従来より計算機等を用いた
自動配線処理が行なわれているが、接続のための専用の
配線層３７に関しても、上記の信号配線パターン６ある
いは１０と同時に自動配線処理を行なうことが有効であ
る。この薄膜多層配線基板１８内の信号配線パターン６
、厚膜多層配線基板１７内の信号配線パターン１０、両
者を接続するための専用の配線層３７内の配線パターン
１２の３者に対して、同時に自動配線を行なうことによ
り、接続すべき薄膜多層配線基板１８の信号スルーホー
ル５′と厚膜多層配線基板１７の信号スルーホール９の
位置を、両者を接続する専用の配線層３７内の配線パタ
ーン１２の長さが最小となるよう設定するなどの最適化
処理を行なうことが可能とむる。
次に、薄膜多層配線基板１８と厚膜多層配線基板１７を
接続する専用の配線層３７を設けず、厚膜多層配線基板
１７の信号スルーホール９の上部に１＃膜多層配線基板
１８の信号スルーホール５′を直結した場合について述
べる。
接続する専用の配線層３７を設けず、厚膜多層配線基板
１７の信号スルーホール９の上部に１＃膜多層配線基板
１８の信号スルーホール５′を直結した場合について述
べる。
第２図は本発明の第２の実施例を示す断面図である０本
実施例において、厚膜信号スルーホール９は、第１の実
施例において示したような接続配線１２を介さず薄膜信
号スルーホール１９に直結しである０本実施例において
、厚膜多層配線基板１７を通過する信号は、第１の実施
例と同様にぢき出し配線１３．検査パッド３．薄膜信号
スルーホール５を経由したのちに、第１の実施例とは異
なり薄膜信号配線６を経由して薄膜信号スルーホール１
９に入る。上述のように、厚膜多層配線基板内に存在す
る全ての厚膜信号スルーホールは、それぞれの厚膜信号
スルーホールの直上に存在する薄膜信号スルーホールに
接続されており、いま述べている信号経路の場合も、薄
膜信号スルーホール１９に入った信号はその直下の厚膜
信号スルーホール９を経由して、厚膜信号配線１０に入
る。
実施例において、厚膜信号スルーホール９は、第１の実
施例において示したような接続配線１２を介さず薄膜信
号スルーホール１９に直結しである０本実施例において
、厚膜多層配線基板１７を通過する信号は、第１の実施
例と同様にぢき出し配線１３．検査パッド３．薄膜信号
スルーホール５を経由したのちに、第１の実施例とは異
なり薄膜信号配線６を経由して薄膜信号スルーホール１
９に入る。上述のように、厚膜多層配線基板内に存在す
る全ての厚膜信号スルーホールは、それぞれの厚膜信号
スルーホールの直上に存在する薄膜信号スルーホールに
接続されており、いま述べている信号経路の場合も、薄
膜信号スルーホール１９に入った信号はその直下の厚膜
信号スルーホール９を経由して、厚膜信号配線１０に入
る。
厚膜信号配線１０からは、いま述べたのと逆の経路をた
どって入力側の集積回路チップ１′に信号が伝わる。
どって入力側の集積回路チップ１′に信号が伝わる。
本実施例では、厚膜配線層の格子ピッチを５００μｍ、
薄膜配線層の格子ピッチを５０μｍと１両者の比を１０
倍に設定した。その他の諸元については、厚膜配線層と
薄膜配線層との接続方法を除き第１の実施例と同様であ
る。
薄膜配線層の格子ピッチを５０μｍと１両者の比を１０
倍に設定した。その他の諸元については、厚膜配線層と
薄膜配線層との接続方法を除き第１の実施例と同様であ
る。
第２図に示すように、この場合、薄膜多層配線基板１８
と厚膜多層配線基板１７の間の信号接続は、集積回路チ
ップ１，１′の入出力端子２に接続されている＃膜多層
配線基板１８の信号スルーホール５′と、厚膜多層配線
基板１７の信号スルーホール９に直結された薄膜多層配
線基板１８の信号スルーホール１９を、薄膜多層配線基
板１８内の一般の信号配線６を用いて接続することによ
り行なう、この方式を用いることにより、上述の接続の
ために設けた専用の配線層３７が不要となり、基板のコ
ストが低減する。さらに、接続のための専用の配線層３
７が持つ寄生容量やインダクタンスが除去できるので、
さらに高速な信号伝播が可能となる。
と厚膜多層配線基板１７の間の信号接続は、集積回路チ
ップ１，１′の入出力端子２に接続されている＃膜多層
配線基板１８の信号スルーホール５′と、厚膜多層配線
基板１７の信号スルーホール９に直結された薄膜多層配
線基板１８の信号スルーホール１９を、薄膜多層配線基
板１８内の一般の信号配線６を用いて接続することによ
り行なう、この方式を用いることにより、上述の接続の
ために設けた専用の配線層３７が不要となり、基板のコ
ストが低減する。さらに、接続のための専用の配線層３
７が持つ寄生容量やインダクタンスが除去できるので、
さらに高速な信号伝播が可能となる。
また、現在多くの配線基板では、基板の表部を格子と呼
ぶＸおよびＹ方向の升目に区切り、各格子点にスルーホ
ールを設けることがよく行なわれているが、前述の接続
のための専用の配線層３７を用いない方式を適用する場
合、厚膜多層配線基板１７の格子ピッチが薄膜多層配線
基板１８の格子ピッチの整数倍になっていれば、厚ｌＩ
Ｑ多層配線基板１７の格子点と薄膜多層配線基板１８の
格子点が全て重なり合うので、厚膜多層配線基板１７の
信号スルーホール９の上部にＮｐＩＡ多層配線基板１８
の信号スルーホール１９を容易に配置することができる
。
ぶＸおよびＹ方向の升目に区切り、各格子点にスルーホ
ールを設けることがよく行なわれているが、前述の接続
のための専用の配線層３７を用いない方式を適用する場
合、厚膜多層配線基板１７の格子ピッチが薄膜多層配線
基板１８の格子ピッチの整数倍になっていれば、厚ｌＩ
Ｑ多層配線基板１７の格子点と薄膜多層配線基板１８の
格子点が全て重なり合うので、厚膜多層配線基板１７の
信号スルーホール９の上部にＮｐＩＡ多層配線基板１８
の信号スルーホール１９を容易に配置することができる
。
薄膜信号配線層における信号配線パターンの断面積の最
適化について述べる２本発明では、集積回路チップの高
速動作を実現するため、ＥＣＬ回路を使用する。また、
第４図（ａ）に示すようトこ。
適化について述べる２本発明では、集積回路チップの高
速動作を実現するため、ＥＣＬ回路を使用する。また、
第４図（ａ）に示すようトこ。
集積回路チップ１，１′間の信号接続には、終端抵抗４
で整合終端された特性インピーダンスＺａの伝送線路２
１を使用する。
で整合終端された特性インピーダンスＺａの伝送線路２
１を使用する。
この伝送線路２１として薄膜多Ｍ配線基板］−８内の信
号配ｓ６を用いる場合を考えると、信号配線６の形状が
微細なため、伝送線路２１は比較的大きな抵抗値Ｒを内
部に持つことになる。従って。
号配ｓ６を用いる場合を考えると、信号配線６の形状が
微細なため、伝送線路２１は比較的大きな抵抗値Ｒを内
部に持つことになる。従って。
送端側のＡ点で集積回路チツブエ内の出力回路２２から
Ｈｉｇｈレベルの論理信号Ｃ′＃、圧Ｖ。Ｈ）が伝送線
路２１に出力された場合、受端側のＢ点で集積Ｍ路チッ
プ１′内の入力回路２３に入力される電圧Ｖ、Ｈは、第
４図（ｂ）に示すように、の電圧隊（を生じてしまう。
Ｈｉｇｈレベルの論理信号Ｃ′＃、圧Ｖ。Ｈ）が伝送線
路２１に出力された場合、受端側のＢ点で集積Ｍ路チッ
プ１′内の入力回路２３に入力される電圧Ｖ、Ｈは、第
４図（ｂ）に示すように、の電圧隊（を生じてしまう。
一方、Ｅ ＣＬ ｋ；ｌ路においては、ある電圧レベル
の信号が人力された場合に、その信号をＨｉｇｈレベル
として認識できる最低の電圧値ＶＩＨＩＩＩ１１が存在
するため、 Ｖ ｕ＋＞ Ｖ ＩＨｍｌｎ
＋＋・（２）の条件が満足されなければならない、ここ
で、設計上の安全係数として（１）式の右辺に２を乗じ
たものを（２）式に代入し、Ｒ／ Ｚ ｏについて整理
すると、 を得る。
の信号が人力された場合に、その信号をＨｉｇｈレベル
として認識できる最低の電圧値ＶＩＨＩＩＩ１１が存在
するため、 Ｖ ｕ＋＞ Ｖ ＩＨｍｌｎ
＋＋・（２）の条件が満足されなければならない、ここ
で、設計上の安全係数として（１）式の右辺に２を乗じ
たものを（２）式に代入し、Ｒ／ Ｚ ｏについて整理
すると、 を得る。
第４１＋！！Ｉ （ｃ）は、（３）式を、 ＭＥＣＩ、
１００００シリーズＥＣＬチツプの諸元を例に取り示し
たものである。同図より、チップの特性上生ずる■。Ｈ
ばらつきの範囲（−０，９６〜−〇、８１Ｖ）では、Ｒ
／Ｚｏを約１０％以ドと取れば、Ｖ＋Ｈ＞ＶｉＨｍ＋、
ｎの条件を満足できることがわかる。
１００００シリーズＥＣＬチツプの諸元を例に取り示し
たものである。同図より、チップの特性上生ずる■。Ｈ
ばらつきの範囲（−０，９６〜−〇、８１Ｖ）では、Ｒ
／Ｚｏを約１０％以ドと取れば、Ｖ＋Ｈ＞ＶｉＨｍ＋、
ｎの条件を満足できることがわかる。
また、Ｒの値は、信号配線の長さをし、断匍積を８・抵
抗率をＲおくと Ｒ＝ρＬ／Ｓ ・・
・（４）で与えられるので、配線基板内の信号配線のう
ち最大の配線長を持つ配線に対して、 Ｒ”０．ＩＺ。
抗率をＲおくと Ｒ＝ρＬ／Ｓ ・・
・（４）で与えられるので、配線基板内の信号配線のう
ち最大の配線長を持つ配線に対して、 Ｒ”０．ＩＺ。
となるＳの値を、（４）式より求めてやればよい。
次に、補修用の信号配線層について述べる。第５図（ａ
）は、薄膜多層配線基板１８の内部を示し、薄膜信号ス
ルーホール５から、薄膜信号配線６を経由し、薄膜信号
スルーホール５′に伝わる信号配線経路を例に取り、補
修用の信号配、Ｗ、＊の働きを示した断加図である。こ
こで、例えば、薄膜信号配線６と薄膜信号スルーホール
５′間の接続部分に欠陥２７が存在すると、信号配線経
路として使用することはできなくなる。これに対して、
第５図（ａ）では、薄膜信号配線層６の上部に設けた補
修用の配線層２５を用いて、薄膜信号スルーホール５．
補修用スルーホール２６．補修用配置ｌ；Ａ２５．薄膜
信号スルーホール５′としう代替え信号経路を形成し、
基板の歩留まり向上を図っている。
）は、薄膜多層配線基板１８の内部を示し、薄膜信号ス
ルーホール５から、薄膜信号配線６を経由し、薄膜信号
スルーホール５′に伝わる信号配線経路を例に取り、補
修用の信号配、Ｗ、＊の働きを示した断加図である。こ
こで、例えば、薄膜信号配線６と薄膜信号スルーホール
５′間の接続部分に欠陥２７が存在すると、信号配線経
路として使用することはできなくなる。これに対して、
第５図（ａ）では、薄膜信号配線層６の上部に設けた補
修用の配線層２５を用いて、薄膜信号スルーホール５．
補修用スルーホール２６．補修用配置ｌ；Ａ２５．薄膜
信号スルーホール５′としう代替え信号経路を形成し、
基板の歩留まり向上を図っている。
次に、この歩留まり向上効果を具体的に示す６今、基板
１層当たりの歩留まりをαとおくと、補修用配線層を持
たない基板において、ｎ層の基板を形成した場合、基板
当たりの歩留まりはα″となる。これに対して、補修用
配線層を持つ裁也では、正規の信号配線Ｍ１層１たりに
おいて（１−α）の確立で生ずる欠陥を、補修用配線層
によりα（１−α）の割合で救済可能であるので、正規
の信号配線層と、これと対となっている補修用のα＋α
（ニーα）＝α（２−α） ・・・（５）に
改善できる。従って、ｎ層の基板を形成した場合の基板
当たりの歩留まりは、 （α（２−α））０ となる。
１層当たりの歩留まりをαとおくと、補修用配線層を持
たない基板において、ｎ層の基板を形成した場合、基板
当たりの歩留まりはα″となる。これに対して、補修用
配線層を持つ裁也では、正規の信号配線Ｍ１層１たりに
おいて（１−α）の確立で生ずる欠陥を、補修用配線層
によりα（１−α）の割合で救済可能であるので、正規
の信号配線層と、これと対となっている補修用のα＋α
（ニーα）＝α（２−α） ・・・（５）に
改善できる。従って、ｎ層の基板を形成した場合の基板
当たりの歩留まりは、 （α（２−α））０ となる。
第５図（ｂ）は、上記のｖｉ論をふまえ、α；０．７
の場合における基板層数ｎと歩梢まりの関係を、補修配
線層のある場合と無い場合について比較したものである
。ここで１歩留まり５０％の点について見てみると、補
修配置１Ａｋ４の無い基板は、２層までの基板が形成可
能であるのに対して、補本 修配線層のある基板では、約７層はでの基板が形成可能
となり、歩留まり改善効果が現われている。
の場合における基板層数ｎと歩梢まりの関係を、補修配
線層のある場合と無い場合について比較したものである
。ここで１歩留まり５０％の点について見てみると、補
修配置１Ａｋ４の無い基板は、２層までの基板が形成可
能であるのに対して、補本 修配線層のある基板では、約７層はでの基板が形成可能
となり、歩留まり改善効果が現われている。
薄膜基板内部のスルーホールを格子状に配置する場合に
ついて述べる。基板の配線方式としては、一般に、格子
点上にはスルーホールのみを配置し、スルーホール間に
配線を通す方式と、格子点上にスルーホールと配線の両
方の配置を許可する方式の２種類がある。前者の場合に
は、任意の格子点上にスルーホールを配置しても、それ
により配線領域が削られてしまうことはないが、後者の
方式では、任意の格子点上にスルーホールを配置すると
、そのスルーホール自身により配線領域が分断されてし
まうため、スルーホールの配置に工夫を要する。この後
者の場合において、薄膜基板内部のＮ格子×Ｎ格子の局
所的な領域にｍ２個のスルーホールを配置する場合を考
えると、スルーホールをランダムに配置した場合は、Ｎ
本の配線領域のうちｍ ” Ｋの領域がスルーホールに
より分断されてしまう。これに対して、スルーホールを
ｍ×用の格子状に直くと１分断される配線領位の本数は
ｍ本のみとなり、配線領域の有効活用に効果がある。な
お、上記の議論は、ｍ ／ Ｎが０．１〜０．５ 程度
と小さい場合であり、ｍ ／ Ｎが大きくなると、スル
ーホールをランダムに配置した場合でも、分断される配
線領域の数はｍ２からｍに近付いていくが、あらかじめ
、スルーホールを格子状に配置した場合の値ｍより改善
されることはなＮ。
ついて述べる。基板の配線方式としては、一般に、格子
点上にはスルーホールのみを配置し、スルーホール間に
配線を通す方式と、格子点上にスルーホールと配線の両
方の配置を許可する方式の２種類がある。前者の場合に
は、任意の格子点上にスルーホールを配置しても、それ
により配線領域が削られてしまうことはないが、後者の
方式では、任意の格子点上にスルーホールを配置すると
、そのスルーホール自身により配線領域が分断されてし
まうため、スルーホールの配置に工夫を要する。この後
者の場合において、薄膜基板内部のＮ格子×Ｎ格子の局
所的な領域にｍ２個のスルーホールを配置する場合を考
えると、スルーホールをランダムに配置した場合は、Ｎ
本の配線領域のうちｍ ” Ｋの領域がスルーホールに
より分断されてしまう。これに対して、スルーホールを
ｍ×用の格子状に直くと１分断される配線領位の本数は
ｍ本のみとなり、配線領域の有効活用に効果がある。な
お、上記の議論は、ｍ ／ Ｎが０．１〜０．５ 程度
と小さい場合であり、ｍ ／ Ｎが大きくなると、スル
ーホールをランダムに配置した場合でも、分断される配
線領域の数はｍ２からｍに近付いていくが、あらかじめ
、スルーホールを格子状に配置した場合の値ｍより改善
されることはなＮ。
厚膜基板および薄膜基板のインピーダンス整合について
述べる。これまで述べてきた厚膜薄１漠積層基板の厚膜
部分と薄膜部分は物理的には別の物であるが、配線基板
の設計上は、なるべく両者の特性上の差が設計の制限要
因として表面に出てこないような利用の仕方が望ましい
。この制限要因の一つとして、厚膜基板部分と薄膜基板
部分の信号配線の特性インピーダンス不整合が考えられ
る。
述べる。これまで述べてきた厚膜薄１漠積層基板の厚膜
部分と薄膜部分は物理的には別の物であるが、配線基板
の設計上は、なるべく両者の特性上の差が設計の制限要
因として表面に出てこないような利用の仕方が望ましい
。この制限要因の一つとして、厚膜基板部分と薄膜基板
部分の信号配線の特性インピーダンス不整合が考えられ
る。
一般に、特性インピーダンスの異なる線路を接続場合に
反射ノイズを生じる。従って、特性インピーダンスが不
整合の状態では、薄膜基板内のみを通過する信号と厚膜
基板を経由する信号では、発生するノイズ量が異なるこ
とにｆ、ｇす、配線経路の決定を行なう場合の判断が複
雑となる。これに対して、薄膜基板部分と厚膜部分の信
号配線の特性インピーダンスを整合させておけば、ノイ
ズ発生要因の一つが無理できることになり、・基板の設
計が容易となる。
反射ノイズを生じる。従って、特性インピーダンスが不
整合の状態では、薄膜基板内のみを通過する信号と厚膜
基板を経由する信号では、発生するノイズ量が異なるこ
とにｆ、ｇす、配線経路の決定を行なう場合の判断が複
雑となる。これに対して、薄膜基板部分と厚膜部分の信
号配線の特性インピーダンスを整合させておけば、ノイ
ズ発生要因の一つが無理できることになり、・基板の設
計が容易となる。
薄膜基板表面の補修パッドの直下に信号終端を行なうた
めの抵抗素子を配置する方法について述べる。第６図（
ａ）は、薄膜基板１８の表面に存在する補修パッド３を
示す平面図である。また。
めの抵抗素子を配置する方法について述べる。第６図（
ａ）は、薄膜基板１８の表面に存在する補修パッド３を
示す平面図である。また。
第６図（ａ）のＡ−Ａ’断面を第６ｔｌ！Ｉ （ｂ）に
。
。
Ｂ−Ｂ’断面を第６図（ｃ）に示す、補修パッド３の直
下の配Ｍ、Ｍには、終端抵抗４および終端抵抗に電源を
供給するための電源層２８が設けてあり、補修パッド３
と終端抵抗４は非貫通スルーホール３０により選択的に
接続可能である。このように補修パッド３の直下の層に
終端抵抗４を形成したことにより、終端抵抗４の下部の
領域に薄膜信号配線６′を通すことが可能となり、基板
配線領域の有効活用を図ることができる。
下の配Ｍ、Ｍには、終端抵抗４および終端抵抗に電源を
供給するための電源層２８が設けてあり、補修パッド３
と終端抵抗４は非貫通スルーホール３０により選択的に
接続可能である。このように補修パッド３の直下の層に
終端抵抗４を形成したことにより、終端抵抗４の下部の
領域に薄膜信号配線６′を通すことが可能となり、基板
配線領域の有効活用を図ることができる。
また、補修パッド３と集積回路チップ１の入出力端子（
図示せず）は、第６図（ｃ）に示す引き出し配［１３に
より相互接続されている。この弓き出し配線１３は、終
端抵抗用電源７１２８と薄膜電源層７により挾まれてお
り、これらの電源層に対して容量を持つ。この容量は、
引き出し配線１３の信号伝播遅れの一要因となり、小さ
いことが望ましい、ここで、第７図は終端抵抗用電源層
２８の一部分を示す平面図であるが、集積回路チップの
信号入出力および電源端子が存在する領域２８′と終端
抵抗４が存在する領域２８を分離し。
図示せず）は、第６図（ｃ）に示す引き出し配［１３に
より相互接続されている。この弓き出し配線１３は、終
端抵抗用電源７１２８と薄膜電源層７により挾まれてお
り、これらの電源層に対して容量を持つ。この容量は、
引き出し配線１３の信号伝播遅れの一要因となり、小さ
いことが望ましい、ここで、第７図は終端抵抗用電源層
２８の一部分を示す平面図であるが、集積回路チップの
信号入出力および電源端子が存在する領域２８′と終端
抵抗４が存在する領域２８を分離し。
面者の間に終端用電源荊が存在しない領域を設けている
。第６図（ｃ）に示す引き出し配線１３は。
。第６図（ｃ）に示す引き出し配線１３は。
領域２８′のクリアランス３１′を通過するスルーホー
ルと領域２８のクリアランス３１を通過するスルーホー
ルを接続しているため、上記に示すように終端抵抗用電
源層を２つの領域２８．２８’に分離することにより、
電源層が存在しない部分では容量が低減され、従って信
号伝播送れ時間を低減することができる。
ルと領域２８のクリアランス３１を通過するスルーホー
ルを接続しているため、上記に示すように終端抵抗用電
源層を２つの領域２８．２８’に分離することにより、
電源層が存在しない部分では容量が低減され、従って信
号伝播送れ時間を低減することができる。
薄膜基板表面の補修パッドと集積回路チップの境界部分
の直下に信号終端を行なうための抵抗素子を配置する方
法について述べる。第８図（ａ）は、補修パッド３と集
積囲路チップ１の境界部分の直下に存在する終端抵抗索
子４を示す断面図である。また、終端抵抗索子４に電源
を供給するための電源層２８の平面図を第８図（ｂ）＆
こ示す。
の直下に信号終端を行なうための抵抗素子を配置する方
法について述べる。第８図（ａ）は、補修パッド３と集
積囲路チップ１の境界部分の直下に存在する終端抵抗索
子４を示す断面図である。また、終端抵抗索子４に電源
を供給するための電源層２８の平面図を第８図（ｂ）＆
こ示す。
第６図、第７図に示した補修パッド３の直トに終端抵抗
素子４を配置する場合では、補修パッド３から出ている
複数本のスルーホールと終端抵抗素子が接触することを
避けるため、終端抵抗素子の大きさを補修パッドの大き
さ以上にすることは不可能である。しかし、終端抵抗素
子を補修パッドと集積回路チップの境界領域に配置する
ことにより、この制限が無くなるため、終端抵抗素子４
の大きさを大きくすることが可能となる。ここで。
素子４を配置する場合では、補修パッド３から出ている
複数本のスルーホールと終端抵抗素子が接触することを
避けるため、終端抵抗素子の大きさを補修パッドの大き
さ以上にすることは不可能である。しかし、終端抵抗素
子を補修パッドと集積回路チップの境界領域に配置する
ことにより、この制限が無くなるため、終端抵抗素子４
の大きさを大きくすることが可能となる。ここで。
の寸法ばらつきに起因する抵抗値ばらつきが小さくなる
ので、まり島精度の終端抵抗索子４を形成することが可
能となる。また、補修パッド３と終端抵抗素子４との接
続は、終端抵抗接続用配線３２を用いて行なわれる。さ
らに、この方法においても、先の補修パッドの直下に終
端抵抗素子を置いた場合と同様に、終端抵抗素子４の下
部の領域はスルーホール等によって占有されていないの
で、配線領域として自由に使用することが可能である。
ので、まり島精度の終端抵抗索子４を形成することが可
能となる。また、補修パッド３と終端抵抗素子４との接
続は、終端抵抗接続用配線３２を用いて行なわれる。さ
らに、この方法においても、先の補修パッドの直下に終
端抵抗素子を置いた場合と同様に、終端抵抗素子４の下
部の領域はスルーホール等によって占有されていないの
で、配線領域として自由に使用することが可能である。
次に信号ピンおよび電源ピンを取り付けるためのパッド
におけるスルーホールの配置方法について述べる。
におけるスルーホールの配置方法について述べる。
第３図は、本発明の第３の実施例を示す断海図であり、
本実施例では、厚膜薄膜ＩＮ）ｔｊ基板から基板外部に
信号を取り出す方法について述べる。厚膜薄膜積層基板
の下面には、コバール製の信号ピン１６が半田熱によっ
て信号パッド２０にロウ付けされている。信号パッド２
０は、厚膜配線層１７内部窄弘厚膜信号入出力用スルー
ホール１４に接続されており、厚膜信号入出力用スルー
ホール１４の直上には、薄膜信号入出力用スルーホール
１５が直結されている。この厚膜信号入出力用スルーホ
ール１４と薄膜信号入出力用スルーホール１５は、それ
らが信号ピン１６に電気的に接続されているという点を
除いては、第２の実施例に示した厚膜信号スルーホール
９と薄膜信号スルーホール１９の関係と全く等価であり
、寸法形状等も一致している。
本実施例では、厚膜薄膜ＩＮ）ｔｊ基板から基板外部に
信号を取り出す方法について述べる。厚膜薄膜積層基板
の下面には、コバール製の信号ピン１６が半田熱によっ
て信号パッド２０にロウ付けされている。信号パッド２
０は、厚膜配線層１７内部窄弘厚膜信号入出力用スルー
ホール１４に接続されており、厚膜信号入出力用スルー
ホール１４の直上には、薄膜信号入出力用スルーホール
１５が直結されている。この厚膜信号入出力用スルーホ
ール１４と薄膜信号入出力用スルーホール１５は、それ
らが信号ピン１６に電気的に接続されているという点を
除いては、第２の実施例に示した厚膜信号スルーホール
９と薄膜信号スルーホール１９の関係と全く等価であり
、寸法形状等も一致している。
従って、第２の実施例に示したのと同様に方法を用いて
、集積回路チップ１の信号端子を簿膜信号入出力用スル
ーホール１５に接続してやれば。
、集積回路チップ１の信号端子を簿膜信号入出力用スル
ーホール１５に接続してやれば。
集積回路チップの信号を厚膜薄膜積層基板の外部へ導き
だすことができる。
だすことができる。
また、第９図（ａ）は、厚膜基板１７の裏面層３３の信
号パッド２０および電源パッド３４の配置を示したもの
である。信号パッド２０および電源パッド３４は、それ
ぞれ等間隔に並んでおり、また、信号バンド２０と電源
パッド３４は、配置ると面心状の配置となる。
号パッド２０および電源パッド３４の配置を示したもの
である。信号パッド２０および電源パッド３４は、それ
ぞれ等間隔に並んでおり、また、信号バンド２０と電源
パッド３４は、配置ると面心状の配置となる。
これらのパッドのうち、［源バッド３４と厚膜電源入力
用スルーホール３８の接続状況を、第９図（ａ）のＡ−
Ａ’断面について示したものが第９図（ｂ）である。電
源パッド３４は、パッド内に複数の格子点を含むことが
可能な大きさを持ち。
用スルーホール３８の接続状況を、第９図（ａ）のＡ−
Ａ’断面について示したものが第９図（ｂ）である。電
源パッド３４は、パッド内に複数の格子点を含むことが
可能な大きさを持ち。
かつ格子点の中間にパッドの中心がくるように配置され
ているため、パッド１個に対して複数本のスルーホール
３８が接続可能となる。一般に、信号ピン１６に対して
、電源ピン３５には大量の電流が流れるため、電源ピッ
ド３４に複数本の厚膜電源入力用スルーホール３８を接
続することにより、厚膜型電源入力用スルーホールにお
いて生じる電圧降下を最小限に低減することが可能とな
る。
ているため、パッド１個に対して複数本のスルーホール
３８が接続可能となる。一般に、信号ピン１６に対して
、電源ピン３５には大量の電流が流れるため、電源ピッ
ド３４に複数本の厚膜電源入力用スルーホール３８を接
続することにより、厚膜型電源入力用スルーホールにお
いて生じる電圧降下を最小限に低減することが可能とな
る。
これに対して、信号人出力パッド２０と犀膜信号入出力
用スルーホール１４の接続状況を、第９図（ａ）のＢ−
Ｂ’断面について示したものが第９図（Ｃ）である。信
号パッド２０は、電源パッド３４と同一の大きさである
が、パッドの中心を格子点上に一゛子いるため、パッド
には１本の信号入出カスルーホール１４が接続可能とな
っている。
用スルーホール１４の接続状況を、第９図（ａ）のＢ−
Ｂ’断面について示したものが第９図（Ｃ）である。信
号パッド２０は、電源パッド３４と同一の大きさである
が、パッドの中心を格子点上に一゛子いるため、パッド
には１本の信号入出カスルーホール１４が接続可能とな
っている。
次に、上述した厚膜薄膜積層基板を用いた電子回路装置
について述べる。
について述べる。
第１０図は、本発明の第４の実施例を示す断面図である
。電子回路装置４０は、第１．第２、あるいは第３の実
施例において述べた厚膜配ａＭ１７の上部に薄膜配線層
１８を積層した厚膜薄膜積層基板の表面に、ＣＣＢバン
プ２を用いて多数の集積回路チップｌを接続し、かつ相
互接続を行なったものである。厚膜薄膜積層基板の下面
には。
。電子回路装置４０は、第１．第２、あるいは第３の実
施例において述べた厚膜配ａＭ１７の上部に薄膜配線層
１８を積層した厚膜薄膜積層基板の表面に、ＣＣＢバン
プ２を用いて多数の集積回路チップｌを接続し、かつ相
互接続を行なったものである。厚膜薄膜積層基板の下面
には。
基板内の配線を外部の配線ボードに接続するための信号
ピン１６および電源ピン３５が設けられている。第１０
図に示すように、配線基板上に多数の集積回路チップ１
を搭載した電子回路装置に厚膜薄膜積層基板を採用する
ことにより、電子回路装置を低コスト化することが可能
となり、かつ集積回路チップ間の信号伝播時間を最小限
に抑えることが可能となる。
ピン１６および電源ピン３５が設けられている。第１０
図に示すように、配線基板上に多数の集積回路チップ１
を搭載した電子回路装置に厚膜薄膜積層基板を採用する
ことにより、電子回路装置を低コスト化することが可能
となり、かつ集積回路チップ間の信号伝播時間を最小限
に抑えることが可能となる。
よるＥＣＬＩＵ！回路使用上の制約を取り除くことがで
きるので、厚膜薄膜積層基板を用いた電子回路装置は、
集積回路チップｌとしてＥＣＬ回路を用いる場合、特に
有効となり、高速な処理速度を有する電子回路装置を実
現することができる。
きるので、厚膜薄膜積層基板を用いた電子回路装置は、
集積回路チップｌとしてＥＣＬ回路を用いる場合、特に
有効となり、高速な処理速度を有する電子回路装置を実
現することができる。
本発明によれば、信号の伝播遅れ時間を増加させること
なく、低コストの厚膜配線基板と高性能の薄膜配線層を
積層することができる。その結果。
なく、低コストの厚膜配線基板と高性能の薄膜配線層を
積層することができる。その結果。
従来に比べ低コストかつ高性能な電子計算機等の大型論
理装置を実現することができる。
理装置を実現することができる。
第１＠は本発明の第１の実施例を示す断面図、第２図は
本発明の第２の実施例を示す断面図、第３図は本発明の
第３の実施例を示す断固図、第４図は配線抵抗の許容上
限値を示す図、第５図は補修用配線層を示す図、第６図
は終端抵抗素子の配置方法を示す図、第７図は終端抵抗
用電源層を示す平面図、第８図は第２の終端抵抗配置方
法を示方法を示す図、第１０図は本発明の第４の実施例
を示す断面図である。 １・・・集積回路チップ、２・・・ＣＣＢバンプ、３・
・・検査パッド、４・・・終端抵抗、５・・・薄膜信号
スルーホール、６・・・薄膜信号配線、７・・・薄ｗＡ
電源層、８・・・厚膜電源層、９・・・厚膜信号スルー
ホール、ＩＯ・・・厚膜信号配線、１１・・・接続パッ
ド、１２・・・接続配線、１３・・・引き出し配線、１
４・・・厚膜信号入出力用スルーホール、１５・・・薄
膜信号入出力用スルーホール、１６・・・信号ピン、１
７・・・厚膜配線層、１８・・・薄膜配線層、１９・・
・薄膜信号スルーホール。 ２０・・・信号パッド、２１・・・伝送線路、２２・・
・出力回路、２３・・・入力回路、２５・・・補修用配
線、２６・・・補修用スルーホール、２７・・・欠陥部
分、２８・・・終端抵抗用電源層、２９・・・薄膜電源
スルーホール、３０・・・薄膜非貫通スルーホール、３
１・・・クリアランス、３２・・・終端抵抗接続用配線
、３３・・・裏面層。 ３４・・・電源パッド、３５・・・電源ピン、３６・・
・厚膜電源入力用スルーホール、３７・・・接続専用の
配線続配線。 ４０・・・電子回路装置。 第 琶 第 図 ９ 簿号逮イＲスルーホール 第 図 〃 億号バ外 罵 ■ （ｂ） 薄７１！眉鮫 帆 （層） ＝１艷Ｓ 冨 巨 ３θ 】ｐ浮騨ト弯４色スルーホーｊし 纂 図 ３１、３１′ ７す了ラン入 冨 ３ 図 Ｚ 琢塙撰坑護焼助は １ρ 図 耕回路４．ｙ７’
本発明の第２の実施例を示す断面図、第３図は本発明の
第３の実施例を示す断固図、第４図は配線抵抗の許容上
限値を示す図、第５図は補修用配線層を示す図、第６図
は終端抵抗素子の配置方法を示す図、第７図は終端抵抗
用電源層を示す平面図、第８図は第２の終端抵抗配置方
法を示方法を示す図、第１０図は本発明の第４の実施例
を示す断面図である。 １・・・集積回路チップ、２・・・ＣＣＢバンプ、３・
・・検査パッド、４・・・終端抵抗、５・・・薄膜信号
スルーホール、６・・・薄膜信号配線、７・・・薄ｗＡ
電源層、８・・・厚膜電源層、９・・・厚膜信号スルー
ホール、ＩＯ・・・厚膜信号配線、１１・・・接続パッ
ド、１２・・・接続配線、１３・・・引き出し配線、１
４・・・厚膜信号入出力用スルーホール、１５・・・薄
膜信号入出力用スルーホール、１６・・・信号ピン、１
７・・・厚膜配線層、１８・・・薄膜配線層、１９・・
・薄膜信号スルーホール。 ２０・・・信号パッド、２１・・・伝送線路、２２・・
・出力回路、２３・・・入力回路、２５・・・補修用配
線、２６・・・補修用スルーホール、２７・・・欠陥部
分、２８・・・終端抵抗用電源層、２９・・・薄膜電源
スルーホール、３０・・・薄膜非貫通スルーホール、３
１・・・クリアランス、３２・・・終端抵抗接続用配線
、３３・・・裏面層。 ３４・・・電源パッド、３５・・・電源ピン、３６・・
・厚膜電源入力用スルーホール、３７・・・接続専用の
配線続配線。 ４０・・・電子回路装置。 第 琶 第 図 ９ 簿号逮イＲスルーホール 第 図 〃 億号バ外 罵 ■ （ｂ） 薄７１！眉鮫 帆 （層） ＝１艷Ｓ 冨 巨 ３θ 】ｐ浮騨ト弯４色スルーホーｊし 纂 図 ３１、３１′ ７す了ラン入 冨 ３ 図 Ｚ 琢塙撰坑護焼助は １ρ 図 耕回路４．ｙ７’
Claims (23)
- １．信号配線層を内部に有する厚膜基板上に信号配線層
を内部に有する薄膜基板を積層した集積回路チツプ搭載
用の配線基板において，高速に伝播させる必要のある信
号配線の少なくとも一部を該薄膜基板内部の信号配線層
に配置し、高速に伝播させる必要のない信号配線の少な
くとも一部を該厚膜基板内部の信号配線層に配置したこ
とを特徴とする厚膜薄膜積層基板。 - ２．上記厚膜基板内部の信号配線層にクロツク供給用の
信号配線を配置したことを特徴とする請求項１記載の厚
膜薄膜積層基板。 - ３．上記厚膜基板内部の信号配線層に集積回路チップの
検査，保守用の信号配線を配置したことを特徴とする請
求項１または２記載の厚膜薄膜積層基板。 - ４．信号配線層を内部に有する厚膜基板上に信号配線層
を内部に有する薄膜基板を積層した集積回路チツプ搭載
用の配線基板において、該薄膜基板内部の信号配線層と
該厚膜基板内部の信号配線層の間に該薄膜基板内部の信
号配線層と該厚膜基板内部の信号配線層の接続を行なう
べき専用の配線層を設け、該専用の配線層を用いて該薄
膜基板内部のスルーホールと該厚膜基板内部のスルーホ
ールを接続することを特徴とする厚膜薄膜積層基板。 - ５．上記専用の配線層が上記薄膜基板の最下層の配線層
に設けられていることを特徴とする請求項４記載の厚膜
薄膜積層基板。 - ６．上記専用の配線層の内部に存在する信号配線の特性
インピーダンスが、上記薄膜基板の信号配線層の特性イ
ンピーダンスと異なつていることを特徴とする請求項４
または５記載の厚膜薄膜積層基板。 - ７．上記薄膜基板内部のスルーホール数が上記厚膜基板
内部のスルーホール数より多く、該厚膜基板内部のスル
ーホールの全てを該薄膜基板内のスルーホールのいずれ
かに接続可能なことを特徴とする請求項４または５記載
の厚膜薄膜積層基板。 - ８．上記薄膜基板表面に設けた集積回路チップから上記
厚膜基板内部のスルーホールまでを結ぶ信号経路が、該
集積回路チツプから該薄膜基板の表面の該集積回路チツ
プの周辺部に存在する補修パツドまで信号を導くための
引き出し配線層、該補修パツドの直下に存在し該補修パ
ツドに接続されているスルーホール、該スルーホールと
上記厚膜基板内部のスルーホールを接続する上記専用の
配線層からなり、該厚膜基板内に存在するスルーホール
の少なくとも一部が、該集積回路チツプ直下の部分に存
在することを特徴とする請求項４または５記載の厚膜薄
膜積層基板。 - ９．上記専用の配線層が、上記薄膜基板と上記厚膜基板
の信号の接続を行なうための配線と電源の接続を行なう
ための配線とを同一の配線層内に存在することを特徴と
する請求項４または５記載の厚膜薄膜積層基板。 - １０．上記専用の配線層は、信号配線を行なう配線パタ
ーンに比較し、電源配線を行なう配線パターンの配線幅
が広いことを特徴とする請求項９記載の厚膜薄膜積層基
板。 - １１．上記専用の配線層の内部の配線ルートをあらかじ
め固定しておかず、上記薄膜基板内部あるいは上記厚膜
基板内部の信号配線と同時に、計算機等による処理を用
いて自動的に配線を行なうことを特徴とする請求項４ま
たは５記載の厚膜薄膜積層基板。 - １２．信号配線層を内部に有する厚膜基板上に信号配線
層を内部に有する薄膜基板を積層した集積回路チツプ搭
載用の配線基板において．該厚膜基板内部のスルーホー
ルと該薄膜基板内部のスルーホールが、直接接続されて
いることを特徴とする厚膜薄膜積層基板。 - １３．上記厚膜基板の格子ピツチが上記薄膜基板の格子
ピッチの整数倍になつていることを特徴とする請求項１
２記載の厚膜薄膜積層基板。 - １４．信号配線層を内部に有する厚膜基板上に信号配線
層を内部に有する薄膜基板を積層した集積回路チツプ搭
載用の配線基板において、該薄膜基板内部の信号配線の
うち最大の長さを有する配線の直流抵抗が該配線の特性
インピーダンス値の１０分の１以下の値となるように、
該薄膜基板内部の信号配線の導体断面積が設定されてい
ることを特徴とする厚膜薄膜積層基板。 - １５．信号配線層を内部に有する厚膜基板上に信号配線
層を内部に有する薄膜基板を積層した集積回路チツプ搭
載用の配線基板において、該薄膜基板内部の信号配線層
が、補修用の信号配線層を含むことを特徴とする厚膜薄
膜積層基板。 - １６．信号配線層を内部に有する厚膜基板上に信号配線
層を内部に有する薄護基板を積層した集積回路チツプ搭
載用の配線基板において、該薄膜基板内部のスルーホー
ルを該薄膜基板の格子ピツチの整数倍のピツチで格子状
に配置したことを特徴とする厚膜薄膜積層基板。 - １７．信号配線層を内部に有する厚膜基板上に信号配線
層を内部に有する薄膜基板を積層した集積回路チツプ搭
載用の配線基板において、該厚膜基板内部の信号配線の
特性インピーダンス値と該薄膜基板内部の信号配線の特
性インピーダンス値が等しいことを特徴とする厚膜薄膜
積層基板。 - １８．信号配線層を内部に有する厚膜基板上に信号配線
層を内部に有する薄膜基板を積層した集積回路チップ搭
載用の配線基板において、該薄膜基板表面の補修パツド
の直下に、該集積回路チツプの終端を行なうための抵抗
素子が配置されており、かつ該抵抗素子と該補修パツド
が非貫通スルーホールにより接続可能であることを特徴
とする厚膜薄膜積層基板。 - １９．上記抵抗素子に電源を供給するための電源配線層
が、上記集積回路チツプと上記補修パツドの境界部分の
直下には存在しないことを特徴とする請求項１８に記載
の厚膜薄膜積層基板。 - ２０．信号配線層を内部に有する厚膜基板上に信号配線
層を内部に有する薄膜基板を積層した集積回路チツプ搭
載用の配線基板において、該薄膜基板表面の補修パツド
と集積回路チツプとの境界部分の直下に、該集積回路チ
ツプの終端を行なうための抵抗素子が配置されており、
かつ該抵抗素子と該補修パツドを結線するための専用の
配線層を有することを特徴とする厚膜薄膜積層基板。 - ２１．信号配線層を内部に有する厚膜基板上に信号配線
層を内部に有する薄膜基板を積層した集積回路チップ搭
載用の配線基板において、該厚膜基板の裏面に存在する
入出力ピン取り付け用のパツドのうち、電源供給用の入
力ピンを取り付けるべきパツドには複数の厚膜基板内部
のスルーホールを接続し、信号供給用の入出力ピンを取
り付けるべきパツドには１本の厚膜基板内部のスルーホ
ールを接続することを特徴とする厚膜薄膜積層基板。 - ２２．複数の集積回路チツプあるいは集積回路パツケー
ジを搭載し、該集積回路チツプあるいは集積回路パツケ
ージの電気的な相互接続を行なう配線基板および外部と
の信号入出力を行なうピンまたはコネクタを有する電子
回路装置において、該配線基板が信号配線層を内部に有
する厚膜基板上に信号配線層を内部に有する薄膿基板を
積層した厚膜薄膜積層基板であり、かつ高速に伝播させ
る必要のある信号配線の少なくとも一部を該薄膜基板内
部の信号配線層に配置し、高速に伝播させる必要のない
信号配線の少なくとも一部を該厚膜基板内部の信号配線
層に配置した厚膜薄膜積層基板であることを特徴とする
電子回路装置。 - ２３．上記集積回路チツプあるいは集積回路チツプパッ
ケージの内部回路がＥＣＬ回路より構成されていること
を特徴とする請求項２２記載の電子回路装置。
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