JPS61183956A - モジユ−ル基板 - Google Patents
モジユ−ル基板Info
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- JPS61183956A JPS61183956A JP60024624A JP2462485A JPS61183956A JP S61183956 A JPS61183956 A JP S61183956A JP 60024624 A JP60024624 A JP 60024624A JP 2462485 A JP2462485 A JP 2462485A JP S61183956 A JPS61183956 A JP S61183956A
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- JP
- Japan
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- wiring
- lsi
- pads
- thick film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5382—Adaptable interconnections, e.g. for engineering changes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0286—Programmable, customizable or modifiable circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
Landscapes
- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、モジュール基板に関し、特に電子計算機用と
して複数のＬＳＩを実装するモジュール基板において、
高い実装密度を実現するのに好適なモジュール基板に関
するものである。
して複数のＬＳＩを実装するモジュール基板において、
高い実装密度を実現するのに好適なモジュール基板に関
するものである。
従来、数個のＬＳＩを搭載するモジュール基板の断面図
を第２図に示す、なお、同図において、１がＬＳＩ、２
が信号配線、３が補修パッド、４がＣＣＢ用ハンダバン
プ、５がＣＣＢバッド、６ａ、６ｂ、９がスルーホール
、７が引出し配線、３０がセラミック等の配線基板であ
る。
を第２図に示す、なお、同図において、１がＬＳＩ、２
が信号配線、３が補修パッド、４がＣＣＢ用ハンダバン
プ、５がＣＣＢバッド、６ａ、６ｂ、９がスルーホール
、７が引出し配線、３０がセラミック等の配線基板であ
る。
一般に、ＬＳＩＩの入・出力と配線基板３０内にある信
号配線２の間には、特開昭５９−７４５７号公報に記載
されているように、動作テストや回路などの補修をする
ための補修パッド３を設けている。補修パッド３をＬＳ
Ｉの入・出力端ごとに設けるので、配線基板３０の表面
には多数の補修パッド３が配列される。
号配線２の間には、特開昭５９−７４５７号公報に記載
されているように、動作テストや回路などの補修をする
ための補修パッド３を設けている。補修パッド３をＬＳ
Ｉの入・出力端ごとに設けるので、配線基板３０の表面
には多数の補修パッド３が配列される。
一方、ｒＩＣ化実装技術」工業調査会、１９８０年のＰ
Ｐ３０７〜３０８には、ファクシミリへの応用として、
薄膜技術を使用し配線基板に抵抗体を形成する方法が、
また、ＰＰ１６２〜１６７には、電子計算機用モジュー
ル基板の配線は第３図に示すように、寄り道配線で実施
した後、信号の最遠端に終端抵抗３３を接続し、反射ノ
イズを防止して、高速なパルス伝送を実現する方法が記
載されている。なお、第３図において、３１はソースゲ
ート、３２Ｂ−３２ｂは負荷ゲート、３３は終端抵抗で
ある。
Ｐ３０７〜３０８には、ファクシミリへの応用として、
薄膜技術を使用し配線基板に抵抗体を形成する方法が、
また、ＰＰ１６２〜１６７には、電子計算機用モジュー
ル基板の配線は第３図に示すように、寄り道配線で実施
した後、信号の最遠端に終端抵抗３３を接続し、反射ノ
イズを防止して、高速なパルス伝送を実現する方法が記
載されている。なお、第３図において、３１はソースゲ
ート、３２Ｂ−３２ｂは負荷ゲート、３３は終端抵抗で
ある。
上記の各方法を用いて、第２図に示す配線基板３０に終
端抵抗３３を内蔵したときのモジュール基板の断面図を
第４図に示す、なお、同図において、８が抵抗用のスル
ーホール、２１が（３３で示した）終端抵抗、２２が薄
膜配線層、２３が厚膜配線層、３４が抵抗用の補修パッ
ドである。
端抵抗３３を内蔵したときのモジュール基板の断面図を
第４図に示す、なお、同図において、８が抵抗用のスル
ーホール、２１が（３３で示した）終端抵抗、２２が薄
膜配線層、２３が厚膜配線層、３４が抵抗用の補修パッ
ドである。
このように、複数のＬＳＩを搭載したモジュール基板に
終端抵抗２１を内蔵させると、動作テストや技術変更の
ための補修を行うためには、内蔵した終端抵抗２１にも
補修パッド３４を設けなければならないが、補修パッド
３，３４が多数となって、基板表面での補修パッドの占
める面積が増大し、ＬＳＩの実装密度が下げられるとい
う問題が生じた。
終端抵抗２１を内蔵させると、動作テストや技術変更の
ための補修を行うためには、内蔵した終端抵抗２１にも
補修パッド３４を設けなければならないが、補修パッド
３，３４が多数となって、基板表面での補修パッドの占
める面積が増大し、ＬＳＩの実装密度が下げられるとい
う問題が生じた。
本発明の目的は、このような従来の問題を解決し、簡単
かつ安価な方法により、動作テストや回路などの補修の
作業性を低下させてしまうことなく、基板表面における
補修バットの占める面積を最小にし、基板の実装密度を
高めることのできるモジュール基板を提供することにあ
る。
かつ安価な方法により、動作テストや回路などの補修の
作業性を低下させてしまうことなく、基板表面における
補修バットの占める面積を最小にし、基板の実装密度を
高めることのできるモジュール基板を提供することにあ
る。
上記目的を達成するため、本発明のモジュール基板は、
ＬＳＩの入・出力相互を結ぶ配線１２と、薄膜の抵抗器
２１を内蔵して、該ＬＳＩを複数搭載するモジュール基
板において、上記モジュール基板の表面に、上記ＬＳＩ
の入・出力端（ＣＣＢ用ハンダバンプ１４）、上記抵抗
器２１．上記配線１２のそれぞれと接続するためのスル
ーホール１６ａ、１８．１９と、該スルーホールを接続
する表面パターンから成る補修パッド１３を備えること
に特徴がある。
ＬＳＩの入・出力相互を結ぶ配線１２と、薄膜の抵抗器
２１を内蔵して、該ＬＳＩを複数搭載するモジュール基
板において、上記モジュール基板の表面に、上記ＬＳＩ
の入・出力端（ＣＣＢ用ハンダバンプ１４）、上記抵抗
器２１．上記配線１２のそれぞれと接続するためのスル
ーホール１６ａ、１８．１９と、該スルーホールを接続
する表面パターンから成る補修パッド１３を備えること
に特徴がある。
以下１本発明の実施例を図面により説明する。
第１図は、本発明の一実施例を示すモジュール基板の断
面図である。
面図である。
第１図において、１１はＬＳｌ、１２は信号配線、１３
は補修パッド、１４はｃｃＢ用ハンダバンプ、１５はＣ
ＣＢパッド、１６ａ、 １６ｂｔ １８ ＋１９は
スルーホール、１７は引出し配線、２０゜２４は引出し
パターン、２１は終端抵抗である。
は補修パッド、１４はｃｃＢ用ハンダバンプ、１５はＣ
ＣＢパッド、１６ａ、 １６ｂｔ １８ ＋１９は
スルーホール、１７は引出し配線、２０゜２４は引出し
パターン、２１は終端抵抗である。
厚膜配線層２３は、例えば絶縁材にアルミナ。
導体にタングステン（Ｗ）を用いた厚膜基板であり。
そこにＬＳＩＩＩの入・出力相互間やモジュールの入・
出力端を結ぶ信号配線１２を形成し、その表面にはクロ
ム（Ｃｒ）などを用いた終端抵抗２１を作成する。
出力端を結ぶ信号配線１２を形成し、その表面にはクロ
ム（Ｃｒ）などを用いた終端抵抗２１を作成する。
上記厚膜基板の上には１例えば絶縁材にポリイミド、導
体にアルミニウム（ＡＩ ）が用いられ、蒸着やエツチ
ングなどの技術により引出し配線１７゜スルーホール１
６ａ、１６ｂ、１８，１９を内蔵させた薄膜配線ＪＷ
２２を形成する。その表面にはＬＳｌｌｌのＣＣＢ用ハ
ンダバンプ１４に接続するためのＣＣＢパッド１５．テ
ストや補修のための補修パッド１３を必要数作成する。
体にアルミニウム（ＡＩ ）が用いられ、蒸着やエツチ
ングなどの技術により引出し配線１７゜スルーホール１
６ａ、１６ｂ、１８，１９を内蔵させた薄膜配線ＪＷ
２２を形成する。その表面にはＬＳｌｌｌのＣＣＢ用ハ
ンダバンプ１４に接続するためのＣＣＢパッド１５．テ
ストや補修のための補修パッド１３を必要数作成する。
なお、内蔵するスルーホール１６ｂにはＣＣＢパッド１
５と引出し配線１７の一端を、スルーホール１６ａには
引出し配線１７の他端と補修パッド１３を、スルーホー
ル１８には補修パッド１３と終端抵抗２１を、スルーホ
ール１９には補修パッド１３と信号配線１２を接続させ
る。また、補修パッド１３には、補修時においてレーザ
ー等により切断することのできる引出しパターン２０．
２４をそれぞれスルーホール１８．スルーホール１９間
に図示するように設ける。モジュール基板は、上記厚膜
配線層２３と薄膜配線層２２で構成され、′４ｘ数個の
ＬＳｌｌｌを搭載する。
５と引出し配線１７の一端を、スルーホール１６ａには
引出し配線１７の他端と補修パッド１３を、スルーホー
ル１８には補修パッド１３と終端抵抗２１を、スルーホ
ール１９には補修パッド１３と信号配線１２を接続させ
る。また、補修パッド１３には、補修時においてレーザ
ー等により切断することのできる引出しパターン２０．
２４をそれぞれスルーホール１８．スルーホール１９間
に図示するように設ける。モジュール基板は、上記厚膜
配線層２３と薄膜配線層２２で構成され、′４ｘ数個の
ＬＳｌｌｌを搭載する。
今、ＣＣＢ用ハンダバンプ１４．終端抵抗２１をそれぞ
れ第３図の負荷ゲート３２ａの入力端。
れ第３図の負荷ゲート３２ａの入力端。
終端抵抗３３と仮定すれば、寄り道配線による反射ノイ
ズの防止回路は、第１図において信号配線１２→スルー
ホール１９→補修パツド１３→（一方は）スルーホール
１６ａ、 Ｉ Ｇｂ−＋ＬＳ Ｉ １１のＣＣＢ用ハン
ダバンプ１４、他方はスルーホール１８→終端抵抗２１
と接続しているので１回路の終端部分が実現されている
。
ズの防止回路は、第１図において信号配線１２→スルー
ホール１９→補修パツド１３→（一方は）スルーホール
１６ａ、 Ｉ Ｇｂ−＋ＬＳ Ｉ １１のＣＣＢ用ハン
ダバンプ１４、他方はスルーホール１８→終端抵抗２１
と接続しているので１回路の終端部分が実現されている
。
このように、補修パッド１３に設けた引出しパターン２
０からスルーホール１８を通して終端抵抗２１へ、もう
一つの引出しパターン２４からスルーホール１９を通し
て信号配線１２に接続できるので、第４図に示す抵抗用
の補修パッド３４を補修パッド１３で代用することがで
き、表面のパッド数および内部の布線を少なくし、基板
の実装密度を高めることができる。一般に、寄り道配線
で遠端に１端抵抗を置く場合は、ＬＳＩの入・出力数の
１／２〜１／３の終端抵抗を必要としていることから、
バット数で５０〜３０％低減することが可能である。
０からスルーホール１８を通して終端抵抗２１へ、もう
一つの引出しパターン２４からスルーホール１９を通し
て信号配線１２に接続できるので、第４図に示す抵抗用
の補修パッド３４を補修パッド１３で代用することがで
き、表面のパッド数および内部の布線を少なくし、基板
の実装密度を高めることができる。一般に、寄り道配線
で遠端に１端抵抗を置く場合は、ＬＳＩの入・出力数の
１／２〜１／３の終端抵抗を必要としていることから、
バット数で５０〜３０％低減することが可能である。
また、実装密度を下げることなく終端抵抗２１が内蔵で
きるので、高速パルス伝送の可能な電子計算機用モジュ
ール基板は容易に実現できる。
きるので、高速パルス伝送の可能な電子計算機用モジュ
ール基板は容易に実現できる。
本実施例は、薄膜と厚膜配線層２２．２３の構成で行っ
たが、全て厚膜印刷技術あるいは全て薄膜技術により抵
抗内蔵の基板を作成した場合でも本発明は有効である。
たが、全て厚膜印刷技術あるいは全て薄膜技術により抵
抗内蔵の基板を作成した場合でも本発明は有効である。
以上説明したように、本発明によ九ば、ＬＳＩの入・出
力端を引出した補修パッドに内蔵する終端抵抗および基
板内の信号配線をスルーホールと引出しパターンで接続
させるので、動作テストや回路などの補修の作業性を低
下させることなく、基板表面における補修バットの占め
る面積は最小となり、基板の実装密度は向上する。
力端を引出した補修パッドに内蔵する終端抵抗および基
板内の信号配線をスルーホールと引出しパターンで接続
させるので、動作テストや回路などの補修の作業性を低
下させることなく、基板表面における補修バットの占め
る面積は最小となり、基板の実装密度は向上する。
第１図は、本発明の一実施例を示すモジュール基板の断
面図、第２図、第４図は従来例を示すモジュール基板の
断面図、第３図は寄り道配線を説明するための図である
。 １．１１：ＬＳＩ、２，１２：信号配線、３゜１３．３
４：補修パッド、４．１４：ＣＣＢ用ハンダバンプ、５
，１５：ＣＣＢパッド、 ６ａ、 ６ｂ。 １６ａ、１６ｂ：８，９，１．８，１９ニスルーホール
、７．１７：引出し配線、２１，３３：終端抵抗、２２
：薄膜配線層、２３：厚膜配線層、３０：配線基板、３
１：ソースゲート、３２ａ〜３２ｃ：負荷ゲート。 第 １ 図 第 ２ 図 第 ３ 図 第 Φ 図 ］
面図、第２図、第４図は従来例を示すモジュール基板の
断面図、第３図は寄り道配線を説明するための図である
。 １．１１：ＬＳＩ、２，１２：信号配線、３゜１３．３
４：補修パッド、４．１４：ＣＣＢ用ハンダバンプ、５
，１５：ＣＣＢパッド、 ６ａ、 ６ｂ。 １６ａ、１６ｂ：８，９，１．８，１９ニスルーホール
、７．１７：引出し配線、２１，３３：終端抵抗、２２
：薄膜配線層、２３：厚膜配線層、３０：配線基板、３
１：ソースゲート、３２ａ〜３２ｃ：負荷ゲート。 第 １ 図 第 ２ 図 第 ３ 図 第 Φ 図 ］
Claims (1)
- （１）ＬＳＩの入・出力相互を結ぶ配線と、薄膜の抵抗
器を内蔵して、該ＬＳＩを複数搭載するモジュール基板
において、上記モジュール基板の表面に、上記ＬＳＩの
入・出力端、上記抵抗器、上記配線のそれぞれと接続す
るためのスルーホールと、該スルーホールを接続する表
面パターンから成る補修パッドを備えることを特徴とす
るモジュール基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60024624A JPS61183956A (ja) | 1985-02-12 | 1985-02-12 | モジユ−ル基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60024624A JPS61183956A (ja) | 1985-02-12 | 1985-02-12 | モジユ−ル基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61183956A true JPS61183956A (ja) | 1986-08-16 |
Family
ID=12143293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60024624A Pending JPS61183956A (ja) | 1985-02-12 | 1985-02-12 | モジユ−ル基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61183956A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5110664A (en) * | 1989-07-10 | 1992-05-05 | Hitachi, Ltd. | Thick film and thin film composite substrate and electronic circuit apparatus using it |
| JPH04132292A (ja) * | 1990-09-21 | 1992-05-06 | Nec Corp | ポリイミド樹脂多層配線基板 |
-
1985
- 1985-02-12 JP JP60024624A patent/JPS61183956A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5110664A (en) * | 1989-07-10 | 1992-05-05 | Hitachi, Ltd. | Thick film and thin film composite substrate and electronic circuit apparatus using it |
| JPH04132292A (ja) * | 1990-09-21 | 1992-05-06 | Nec Corp | ポリイミド樹脂多層配線基板 |
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