KR100471149B1 - 저온동시소성 세라믹기판 모듈 패키지 제조방법 - Google Patents

저온동시소성 세라믹기판 모듈 패키지 제조방법 Download PDF

Info

Publication number
KR100471149B1
KR100471149B1 KR10-2002-0041591A KR20020041591A KR100471149B1 KR 100471149 B1 KR100471149 B1 KR 100471149B1 KR 20020041591 A KR20020041591 A KR 20020041591A KR 100471149 B1 KR100471149 B1 KR 100471149B1
Authority
KR
South Korea
Prior art keywords
plating
laminate
green sheet
forming
circuit pattern
Prior art date
Application number
KR10-2002-0041591A
Other languages
English (en)
Other versions
KR20040006974A (ko
Inventor
황보현
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR10-2002-0041591A priority Critical patent/KR100471149B1/ko
Publication of KR20040006974A publication Critical patent/KR20040006974A/ko
Application granted granted Critical
Publication of KR100471149B1 publication Critical patent/KR100471149B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 복수개의 그린시트 중 도금공정을 위해 선택된 그린시트 상에 칩 부품과의 연결부에 전기적으로 연결가능한 도금용 도전패턴을 적층체의 외부로 노출되도록 형성하고, 이 도금용 도전패턴을 이용하여 해당 연결부에 전해도전층을 형성하는 새로운 LTCC기판 모듈패키지의 제조방법을 제공한다.
본 발명의 방법에 따르면, 칩부품과 와이어등을 통해 연결되는 회로패턴의 연결부 상에 전해도금층이 형성되므로, 그 연결부가 평탄하면서도 충분한 두께를 갖는 도금층로 형성될 수 있다. 따라서, 종래의 무전해도금층으로 인한 와이어 접속불량 등으로 야기되던 수율 및 특성 저하문제를 개선할 수 있다.

Description

저온동시소성 세라믹기판 모듈 패키지 제조방법{METHOD OF MANUFACTURING A LOW TEMPERATURE CO-FIRED CERAMIC SUBSTRATE MODULE PACKAGE}
본 발명은 저온 동시소성 세라믹(low temperature cofired ceramic : LTCC) 기판 모듈 패키지의 제조방법에 관한 것으로, 특히, 와이어본딩 등을 이용하여 칩부품과 소정의 회로패턴영역 사이의 안정적인 연결이 보장될 수 있도록, 소정의 회로패턴의 연결부에 양질의 전해도금층을 형성하기 위한 LTCC 기판 모듈 패키지의 제조방법에 관한 것이다.
최근 전자기기 분야에서는, 부품의 소형화와 함께, 능동소자와 수동소자의 성능을 향상시키기 위해 신뢰성을 증진시키기 위한 집적화 기술에 대한 요구가 증대되고 있다. 이러한 요구를 만족시키기 위한 방안으로 저온 동시소성 세라믹(LTCC)기판을 이용하여 구현하고 그 LTCC기판 상에 능동소자를 실장하여 모듈화시키는 집적화 기술이 활발히 연구되며, 실제 산업에 적용되고 있다. 대표적인 적용분야로는 PAM(Power Amplifier Module)이 있다.
이러한 LTCC 기판의 제조방법에서는, 통상적으로 기판 재료로 기계적 특성이 우수하고 열전도도 및 접착성이 양호할 뿐만 아니라, 인체에 무해한 알루미나와 같은 그린시트(본 명세세에서 소성단계 후에는 이를 기판이라 함)를 준비하고, 각 그린시트 상에 필요한 캐패시터, 인덕터 및 저항부를 구성하는 회로패턴을 인쇄한다.
이어, 인쇄된 그린시트를 적층시켜 적층체를 만든 후에, 이 적층체를 고온에서 소성하여 원하는 LTCC 기판을 제조하고, 절단기를 사용하여 그 내부에 형성된 각 모듈 패키지의 경계를 절단한다.
다음으로, 절단된 개별 LTCC기판에 칩형태의 능동소자부품을 실장하고(일반적으로 상단 그린시트 또는 캐비티가 형성된 영역에 실장됨), 능동소자 등의 부품을 적절한 회로패턴 위치에 와이어본딩(또는 패드 등을 이용한 표면실장방식)으로 연결하여 하나의 모듈로 완성하게 된다.
특히, 이와 같은 와이어본딩공정시에 견고한 연결을 보장하기 위해, LTCC기판의 절단공정에 앞서, 와이어로 연결하고자 하는 LTCC기판 상의 회로패턴의 연결부에 Ni,Ag 또는 Ni/Ag합금을 이루어진 도금층을 형성하는 도금공정을 반드시 요구된다.
하지만, 여기서 사용되는 도금방식은 LTCC기판 상의 피도금대상인 도금패턴구조로 인해 제약이 따른다. 예를 들어, LTCC기판에 형성된 각 회로가 개별부품단위로 분리되어 형성될 수 있으며, 각 부품내에 회로패턴영역이 반드시 연결된 구조로 이루어지 않으므로, 피도금대상물에 전기를 도통시키기 위해 회로패턴의 양단에전극을 연결시킬 것이 요구되는 전해도금법을 사용하는 것은 현실적으로 불가능하다.
이러한 제약으로 인해, 와이어본딩을 위한 회로패턴영역(즉, 연결부)상에 도금층을 형성하는 도금방법으로 무전해도금법이 주로 사용된다. 그러나, 무전해도금으로 얻어진 도금층은 통상의 전해도금법으로 얻어지는 도금층에 비해, 그 두께가 얇을 뿐만 아니라, 도금층 표면이 매우 거칠기 때문에 후속되는 와이어본딩공정에서 연결된 와이어의 접촉상태가 불량할 뿐만 아니라, 작은 충격에도 도금층으로부터 쉽게 떨어져 치명적인 불량을 야기하기 쉽다.
이와 같이, 당 기술분야에서는, 칩부품을 LTCC기판에 와이어본딩으로 연결할 때에, 상호간에 전기적/기계적으로 신뢰성있는 연결을 보장하기 위한 새로운 방법이 요구되어 있다.
본 발명은 상기 문제를 해결하기 위해 안출된 것으로, 그 목적은 복수개의 그린시트 중 도금공정을 위해 선택된 그린시트 상에 적층체의 외부로 노출되도록 도금용 도전패턴으로 추가적으로 형성하고, 이러한 도금용 도전패턴을 이용한 전해도금을 실시하여 칩부품과 연결될 회로패턴영역에 평탄하면서도 충분한 두께를 갖는 도금층을 형성할 수 있는 LTCC기판 모듈 패키지 제조방법을 제공하는데 있다.
본 발명은, 상기 기술적 과제를 달성하기 위해,
칩부품에 전기적/기계적으로 연결되는 연결부를 포함한 회로패턴 및 도전성 비어홀로 층간회로가 형성된 저온 동시소성 세라믹기판 모듈 패키지의 제조방법에 있어서,
도금용 그린시트를 포함한 복수개의 그린시트를 마련하는 단계와, 단일 모듈 패키지를 위한 층간회로를 복수개로 형성하기 위해, 상기 복수개의 그린시트 상에 소정의 회로패턴 및 도전성 비어홀을 형성하는 단계와, 상기 도금용 그린시트 상에, 상기 회로패턴의 연결부에 다른 회로패턴 및 상기 도전성 비아홀을 통해 전기적으로 연결될 상기 도금용 그린시트의 회로패턴으로부터 상기 도금용 그린시트의 모서리 또는 각 모듈경계로 연장된 제1 도금용 도전패턴과, 상기 도금용 그린시트의 모서리 또는 각 모듈경계를 따라 배치되어 상기 제1 도금용 도전패턴과 연결된 제2 도금용 도전패턴을 형성하는 단계와, 상기 복수개의 그린시트를 적층하여 적층체를 형성한 후에 소성하는 단계와, 상기 도금용 그린시트의 상기 제1 및 제2 도금용 도전패턴을 이용하여 전해도금을 수행함으로써 상기 칩부품을 위한 연결부에 도금층을 형성하는 단계와, 상기 적층체를 개별 모듈단위로 절단하는 단계와, 상기 적층체 상에 칩부품을 실장한 후에 상기 연결부에 형성된 도금층을 전기적/기계적으로 연결하는 단계를 포함하는 저온동시소성 세라믹기판 모듈 패키지 제조방법를 제공한다.
본 발명의 바람직한 실시형태에서는, 상기 도금용 그린시트를 다른 그린시트보다 큰 면적을 갖도록 제조하여, 상기 도금용 그린시트의 모서리에 인접한 상기 제2 도금용 도전패턴이 상기 적층체가 형성된 후에 그 적층체의 외부로 인출되도록 할 수 있다.
또한, 상기 연결부에 도금층을 형성하기 전에, 상기 개별 모듈단위로 절단할 라인을 따라 상기 적층체 상하부의 절단홈을 형성하는 단계를 고려하여, 상기 도금용 그린시트층을 그 적층체의 중간층으로 제공함으로써 상기 절단홈형성공정으로부터 상기 제2 도금용 도전패턴이 보호하는 것이 바람직하다.
나아가, 바람직하게는, 상기 적층체를 개별 모듈단위로 절단하는 단계에서, 상기 제2 도금용 도전패턴을 제거되도록 상기 적층체를 절단할 수 있다.
또한, 상기 제1 및 제2 도금용 도전패턴을 형성하는 단계는, 상기 도금용 그린시트에 상기 층간회로를 구성하기 위한 소정의 회로패턴 및 비어홀을 형성하는 단계가 적용될 때에 동시에 수행되는 것이 바람직하다. 본 발명에 따른 LTCC기판 모듈 패키지 제조방법은 상기 칩부품과 상기 연결부를 와이어로 연결하는 경우에, 평탄하면서도 두꺼운 전해도금층을 이용하게 되므로, 신뢰성있는 연결을 보장할 수 있다.
이하, 도면을 참조하여, 본 발명을 상세히 설명한다.
도1은 본 발명의 일 실시예에 따라 제조된 LTCC기판 모듈 패키지의 분해사시도이다.
도1에 도시된 바와 같이, LTCC기판 모듈패키지는 복수개의 그린시트를 소성한 기판(10a,10b,...10n)으로 이루어지며, 상기 복수개의 기판(10a,10b...10n) 상에는 원하는 층간회로를 구성하기 위한 회로패턴과 비어홀(V1,V2,V3,V4)이 형성된다.
또한, 당업자에게 자명한 바와 같이, 층간회로를 구성하는 회로패턴과 비어홀(V1,V2,V3,V4)는 캐패시터, 인덕터 및 저항체를 형성하여 원하는 층간회로를 구성하며, 이는 제품에 따라 다양하게 변경될 수 있다.
도1에 도시된 LTCC기판 모듈패키지의 상부 기판(10a) 상에 칩부품(15)이 실장되어 와이어(11,12,13,14)를 통해 회로패턴의 각 연결부에 접속되며, 이러한 와이어본딩을 위해 상기 회로패턴의 연결부에는 도금층(21,22,23,24)을 형성하게 된다.
본 발명에서는, 상기 설명한 바와 같이, 칩부품(15)에 와이어로 연결될 연결부에 전해도금을 실시하기 위해, 상기 각 연결부와 전기적으로 연결된 다른 기판(10b)상의 회로패턴으로부터 그 기판의 모서리까지 연장되는 제1 도금용 도전패턴(31,32,33,34)이 형성된다. 상기 제1 도금용 도전패턴(31,32,33,34)은 층간회로를 구성하는 회로패턴과 비어홀(V1,V2,V3,V4)을 통해 피도금대상인 연결부 각각에 전기적으로 연결될 수 있다.
또한, 제1 도금용 도전패턴이 형성된 기판(10b)에는 그 모서리 경계를 따라서 상기 제1 도금용 도전패턴과 연결되는 추가적인 제2 도금용 도전패턴(미도시)이 형성된다. 도1의 완성된 LTCC기판 모듈패키지에서는, 개별 모듈 패키지단위로 절단하는 단계에서 상기 제2 도금용 도전패턴은 제거되므로, 명시되지 않았으나, 도2a를 참조하여, 지시부호(150)와 같이 형성될 수 있다는 것을 알 수 있다.
도1과 함께 도2b를 참조하면, 칩부품(15)과 와이어(11,12,13,14)를 통해 연결되는 회로패턴의 연결부는 제2 도금용 도전패턴(도2d의 150) 및 제1 도금용 도전패턴(31,32,33,34)으로 전기적으로 연결되고, 복수개의 그린시트를 적층하여 소성시킨 후에 제2 도금용 도전패턴을 통해 전해도금에 필요한 전압을 인가함으로써 상기 연결부에 필요한 도금층(21,22,23,24)을 형성할 수 있다. 이러한 도금층(21,22,23,24)은 종래의 무전해도금방식으로 얻은 도금층에 비해, 평탄성이 우수하며 충분한 두께로 형성할 수 있다. 따라서, 후속공정에서 칩부품(15)과 연결부를 와이어(11,12,13,14)로 접속시키는 경우에, 그 연결부에 대한 와이어(11,12,13,14)간의 접속을 보다 견고히 할 수가 있다. 이와 같이, 본 발명에 따른 LTCC기판 모듈패키지의 제조방법은, 와이어 접속불량으로 인한 불량을 방지하면서, 보다 신뢰성있는 LTCC기판 모듈패키지를 제조할 수 있다.
도2a는 본 발명에 채용되는 도금용 그린시트(100c)의 평면도이다. 도2a에 도시된 도금용 그린시트(100c)는 도1의 기판(10b)이 소성공정 및 패키지단위의 절단공정에 적용되기 전의 상태를 예시한 것으로 이해될 수 있다. 또한, 도2a의 도금용 그린시트(100c)는 2개의 패키지 모듈을 형성하기 위해 설계된 형태를 예시한 것이지만, 실제 공정에서는 당업자에게 자명한 바와 같이, 다수의 패키지 모듈이 행과 열방향을 따라 배열된 형태로 설계될 수 있다.
도2a를 참조하면, 2개의 모듈 패키지를 위한 도금용 그린시트(100c) 상에 형성된 제1 도금용 도전패턴(151,152,153,154,151',152',153',154') 및 제2 도금용 도전패턴(150)의 배열상태가 도시되어 있다. 제1 도금용 도전패턴(151,152,153, 154,151',152',153',154')은 도1과 같이, 그 상면에 형성되어 연결부에 전기적으로 연결된 다른 회로패턴(미도시)으로부터 연장되어 형성된다. 또한, 상기 제1 도금용 도전패턴은 도금용 그린시트(100c) 상에서 각 모듈영역의 외측경계를 따라 형성된 제2 도금용 도전패턴(150)에 연결된다.
이와 같이 제1 도금용 도전패턴(151,152,153,154,151',152',153',154')과 제2 도금용 도전패턴(150)이 형성된 도금용 그린시트(100c)는 도2b에 도시된 바와 같이 다른 그린시트보다 약간 크게 제조하여 적어도 제2 도금용 도전패턴(150)이 적층체의 외부로 인출될 수 있도록 형성하는 것이 바람직하다. 또한, 연결부와 전기적으로 연결되면 최상층을 제외하고 다른 어느 층을 도금용 도전패턴을 형성하기 위한 층(또는 그린시트)으로도 활용할 수 있다.
도2b와 같이, 도금용 그린시트(100c)는 적층체의 하부에 배치될 수 있다. 도2b의 적층체에서 도금용 그린시트로 제조된 기판 상에서 외부로 인출된 제2 도전용 도금패턴(150)은 전해도금공정에 필요한 전압을 인가하기 위한 전극의 접속부로 사용될 수 있다. 제2 도전용 도금패턴(150)은 제1 도전용 도금패턴(151,152,153,154,151',152',153',154')과, 층간회로를 구성하는 도전성 비어홀 및 다른 회로패턴을 통해 연결부에 각각 전기적으로 연결되어 양질의 전해도금층(122,123,122',123')을 형성할 수 있다.
이러한 전해도금공정을 완료한 후에, 개별 모듈 패키지단위로 절단한 후에 필요한 칩부품을 실장한다. 실장된 칩부품은 와이어 본딩공정을 통해 이미 마련된 양질의 도금층을 이용하여 연결부에 안정적으로 접속될 수 있다. 본 실시예에서는, 와이어 본딩공정에 한정되어 설명되었으나, 표면실장형 칩부품을 위한 솔더패드 등과 같은 부품에 전해도금층 형성방법으로도 충분히 적용될 수 있다.
또한, 도금용 도전패턴을 형성하기 위한 그린시트(100c)는 각 모듈경계에 따라 절단홈을 형성한 후에 일정한 압력으로 각 모듈단위로 절단하는 방식이 적용되는 경우에는, 일반적으로 전해도금공정을 실시하기 전에 절단홈형성공정이 수행되므로, 절단홈 형성시에 모듈 경계에 따라 형성된 제2 도금용 도전패턴(150)이 손상되지 않도록 중간영역에 배치하여 적층하는 것이 바람직하다.
이와 같이, 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.
상술한 바와 같이, 본 발명에 따른 LTCC기판 모듈패키지의 제조방법은 복수개의 그린시트 중 도금공정을 위해 선택된 그린시트 상에 칩 부품과의 연결부에 전기적으로 연결가능한 도금용 도전패턴을 적층체의 외부로 노출되도록 형성하고, 이 도금용 도전패턴을 이용하여 해당 연결부에 전해도전층을 형성할 수 있다. 따라서, 본 발명의 방법에 따른 전해도금층은 평탄하면서도 충분한 두께를 갖는 도금층을 형성할 수 있으므로, 종래의 무전해도금층으로 인한 와이어 접속불량 등로 야기되던 수율저하문제가 해결될 수 있다.
도1은 본 발명의 일 실시예에 따라 제조된 LTCC기판 모듈 패키지의 분해사시도이다.
도2a 및 2b는 각각 본 발명에 채용되는 도금용 그린시트의 평면도 및 이를 이용하여 제조된 LTCC기판 모듈 패키지의 단면도이다.
<도면의 주요부분에 대한 부호설명>
10a,10b: 그린시트로 제조된 기판 11,12,13,14: 와이어
15: 칩부품 21,22,23,24: 도금층
31,32,33,34: 제1 도금용 도전패턴 150: 제2 도금용 도전패턴

Claims (6)

  1. 복수개의 저온동시소성 세라믹기판 모듈 패키지를 제조하는 방법에 있어서,
    도금용 그린시트를 포함한 복수개의 그린시트를 마련하는 단계;
    상기 복수개의 그린시트 상에 층간회로를 구성하는 회로패턴 및 도전성 비어홀을 형성하는 단계 - 여기서, 상기 회로패턴의 일부영역은 칩부품을 위한 연결부로 제공됨;
    상기 도금용 그린시트 상에, 상기 회로패턴의 연결부에 다른 회로패턴 및 상기 도전성 비아홀을 통해 전기적으로 연결될 상기 도금용 그린시트의 회로패턴으로부터 상기 도금용 그린시트의 모서리 또는 각 모듈경계로 연장된 제1 도금용 도전패턴과, 상기 도금용 그린시트의 모서리 또는 각 모듈경계를 따라 배치되어 상기 제1 도금용 도전패턴과 연결된 제2 도금용 도전패턴을 형성하는 단계;
    상기 복수개의 그린시트를 적층하여 적층체를 형성하고, 상기 적층체를 소성하는 단계;
    상기 회로패턴의 연결부에 도금층이 형성되도록, 상기 도금용 그린시트의 상기 제2 도금용 도전패턴에 전압을 인가하여 전해도금을 실시하는 단계;
    상기 적층체를 개별 모듈단위로 절단하는 단계; 및,
    상기 각 적층체 모듈에 칩부품을 실장하고 상기 칩부품을 상기 도금층이 형성된 연결부에 전기적/기계적으로 연결하는 단계를 포함하는 저온동시소성 세라믹기판 모듈 패키지 제조방법.
  2. 제1항에 있어서,
    상기 도금용 그린시트는 다른 그린시트보다 큰 면적을 가지며, 그 모서리에 배치된 상기 제2 도금용 도전패턴은 상기 적층체가 형성된 후에 그 적층체의 외부로 인출되도록 배열되는 것을 특징으로 저온동시소성 세라믹기판 모듈 패키지 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 도금용 그린시트층은 상기 적층체의 중간층으로서 제공되고,
    상기 연결부에 도금층을 형성하기 전에, 상기 개별 모듈단위로 절단할 라인을 따라, 상기 적층체 상부의 절단홈을 형성하는 단계를 더 포함하는 저온동시소성 세라믹기판 모듈 패키지 제조방법.
  4. 제1항에 있어서,
    상기 적층체를 개별 모듈단위로 절단하는 단계는 상기 제2 도금용 도전패턴을 제거되도록 상기 적층체를 절단하는 단계인 것을 특징으로 하는 저온동시소성 세라믹기판 모듈 패키지 제조방법.
  5. 제1항에 있어서,
    상기 칩부품과 상기 연결부는 와이어본딩에 의해 연결되는 것을 특징으로 하는 저온 동시소성 세라믹기판 모듈 패키지 제조방법.
  6. 제1항에 있어서,
    상기 제1 및 제2 도금용 도전패턴을 형성하는 단계는, 상기 도금용 그린시트에 상기 층간회로를 구성하기 위한 회로패턴 및 비어홀을 형성하는 단계와 동시에 수행됨을 특징으로 하는 저온 동시소성 세라믹기판 모듈 패키지 제조방법.
KR10-2002-0041591A 2002-07-16 2002-07-16 저온동시소성 세라믹기판 모듈 패키지 제조방법 KR100471149B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0041591A KR100471149B1 (ko) 2002-07-16 2002-07-16 저온동시소성 세라믹기판 모듈 패키지 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0041591A KR100471149B1 (ko) 2002-07-16 2002-07-16 저온동시소성 세라믹기판 모듈 패키지 제조방법

Publications (2)

Publication Number Publication Date
KR20040006974A KR20040006974A (ko) 2004-01-24
KR100471149B1 true KR100471149B1 (ko) 2005-03-10

Family

ID=37316814

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0041591A KR100471149B1 (ko) 2002-07-16 2002-07-16 저온동시소성 세라믹기판 모듈 패키지 제조방법

Country Status (1)

Country Link
KR (1) KR100471149B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105024556A (zh) * 2015-07-09 2015-11-04 中国科学院自动化研究所 基于低温共烧陶瓷混合集成的dc-dc变换器及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07106770A (ja) * 1993-09-29 1995-04-21 Ibiden Co Ltd 多層プリント配線板
US5597644A (en) * 1994-11-11 1997-01-28 Sumitomo Metal Ceramics, Inc. Ceramic circuit board and process for producing same
KR20000038386A (ko) * 1998-12-07 2000-07-05 전주범 캠버가 제어된 금속상 저온 동시 소성 세라믹기판의 제작 공정
KR20000045204A (ko) * 1998-12-30 2000-07-15 임효빈 금속상 저온 동시 소성 세라믹 기판의 제작 공정
KR20030057998A (ko) * 2001-12-29 2003-07-07 셀라반도체 주식회사 저온 소성 세라믹을 이용한 다층 인덕터

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07106770A (ja) * 1993-09-29 1995-04-21 Ibiden Co Ltd 多層プリント配線板
US5597644A (en) * 1994-11-11 1997-01-28 Sumitomo Metal Ceramics, Inc. Ceramic circuit board and process for producing same
KR20000038386A (ko) * 1998-12-07 2000-07-05 전주범 캠버가 제어된 금속상 저온 동시 소성 세라믹기판의 제작 공정
KR20000045204A (ko) * 1998-12-30 2000-07-15 임효빈 금속상 저온 동시 소성 세라믹 기판의 제작 공정
KR20030057998A (ko) * 2001-12-29 2003-07-07 셀라반도체 주식회사 저온 소성 세라믹을 이용한 다층 인덕터

Also Published As

Publication number Publication date
KR20040006974A (ko) 2004-01-24

Similar Documents

Publication Publication Date Title
JP4953988B2 (ja) 積層コンデンサおよびコンデンサ実装基板
EP1806957B1 (en) Multilayer substrate incorporating chip type electronic component and production method therefor
US7652213B2 (en) Internal conductor connection structure and multilayer substrate
KR101161971B1 (ko) 다층 회로 기판 및 다층 회로 기판의 제조 방법
JP3928665B2 (ja) チップ型電子部品内蔵型多層基板及びその製造方法
KR100489820B1 (ko) 세라믹 다층기판 및 그 제조방법
JP4329762B2 (ja) チップ型電子部品内蔵型多層基板
JP6589990B2 (ja) プローブカード用積層配線基板およびこれを備えるプローブカード
KR101452127B1 (ko) 적층 세라믹 전자 부품, 그 제조 방법 및 그 실장 기판
KR100748238B1 (ko) 무수축 세라믹 기판 및 그 제조방법
KR100471149B1 (ko) 저온동시소성 세라믹기판 모듈 패키지 제조방법
JP4746423B2 (ja) 配線基板内蔵用コンデンサの製造方法及び配線基板内蔵用コンデンサ
JP4765330B2 (ja) 積層型電子部品を内蔵した多層配線基板及び多層配線基板の製造方法
JP5207854B2 (ja) 部品内蔵セラミックス基板およびその製造方法
KR100956212B1 (ko) 다층 세라믹 기판의 제조 방법
US7277006B2 (en) Chip resistor
KR20060114562A (ko) 저온동시소성세라믹 기판의 내장 캐패시터 및 그 제조방법
JP2006041319A (ja) 表面実装型多連コンデンサ及びその実装構造
JP2006066443A (ja) 表面実装型多連コンデンサ
KR100887112B1 (ko) 무수축 세라믹 기판의 제조방법 및 이에 의해 제조된 다층세라믹 기판
JP2002270465A (ja) 積層電子部品の端子電極
KR20230120391A (ko) 층간 더미부를 구비하는 다층 세라믹 기판 및 그의 제조 방법
JPH06851Y2 (ja) セラミック多層配線基板
KR100496488B1 (ko) 적층형 필름 칩 커패시터의 제조방법
JP2001267467A (ja) 多層セラミック基板およびその製造方法ならびに電子装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080131

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee