KR20230120391A - 층간 더미부를 구비하는 다층 세라믹 기판 및 그의 제조 방법 - Google Patents

층간 더미부를 구비하는 다층 세라믹 기판 및 그의 제조 방법 Download PDF

Info

Publication number
KR20230120391A
KR20230120391A KR1020220016903A KR20220016903A KR20230120391A KR 20230120391 A KR20230120391 A KR 20230120391A KR 1020220016903 A KR1020220016903 A KR 1020220016903A KR 20220016903 A KR20220016903 A KR 20220016903A KR 20230120391 A KR20230120391 A KR 20230120391A
Authority
KR
South Korea
Prior art keywords
ceramic
thin plate
dummy
internal electrodes
ceramic substrate
Prior art date
Application number
KR1020220016903A
Other languages
English (en)
Inventor
노태형
Original Assignee
주식회사 디아이티
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 디아이티 filed Critical 주식회사 디아이티
Priority to KR1020220016903A priority Critical patent/KR20230120391A/ko
Publication of KR20230120391A publication Critical patent/KR20230120391A/ko

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4635—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating flexible circuit boards using additional insulating adhesive materials between the boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4664—Adding a circuit layer by thick film methods, e.g. printing techniques or by other techniques for making conductive patterns by using pastes, inks or powders

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 층간 더미부를 구비하는 다층 세라믹 기판 및 그의 제조 방법에 관한 것으로, 다층 세라믹 기판의 층간에 더미부를 형성시킴으로써, 내부전극이 존재하는 기판 중앙 부분과 내부전극이 존재하지 않는 가장자리 부분 사이에 높이 차이가 존재하지 않도록 하여 전체적으로 평탄한 면이 형성되는 층간 더미부를 구비하는 다층 세라믹 기판 및 그의 제조 방법에 관한 것이다. 본 발명에 따른 층간 더미부를 구비하는 다층 세라믹 기판은 제1 세라믹 그린 시트 및 제2 세라믹 그린 시트를 각각 소성하여 제1 세라믹 박판 및 제2 세라믹 박판을 생성하는 단계, 상기 제1 세라믹 박판의 상부면에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 내부전극을 형성하는 단계, 상기 제1 세라믹 박판 상부면의 상기 내부전극이 미형성된 영역에 상기 내부전극의 높이와 동일한 높이를 가진 더미부를 형성하는 단계, 상기 제1 세라믹 박판의 상부면에 본딩제를 도포하는 단계, 상기 제1 세라믹 박판의 상부에 상기 제2 세라믹 박판을 적층하여 다층 세라믹 기판을 생성하는 단계 및 상기 생성된 다층 세라믹 기판의 열처리를 통해 상기 본딩제를 녹여 상기 더미부 및 상기 내부전극의 상부면과, 상기 제2 세라믹 박판의 하부면을 서로 접착시키는 단계를 포함하여, 상기 더미부는, 상기 제1 세라믹 박판 및 상기 제2 세라믹 박판의 적층 시 단차를 없애 평탄화를 이루는 것을 특징으로 한다.

Description

층간 더미부를 구비하는 다층 세라믹 기판 및 그의 제조 방법{MULTILAYER CERAMIC SUBSTRATE HAVING AN INTERLAYER DUMMY AND METHOD OF MANUFACTURING THE SAME}
본 발명은 층간 더미부를 구비하는 다층 세라믹 기판 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 다층 세라믹 기판의 층간에 더미부를 형성시킴으로써, 내부전극이 존재하는 기판 중앙 부분과 내부전극이 존재하지 않는 가장자리 부분 사이에 높이 차이가 존재하지 않도록 하여 전체적으로 평탄한 면이 형성되는 층간 더미부를 구비하는 다층 세라믹 기판 및 그의 제조 방법에 관한 것이다.
다층 세라믹 기판(multi-layer ceramic substrate)은 내열성, 내마모성 및 우수한 전기적 특성으로 인하여 기존의 PCB(Printed Circuit Board)의 대체품으로 많이 이용되고 있으며, 점점 그 수요가 늘어가고 있는 추세이다. 이러한 다층 세라믹 기판은 반도체 IC 칩과 같은 능동 소자와 캐패시터, 인덕터 및 저항과 같은 수동소자를 복합화한 부품으로 사용되거나, 또는 단순한 반도체 IC 패키지로 사용되고 있다. 보다 구체적으로, 상기 다층 세라믹 기판은 PA 모듈 기판, RF 다이오드 스위치, 필터, 칩 안테나, 각종 패키지 부품, 복합 디바이스 등 다양한 전자 부품을 구성하기 위하여 널리 사용되고 있다. 다층 세라믹 기판은 복수의 적층된 세라믹층을 포함하고 있다. 이와 같은 다층 세라믹 기판에는 다양한 형태의 배선 도체가 형성되어 있다. 배선 도체로서는, 예를 들면, 다층 세라믹 기판의 내부에 있어서, 세라믹층 사이의 특정 계면을 따라 연장되는 내부전극이 형성되며, 특정의 세라믹층을 관통하도록 연장되는 비아전극이 형성되고, 다층 세라믹 기판의 외표면 상으로 연장되는 외부전극이 형성되어 있다. 다층 세라믹 기판을 보다 다기능화, 고밀도화, 고성능화하기 위해서는, 상술한 바와 같은 배선 도체를 고밀도로 배치하는 것이 필수적이다.
이러한 다층 세라믹 기판은 일반적으로 그린시트 적층법(green sheet lamination method)이라 불리는 방법으로 제조된다. 이 방법은, 세라믹 분말과 유기 바인더로 된 슬러리(slurry)를 형성하여 얻은 그린시트에 비아홀을 형성하고, 도전성 페이스트(paste)를 스크린 인쇄하여, 이 그린시트를 필요한 층수만큼 겹쳐서 가열-가압하고 적층하여 소성하는 것이다. 그린시트 적층법은 그린시트의 유연성이 풍부해지고 유기 용제를 흡수하기 쉬우므로 미세 패턴의 인쇄가 가능하다는 것, 그리고 수십층에 이르는 다층화를 위해 필요한 표면 평활성과 기밀성이 우수하다는 장점이 있다. 한편, 단점으로는 다층 세라믹 기판을 얻기 위해서는, 배선 도체가 형성된 그린시트를 적층하고 우수한 특성을 얻기 위하여 반드시 소성 공정을 거치지 않으면 안되는데, 이와 같은 소성 공정을 거치게 되면 세라믹의 소성에 의한 수축이 발생하는 것이다. 이러한 수축은 다층 세라믹 기판 전체에 있어서 균일하게 발생하기 어려워 세라믹층의 면 방향에 관하여 치수 변형을 가져온다. 또한, 면 방향으로의 수축은 배선 도체에 있어서 원하지 않는 변형이나 일그러짐을 발생시키며, 보다 구체적으로는, 다층 세라믹 기판상에 탑재되는 칩 부품 등의 접속을 위한 외부전극의 위치 정밀도가 저하되거나, 배선 도체에 있어서 단선이 발생하는 경우가 있다. 이와 같이 면 방향으로의 수축이 생기면 부품의 실장시에 도체 패턴과의 사이에 어긋남이 발생하여, CSP(Chip Size Package), MCM(Multi-Chip Modules) 등 반도체칩을 높은 정밀도로 실장하는 것이 불가능하게 된다.
그래서 근래에 다층 세라믹 기판 제조시 소성 공정에 있어서 면 방향으로의 수축을 없애기 위해, 세라믹 그린시트를 각각 미리 소성하여 세라믹 박판을 생성하고, 생성한 세라믹 박판에 전술한 내부전극, 비아홀 및 비아전극 형성하고, 박판 상부에 본딩제를 도포한 후 적층하고, 이 후 본딩제가 녹을 정도의 저온으로 열처리하여 적층한 박판들을 접착시켜 다층 세라믹 기판을 제조하는 제조 방법이 ‘대한민국 등록특허공보 10-2271665(2021년 07월 01일)’ 에 공고된 바 있다.
한편, 다층 세라믹 기판을 제조하는 과정에 있어서, 세라믹 박판 상의 내부전극이 존재하는 영역과 존재하지 않는 영역에 단차가 발생하며, 단차가 발생한 상태에서 복수개의 세라믹 박판을 적층 및 압착할 경우, 세라믹 박판과 내부전극에서 찌그러짐과 같은 변형이 발생하는 문제점이 있다.
또한, 복수개의 세라믹 박판의 적층 수가 증가할수록 단차의 영향이 점점 커지기 때문에 세라믹 박판의 두께가 불균일해지고, 내부전극의 번짐 현상이 발생할 뿐만 아니라 미세한 틈새가 발생하는 문제점도 있다. 이로 인해, 다층 세라믹 기판이 구비된 제품 전체의 신뢰성이 저하될 수 있는 문제가 발생한다.
대한민국 등록특허공보 10-2271665(2021년 07월 01일 공고)
상술한 문제점을 해결하기 위한 본 발명의 목적은 다층 세라믹 기판의 층간에 더미부를 형성시킴으로써, 내부전극이 존재하는 기판 중앙 부분과 내부전극이 존재하지 않는 가장자리 부분 사이에 높이 차이가 존재하지 않도록 하여 전체적으로 평탄한 면이 형성되는 층간 더미부를 구비하는 다층 세라믹 기판 및 그의 제조 방법을 제공하는 것이다.
상술한 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 층간 더미부를 구비하는 다층 세라믹 기판의 제조 방법은, 제1 세라믹 그린 시트 및 제2 세라믹 그린 시트를 각각 소성하여 제1 세라믹 박판 및 제2 세라믹 박판을 생성하는 단계, 상기 제1 세라믹 박판의 상부면에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 내부전극을 형성하는 단계, 상기 제1 세라믹 박판 상부면의 상기 내부전극이 미형성된 영역에 상기 내부전극의 높이와 동일한 높이를 가진 더미부를 형성하는 단계, 상기 제1 세라믹 박판의 상부면에 본딩제를 도포하는 단계, 상기 제1 세라믹 박판의 상부에 상기 제2 세라믹 박판을 적층하여 다층 세라믹 기판을 생성하는 단계 및 상기 생성된 다층 세라믹 기판의 열처리를 통해 상기 본딩제를 녹여 상기 더미부 및 상기 내부전극의 상부면과, 상기 제2 세라믹 박판의 하부면을 서로 접착시키는 단계를 포함하여, 상기 더미부는, 상기 제1 세라믹 박판 및 상기 제2 세라믹 박판의 적층 시 단차를 없애 평탄화를 이루는 것을 특징으로 한다.
상기 더미부는, 상기 내부전극과 동일한 물성을 갖는 것을 특징으로 한다.
상기 제1 세라믹 박판의 상부면은, 상기 더미부가 형성되는 더미구역을 포함하고, 상기 더미구역은, 상기 내부전극과 일정거리 이격되도록 형성되며, 상기 더미부는 상기 내부전극과 서로 접하지 않는 위치에 형성되어 상기 더미부는 상기 내부전극에 영향을 주지 않는 것을 특징으로 한다.
상기 더미구역은, 상기 제1 세라믹 박판의 최외곽부를 따라 상기 내부전극이 형성된 부분을 둘러싸도록 형성되고, 상기 더미부는, 상기 더미구역 전체에 형성되는 것을 특징으로 한다.
제1 세라믹 그린 시트 및 제2 세라믹 그린 시트를 각각 소성하여 생성되는 제1 세라믹 박판 및 제2 세라믹 박판이 적층되어 형성되는, 층간 더미부를 구비하는 다층 세라믹 기판의 상기 제1 세라믹 박판의 상부면에는, 도전성 페이스트로 패턴을 인쇄하고 열처리하여 형성되는 내부전극 및 상기 내부전극이 미형성된 영역에 상기 내부전극의 높이와 동일한 높이를 가진 더미부가 형성되고, 상기 내부전극 및 상기 더미부가 형성된 제1 세라믹 박판의 상부면에 본딩제가 도포되며, 상기 본딩제가 도포된 상기 제1 세라믹 박판의 상부에 상기 제2 세라믹 박판을 적층하여 다층 세라믹 기판을 생성하고, 상기 생성된 다층 세라믹 기판의 열처리를 통해 상기 본딩제를 녹여 상기 더미부 및 상기 내부전극의 상부면과, 상기 제2 세라믹 박판의 하부면을 서로 접착시켜 형성되며, 상기 더미부는, 상기 제1 세라믹 박판 및 상기 제2 세라믹 박판의 적층 시 단차를 없애고, 평탄화를 이루는 것을 특징으로 한다.
본 발명인 층간 더미부를 구비하는 다층 세라믹 기판 및 그의 제조 방법에 따르면, 다층 세라믹 기판의 층간에 더미부를 형성시킴으로써, 내부전극이 존재하는 기판 중앙 부분과 내부전극이 존재하지 않는 가장자리 부분 사이에 높이 차이가 존재하지 않도록 하여 전체적으로 평탄한 면이 형성되는 것이 가능한 효과가 있다.
도 1은 본 발명에 따른 층간 더미부를 구비하는 다층 세라믹 기판의 제조 방법의 각 단계를 보여주는 흐름도이다.
도 2는 본 발명의 일 실시예에 따른 층간 더미부를 구비하는 다층 세라믹 기판의 구조를 보여주는 단면도이다.
도 3은 본 발명에 따른 더미부가 형성되는 더미구역을 보여주는 평면도이다.
도 4는 본 발명에 따른 더미구역에 더미부가 형성된 모습을 보여주는 평면도이다.
도 5는 본 발명에 따른 제1 더미부재 및 제2 더미부재가 제1 세라믹 박판의 상부면에 형성된 모습을 보여주는 단면도이다.
도 6은 본 발명의 다른 일 실시예에 따른 층간 더미부를 구비하는 다층 세라믹 기판의 구조를 보여주는 단면도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.
그리고 본 발명의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 실시예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다.
본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 “포함한다” 및/또는 “포함하는” 은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명에 따른 층간 더미부를 구비하는 다층 세라믹 기판(100)의 제조 방법의 각 단계를 보여주는 흐름도이고, 도 2는 본 발명에 따른 층간 더미부를 구비하는 다층 세라믹 기판(100)의 구조를 보여주는 단면도이다.
본 발명에 따른 층간 더미부를 구비하는 다층 세라믹 기판(100)의 제조 방법(이하, ‘제조 방법’ 이라 함)은, 도 1 및 도 2를 참조하면, 제1 세라믹 그린 시트 및 제2 세라믹 그린 시트를 각각 소성하여 제1 세라믹 박판(110) 및 제2 세라믹 박판(120)을 생성하는 단계(S101), 제1 세라믹 박판(110) 및 제2 세라믹 박판(120) 각각에 비아홀(30)을 형성하는 단계(S103), 제1 세라믹 박판(110) 및 제2 세라믹 박판(120) 각각에 형성된 비아홀(30)에 도전성 페이스트를 충진하고 열처리하여 비아전극(30)을 형성하는 단계(S105), 상기 제1 세라믹 박판(110)의 상부면에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 내부전극(10)을 형성하는 단계(S107), 상기 제1 세라믹 박판(110) 상부면의 상기 내부전극(10)이 미형성된 영역에 상기 내부전극(10)의 높이와 동일한 높이를 가진 더미부(21)를 형성하는 단계(S109), 상기 제1 세라믹 박판(110)의 상부면에 본딩제(40)를 도포하는 단계(S111), 상기 제1 세라믹 박판(110)의 상부에 상기 제2 세라믹 박판(120)을 적층하여 다층 세라믹 기판(100)을 생성하는 단계(S113) 및 상기 생성된 다층 세라믹 기판(100)의 열처리를 통해 상기 본딩제(40)를 녹여 상기 더미부(21) 및 상기 내부전극(10)의 상부면과, 상기 제2 세라믹 박판(120)의 하부면을 서로 접착시키는 단계(S115)를 포함한다. 또한 본 발명에 따른 제조 방법은 다층 세라믹 기판(100)의 상부면 및 하부면 각각에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 외부전극(50)을 형성하는 단계(S117)을 더 포함할 수도 있다.
한편, 본 발명에 따른 층간 더미부를 구비하는 다층 세라믹 기판(100)(이하, ‘다층 세라믹 기판(100)’ 이라 함)은 복수개의 세라믹 박판(110, 120, 130)을 포함하며, 예를 들어, 도 2에 도시된 바와 같이 최하층의 제1 세라믹 박판(110), 제1 세라믹 박판(110)의 상부에 적층되는 최상층의 제2 세라믹 박판(120)을 포함할 수 있다. 다만, 이에 한정되는 것은 아니고 제2 세라믹 박판(120)의 상부에 최상층인 제3 세라믹 박판(130)이 더 적층될 수도 있다. 이는 도 6을 참조하여 후술하도록 한다.
S101 단계는, 제1 세라믹 그린 시트 및 제2 세라믹 그린 시트를 각각 소성하여 제1 세라믹 박판(110) 및 제2 세라믹 박판(120)을 생성하는 단계이다. 한편, S101 단계에서, 제3 세라믹 박판(130)을 더 생성할 수 있다.
본 발명에 따른 다층 세라믹 기판(100)은 종래와 같이 복수개의 세라믹 그린 시트를 적층한 뒤 소성하여 다층 세라믹 기판을 제조하는 것이 아니라, 각각의 세라믹 그린 시트를 소성하여 각각의 세라믹 박판(110, 120, 130)을 생성하여 세라믹 박판(110, 120, 130)을 마련하고, 생성된 각각의 세라믹 박판(110, 120, 130)을 적층 및 접착하는 순서로 다층 세라믹 기판(100)을 제조하는 것이 특징이다. S101 단계에서 세라믹 박판(110, 120, 130)을 생성하기 위해 세라믹 그린 시트를 소성하는 온도는 1000 내지 1500℃일 수 있다. 그리고 세라믹 그린 시트는 50 내지 600미크론의 두께를 가질 수 있고, 세라믹 그린 시트가 소성되어 생성되는 세라믹 박판(110, 120, 130)은 10 내지 500미크론의 두께를 가질 수 있다. 또한, 세라믹 그린 시트 및/또는 세라믹 박판(110, 120, 130)의 지름은 12인치 이상일 수 있다. 본 단계에서, 세라믹 그린 시트는 무산소 환원 환경 또는 대기 환경에서 1시간 내지 5시간 동안 소성될 수 있다.
S103 단계는, 제1 세라믹 박판(110) 및 제2 세라믹 박판(120) 각각에 비아홀(30)을 형성하는 단계이다. S101 단계에서 제3 세라믹 박판(130)을 생성한 경우, 제3 세라믹 박판(130)에도 비아홀(30)을 형성한다. 이는 이하 단계에서도 마찬가지이다.
S103 단계에서, 세라믹 박판(110, 120, 130)에 하나 이상의 비아홀(30)을 형성할 수 있다. 도 2는 최종 제조된 다층 세라믹 기판(100)의 모습을 나타낸 도면이다. 도 2는 제1 세라믹 박판(110), 제2 세라믹 박판(120)에 형성된 비아홀(30)이 서로 연통된 모습이 표현된 것이다. 도 2에 도시된 바와 같이 각 세라믹 박판(110, 120, 130)마다 비아홀(30)이 형성될 수 있다. 이때, 비아홀(30)은 레이저 조사, 케미칼 에칭 등의 공정을 통해 형성될 수 있다. 비아홀(30)의 지름은 30 내지 200미크론일 수 있다. 일 실시예에 따르면, 같은 세라믹 박판(110, 120, 130)에 형성되는 비아홀(30)은 동일한 지름을 가질 수도 있고, 또는 서로 다른 지름을 가질 수 있다.
S105 단계는, 제1 세라믹 박판(110) 및 제2 세라믹 박판(120) 각각에 형성된 비아홀(30)에 도전성 페이스트를 충진하고 열처리하여 비아전극(30)을 형성하는 단계이다.
S105 단계에서, 세라믹 박판(110, 120, 130) 각각에 형성된 비아홀(30)에 도전성 페이스트를 충진하고 열처리하여 비아전극(30)을 형성할 수 있다. 비아홀(30)과 비아전극(30)이 같은 식별 번호로 표시됐지만 비아홀(30)은 그 내부가 비어있는 구성을 나타내는 반면, 비아전극(30)은 비아홀(30)에 도전성 페이스트가 충진되어 전극으로서 역할을 한다. 각 세라믹 박판(110, 120, 130)에 형성된 비아홀(30)에 도전성 페이스트를 충진하여 비아전극(30)을 형성함으로써 추후 각 세라믹 박판(110, 120, 130)이 적층되었을 때 층간 전기적으로 연결될 수 있다. 비아홀(30)에 충진되는 도전성 페이스트는 Ag, Cu, Au, Pd, Pt, Ag-Pd, Ni, Mo 및 W 중 적어도 하나 이상의 물질을 포함할 수 있다.
S107 단계는, 제1 세라믹 박판(110)의 상부면에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 내부전극(10)을 형성하는 단계이다.
S107 단계에서, 본 발명에 따른 다층 세라믹 기판(100)의 최상위층에 위치할 세라믹 박판(도 2에서는 제2 세라믹 박판(120))을 제외한 나머지 세라믹 박판(도 2에서는 제1 세라믹 박판(110))의 상부면에 도전성 페이스트를 이용해 패턴을 인쇄하고 열처리하여 내부전극(10)을 형성할 수 있다. 이때, 본 단계에서 인쇄되어 열처리된 패턴은 내부전극(10)에 해당할 수 있고, 이러한 내부전극(10)은 최후 다층 세라믹 기판(100)의 내부에 존재하게 된다. 내부전극(10)의 두께(이하, ‘높이’와 혼용함)는 1 내지 20미크론일 수 있다.
S109 단계는, 제1 세라믹 박판(110) 상부면의 내부전극(10)이 미형성된 영역에 상기 내부전극(10)의 높이와 동일한 높이를 가진 더미부(21)를 형성하는 단계이다.
S109 단계에서 형성하는 더미부(21)는, 복수개의 세라믹 박판(110, 120, 130)을 적층 할 때, 내부전극(10)이 형성된 기판 중앙 부분 영역과 내부전극(10)이 형성되지 않은 박판 가장자리 부분 영역에 높이 차이 즉, 각 세라믹 박판(110, 120, 130)의 층간 발생하는 단차를 없애 다층 세라믹 기판(100)이 전체적으로 평탄한 면이 형성되도록 평탄화를 이루기 위한 구성이다. 이때 더미부(21)는 내부전극(10)에 영향을 주지 않아야 하고, 내부전극(10)과 동일한 물성 즉, 동일한 수축도 또는 동일한 수축률 등을 갖는 도체 또는 유전체로 이루어질 수 있다. 또한 더미부(21)가 형성된 박판을 위에서 봤을 때 메쉬(mesh) 형태를 갖도록 형성되어 더미 공간(25, 도 4) 사이로 본딩제(40)가 침투되어 세라믹 박판(110, 120, 130)의 층간 접착력을 향상시킬 수 있다. 더미부(21)와 관련한 상세한 설명은 도 3 등을 참조하여 후술하도록 한다.
S107단계의 내부전극 생성과 S109단계의 더미부의 생성은 동시에 이루어질 수 있다. 즉 내부전극이 형성될 때 더미부도 함께 형성될 수 있다.
S111 단계는, 제1 세라믹 박판(110)의 상부면에 본딩제(40)를 도포하는 단계이다. S101 단계에서 제3 세라믹 박판(130)이 마련되고, 전술한 단계들의 과정을 거친 후라면, 제2 세라믹 박판(120)의 상부면에도 본딩제가 도포된다.
S111 단계에서, 제1 세라믹 박판(110)의 상부면에서 비아홀(30)이 형성된 지점을 제외한 나머지 부분에 본딩제(40)를 도포할 수 있다. 즉, 본딩제(40)는 내부전극(10) 및 더미부(21)의 상부면에 도포되거나 제1 세라믹 박판(110)의 상부면에 직접 도포될 수 있다. 이때 더미부(21)의 상부면에 도포되는 본딩제(40)는 더미부(21)의 더미 공간(25) 사이로 침투될 수 있다. 본딩제(40)는 세라믹 박판(110, 120, 130)들을 서로 접착시키기 위한 것으로서, 제1 세라믹 박판(110)의 상부면에 인쇄된 패턴에 영향을 주지 않는 재료로 도포될 수 있다. 본딩제(40)는 무기물 및/또는 유기물일 수 있고, 무기물은 유리, 세라믹 등을 포함하고, 유기물은 에폭시 등을 포함할 수 있다. 최종적으로 제조되는 다층 세라믹 기판(100)에서 본딩제(40)는 열처리를 통해 본딩층(40)을 형성할 수 있고, 이때 본딩층(40)의 두께는 2 내지 100미크론일 수 있다.
S113 단계는 제1 세라믹 박판(110)의 상부에 제2 세라믹 박판(120)을 적층하여 다층 세라믹 기판(100)을 생성하는 단계이다. S101 단계에서 제3 세라믹 박판(130)을 생성하고, 전술한 단계에서의 과정을 거친 후라면, 제2 세라믹 박판(120) 상부에 제3 세라믹 박판(130)이 적층될 수도 있다.
S113 단계에서, 각 세라믹 박판(110, 120, 130)에 형성된 비아전극(30)이 제1 세라믹 박판(110)의 하부면으로부터 최상층의 세라믹 박판(110, 120, 130)(도 2 에서는 제2 세라믹 박판(120))의 상부면까지 전기적 신호가 전달될 수 있게 일직선을 이루도록 세라믹 박판(110, 120, 130)들을 적층할 수 있다. 이로써, 세라믹 박판(110, 120, 130)들은 연통된 비아전극(30)을 통해 서로 전기적으로 연결될 수 있다. 즉, 제1 세라믹 박판(110)에 형성된 내부전극(10)은 비아전극(30)을 통해 제2 세라믹 박판(120)에 형성된 내부전극(10)과 전기적으로 연결될 수 있다. 최종적으로는, 제1 세라믹 박판(110)의 하부면에 형성된 외부전극(50)은 비아전극(30)을 통해, 각 층의 내부전극(10) 및 최상층의 세라믹 박판(120 또는 130)(도 2 에서는 제2 세라믹 박판(120))의 상부면에 형성된 외부전극(50)과 전기적으로 연결될 수 있다.
S115 단계는 S113 단계에서 생성된 다층 세라믹 기판(100)을 열처리하여 본딩제(40)를 녹여 더미부(21) 및 내부전극(10)의 상부면과, 제2 세라믹 박판(120)의 하부면을 서로 접착시키는 단계이다. 제3 세라믹 박판(130)도 적층된 경우에는, 제2 세라믹 박판(120)의 상부면과 제3 세라믹 박판(130)의 하부면이 접착될 수 있다.
S115 단계는, 복수개의 세라믹 박판(110, 120, 130)이 적층되어 형성된 다층 세라믹 기판(100)을 소성 또는 열처리하여 세라믹 박판(110, 120)의 상부면에 도포된 본딩제(40)를 녹이고 다시 식힘으로써 적층된 복수의 세라믹 박판(110, 120, 130)들을 서로 접착시킬 수 있다.
한편, 세라믹 박판(110, 120)의 상부면에 도포되는 본딩제(40)의 녹는점은 본딩제(40)를 구성하는 소재에 따라 다를 수 있는데, 본 단계에서 세라믹 박판(110, 120, 130)에 형성된 내부전극(10) 및/또는 비아전극(30)에 인쇄되거나 충진된 도전성 페이스트까지 녹는 것을 방지하기 위하여, 본딩제(40)의 녹는점은 세라믹 박판(110, 120, 130)의 녹는점, 패턴 인쇄에 사용된 도전성 페이스트의 녹는점(내부전극(10) 재료의 녹는점). 비아홀(30)에 충진된 도전성 페이스트의 녹는점 및 더미부(21)의 녹는점보다 낮게 설정될 수 있다. 나아가, 세라믹 박판(110, 120, 130)의 녹는점은 세라믹 박판(110, 120, 130)을 구성하는 소재에 따라 다를 수 있다. 따라서 본 실시예는 복수개의 세라믹 박판(110, 120, 130)이 적층되어 형성된 다층 세라믹 기판(100)을 본딩제(40)의 녹는점보다 높고 세라믹 박판(110, 120, 130)의 녹는점보다는 낮은 온도에서 소성 또는 열처리할 수 있다.
즉, 본 발명은 세라믹 박판(110, 120, 130)에 영향을 주지 않는 온도로 다층 세라믹 기판(100)을 소성 또는 열처리함으로써 세라믹 박판(110, 120, 130) 자체에 생기는 변형, 크랙 등의 불량을 방지할 수 있다.
예를 들어, 본 발명에 따른 다층 세라믹 기판(100)은 대기 환경에서 600 내지 900℃ 바람직하게는 800℃로 소성 또는 열처리될 수 있다. 이때, 소성 또는 열처리 시간은 적층된 복수의 세라믹 박판(110, 120, 130)의 개수 및 면적에 따라 다를 수 있다. 예를 들어, 적층된 복수의 세라믹 박판(110, 120, 130) 각각의 지름이 12인치인 경우, 본 실시예는 적층된 복수의 세라믹 박판(110, 120, 130)을 0.5 내지 2시간 동안 소성 또는 열처리할 수 있다.
S117 단계는, 다층 세라믹 기판(100)의 상부면 및 하부면 각각에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 외부전극(50)을 형성하는 단계이다.
S117 단계는, 각 층이 서로 접착되어 형성된 다층 세라믹 기판(100)의 상부면 및 하부면에 도전성 페이스트를 이용해 패턴을 인쇄하고 열처리하여 외부전극(50)을 형성할 수 있다. 한편, 본 실시예에 따른 다층 세라믹 기판(100)의 내부전극(10) 또는 비아전극(30)에 사용되는 도전성 페이스트는 유리 성분을 0 내지 5프로 포함할 수 있다. 이 경우, 본딩제(40)는 내부전극(10) 및 비아전극(30)을 피해서 세라믹 박판(110, 120) 위에 도포될 수 있다. 본딩제(40)를 도포하고 복수의 세라믹 박판(110, 120, 130)을 적층한 뒤 열처리하면 내부전극(10)에 포함된 일부 유리 성분이 도전성 페이스트의 상부 표면에 표출되어 얇은 유리 층을 형성함으로써 복수의 세라믹 박판(110, 120, 130)을 보다 강하게 접착시킬 수 있다. 나아가, 내부전극(10)에 포함된 일부 유리 성분은 도전성 페이스트 하부에 존재하여 해당 층의 세라믹 박판(110, 120, 130)과 내부전극(10) 사이의 접착력을 강화시킬 수 있다.
도 2는 본 발명의 일 실시예에 따른 층간 더미부를 구비하는 다층 세라믹 기판(100)의 구조를 보여주는 단면도이다.
도 2를 참조하면, 전술한 단계에 의해 제조된 다층 세라믹 기판(100)을 볼 수 있다. 본 발명의 일 실시예에 따른 다층 세라믹 기판(100)은, 제1 세라믹 박판(110) 및 제2 세라믹 박판(120)을 포함한다. 제1 세라믹 박판(110) 및 제2 세라믹 박판(120)에 비아홀(30)이 형성되어 전술한 바와 같이 비아전극(30)이 형성된다. 제1 세라믹 박판(110)의 상부면에는, 내부전극(10) 및 더미부(21)가 형성된다. 제1 세라믹 박판(110)의 상부면에는 본딩제(40)가 도포되고, 본딩제(40)가 도포된 후 제1 세라믹 박판(110)의 상부에 제2 세라믹 박판(120)이 적층되어 다층 세라믹 기판(100)을 생성한다. 이때 제1 세라믹 박판(110)과 제2 세라믹 박판(120)의 층간에 내부전극(10)에 의해 발생할 수 있는 단차를 더미부(21)에 의해 해소하여 각 박판의 평탄화를 이룰 수 있게 된다. 이후, 생성한 다층 세라믹 기판(100)을 열처리, 압착 또는 소성하여 본딩제(40)를 녹여 각 세라믹 박판(110, 120)을 접착시킨다.
정리하면, 본 발명에 따른 다층 세라믹 기판(100)은, 제1 세라믹 그린 시트 및 제2 세라믹 그린 시트를 각각 소성하여 생성되는 제1 세라믹 박판(110) 및 제2 세라믹 박판(120)이 적층되어 형성되며, 제1 세라믹 박판(110)의 상부면에는, 도전성 페이스트로 패턴을 인쇄하고 열처리하여 형성되는 내부전극(10) 및 상기 내부전극(10)이 미형성된 영역에 상기 내부전극(10)의 높이와 동일한 높이를 가진 더미부(21)가 형성되고, 내부전극(10) 및 더미부(21)가 형성된 제1 세라믹 박판(110)의 상부면에 본딩제(40)가 도포되며, 본딩제(40)가 도포된 상기 제1 세라믹 박판(110)의 상부에 상기 제2 세라믹 박판(120)을 적층하여 다층 세라믹 기판(100)을 생성하고, 생성된 다층 세라믹 기판(100)의 열처리를 통해 본딩제(40)를 녹여 더미부(21) 및 내부전극(10)의 상부면과, 제2 세라믹 박판(120)의 하부면을 서로 접착시켜 형성되며, 더미부(21)는, 제1 세라믹 박판(110) 및 제2 세라믹 박판(120)의 적층 시 단차를 없애고, 평탄화를 이루는 것을 특징으로 한다.
도 3은 본 발명에 따른 더미부(21)가 형성되는 더미구역(20)을 보여주는 평면도이다.
한편, 본 발명에 따른 더미부(21)는, 도 3을 참조하면, 더미구역(20)에 형성된다. 더미구역(20)은 제1 세라믹 박판(110)의 상부면에 포함된다. 더미부(21)는, 전술한 바와 같이, 내부전극(10)과 동일한 물성을 갖는다. 더미구역(20)은 제1 세라믹 박판(110)의 상부면에 형성된 내부전극(10)과 일정거리 이격되도록 형성된다. 따라서 더미부(21)는 제1 세라믹 박판(110)의 상부면에 형성되되 내부전극(10)과 서로 접하지 않는 위치에 형성되어 내부전극(10)에 영향을 주지 않도록 한다.
본 발명에 따른 더미구역(20)은 제1 세라믹 박판(110)의 최외곽부를 따라 내부전극(10)과 일정 거리 이격된 상태에서 둘러싸도록 형성된다. 더미구역(20)과 내부전극(10) 간에는 빈 공간(11)이 형성된다. 따라서 제1 세라믹 박판(110)의 상부면은 내부전극(10), 빈 공간(11) 및 더미구역(20)을 포함한다. 더미부(21)는 더미구역(20)의 적어도 일부분을 차지하여 형성된다. 예를 들어, 더미부(21)는 내부전극(10)의 사방에 각각 형성될 수 있다. 다만, 이에 한정되는 것은 아니고, 더미부(21)는 더미구역(20)의 전체 영역에 형성될 수도 있다. 내부전극(10), 빈 공간(11), 더미부(21) 및 더미구역(20) 상에는, 전술한 바와 같이 본딩제(40)가 도포되어 제1 세라믹 박판(110)의 상부에 적층되는 제2 세라믹 박판(120)의 하부와 접착될 수 있다.
도 4는 본 발명에 따른 더미구역(20)에 더미부(21)가 형성된 모습을 보여주는 평면도이고, 도 5는 본 발명에 따른 제1 더미부재(22) 및 제2 더미부재(23)가 제1 세라믹 박판(110)의 상부면에 형성된 모습을 보여주는 단면도이다.
본 발명에 따른 더미부(21)는, 도 4를 참조하면, 도면 상 세로방향으로 형성되는 제1 더미부재(22)와 도면 상 가로방향으로 형성되는 제2 더미부재(23)를 포함한다. 제1 더미부재(22)와 제2 더미부재(23)는 각각 복수개가 포함되며, 복수개의 제1 더미부재(22) 및 복수개의 제2 더미부재(23)는 더미구역(20)의 전체에 각각 형성될 수 있다. 복수개의 제1 더미부재(22) 및 복수개의 제2 더미부재(23)는 각각 서로 교차하여 메쉬형태의 더미 공간(25)을 형성한다. 이때, 도 3에 도시된 바와 같이 제1 더미부재(22)와 제2 더미부재(23)가 서로 직각의 각도를 갖도록 교차할 수도 있으나 이에 한정된 것은 아니고, 어느 각은 여각을 가지고, 어느 각은 둔각을 가지도록 교차할 수도 있다. 더미 공간(25)의 내부, 제1 더미부재(22)의 상부면 및 제2 더미부재(23)의 상부면에는 각각 본딩제(40)가 도포된다. 이때 더미 공간(25)의 내부에 본딩제(40)가 완전 침투되어 층간 접착력을 더욱 향상시킬 수 있다.
본 발명에 따른 제1 더미부재(22) 및 제2 더미부재(23)를 포함하는 더미부(21)가 제1 세라믹 박판(110)의 상부면에 형성된 모습은 도 5에 도시된 바와 같다. 제1 더미부재(22) 및 제2 더미부재(23)는, 도 5를 참조하면, 전술한 바와 같이, 내부전극(10)과 동일한 높이를 가질 수 있다.
한편, 도 5에 도시된 제1 더미부재(22)와 제2 더미부재(23)는 서로 동일선상에 놓인 것이 아니며, 상세하게는, 도 5에 도시된 제1 더미부재(22)는 그 절단면이 도시된 것이고, 도 5에 도시된 제2 더미부재(23)는 제1 더미부재(22)의 절단면을 지나 더미 공간(25) 너머로 보이는 제2 더미부재(23)가 도시된 것이다.
도 6은 본 발명의 다른 일 실시예에 따른 층간 더미부를 구비하는 다층 세라믹 기판(100)의 구조를 보여주는 단면도이다.
한편, 본 발명에 따른 다층 세라믹 기판(100)은, 전술한 바와 같이, 복수개의 세라믹 박판(110, 120, 130)을 포함할 수 있다. 본 발명에 따른 다층 세라믹 기판(100)은, 도 6을 참조하면, 제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 제3 세라믹 박판(130)을 포함할 수 있다. 제1 세라믹 박판(110), 제2 세라믹 박판(120) 및 제3 세라믹 박판(130)에는 비아홀(30)이 형성되고, 세라믹 박판(110, 120, 130) 각각에 형성된 비아홀(30)에 도전성 페이스트를 충진하고 열처리하여 비아전극(30)을 형성할 수 있다. 각 세라믹 박판(110, 120, 130)에 형성된 비아전극(30)이 제1 세라믹 박판(110)의 하부면으로부터 최상층의 세라믹 박판(도 6 에서는 제3 세라믹 박판(130))의 상부면까지 전기적 신호가 전달될 수 있게 일직선을 이루도록 세라믹 박판(110, 120, 130)들을 적층할 수 있다.
이때 최상부에 위치하는 제3 세라믹 박판(130)을 제외한 제1 세라믹 박판(110) 및 제2 세라믹 박판(120)의 상부면에 내부전극(10) 및 더미부(21)가 형성될 수 있다. 도 6에 도시된 바처럼 층간이 복수개인 경우, 제1 더미부재(22) 및 제2 더미부재(23)는 서로 다른 위치에 형성되어, 제1 더미부재(22) 및 제2 더미부재(23)에 의해 단차가 생기는 문제점을 해결할 수 있다. 도 6의 가상선(A)은, 제2 세라믹 박판(120)의 상부면에 형성된 제1 더미부재(22)의 위치를 보여주기 위한 것이다. 가상선(A)을 참조하면, 제1 세라믹 박판(110) 상부면에 형성된 제1 더미부재(22)와 제2 세라믹 박판(120) 상부면에 형성된 제1 더미부재(22)는 서로 다른 위치에 형성된 것을 볼 수 있다. 또한 도면에 도시되지 않았지만, 서로 다른 층에 형성된 제2 더미부재(23)도 서로 다른 위치에 형성되어 더미부(21)에 의해 단차가 발생하는 것을 막는다.
본 발명에 다른 다층 세라믹 기판(100)은, 도 6에 도시된 것보다 더 많은 복수개의 세라믹 박판을 포함할 수 있으며, 이때에도 마찬가지로 각 층에 형성되는 제1 더미부재(22) 및 제2 더미부재(23)는 각각 서로 다른 위치에 형성되어 더미부(21)에 의해 발생할 수 있는 단차를 막아 다층 세라믹 기판(100)의 평탄화를 이룰 수 있다.
본 명세서에 있어서 '부(部)'란, 하드웨어에 의해 실현되는 유닛(unit), 소프트웨어에 의해 실현되는 유닛, 양방을 이용하여 실현되는 유닛을 포함한다. 또한, 1개의 유닛이 2개 이상의 하드웨어를 이용하여 실현되어도 되고, 2개 이상의 유닛이 1개의 하드웨어에 의해 실현되어도 된다.
본 발명의 보호범위가 이상에서 명시적으로 설명한 실시예의 기재와 표현에 제한되는 것은 아니다. 또한, 본 발명이 속하는 기술분야에서 자명한 변경이나 치환으로 말미암아 본 발명이 보호범위가 제한될 수도 없음을 다시 한 번 첨언한다.
10 : 내부전극 11 : 빈 공간
20 : 더미구역 21 : 더미부
22 : 제1 더미부재 23 : 제2 더미부재
25 : 더미 공간 30 : 비아홀, 비아전극
40 : 본딩제, 본딩층 50 : 외부전극
100 : 다층 세라믹 기판 110 : 제1 세라믹 박판
120 : 제2 세라믹 박판 130 : 제3 세라믹 박판
A : 가상선

Claims (5)

  1. 제1 세라믹 그린 시트 및 제2 세라믹 그린 시트를 각각 소성하여 제1 세라믹 박판 및 제2 세라믹 박판을 생성하는 단계;
    상기 제1 세라믹 박판의 상부면에 도전성 페이스트로 패턴을 인쇄하고 열처리하여 내부전극을 형성하는 단계;
    상기 제1 세라믹 박판 상부면의 상기 내부전극이 미형성된 영역에 상기 내부전극의 높이와 동일한 높이를 가진 더미부를 형성하는 단계;
    상기 제1 세라믹 박판의 상부면에 본딩제를 도포하는 단계;
    상기 제1 세라믹 박판의 상부에 상기 제2 세라믹 박판을 적층하여 다층 세라믹 기판을 생성하는 단계; 및
    상기 생성된 다층 세라믹 기판의 열처리를 통해 상기 본딩제를 녹여 상기 더미부 및 상기 내부전극의 상부면과, 상기 제2 세라믹 박판의 하부면을 서로 접착시키는 단계;
    를 포함하여,
    상기 더미부는, 상기 제1 세라믹 박판 및 상기 제2 세라믹 박판의 적층 시 단차를 없애 평탄화를 이루는 것을 특징으로 하는, 층간 더미부를 구비하는 다층 세라믹 기판의 제조 방법.
  2. 청구항 1에 있어서,
    상기 더미부는, 상기 내부전극과 동일한 물성을 갖는 것을 특징으로 하는, 층간 더미부를 구비하는 다층 세라믹 기판의 제조 방법.
  3. 청구항 2에 있어서,
    상기 제1 세라믹 박판의 상부면은, 상기 더미부가 형성되는 더미구역을 포함하고,
    상기 더미구역은, 상기 내부전극과 일정거리 이격되도록 형성되며,
    상기 더미부는 상기 내부전극과 서로 접하지 않는 위치에 형성되어 상기 더미부는 상기 내부전극에 영향을 주지 않는 것을 특징으로 하는 층간 더미부를 구비하는 다층 세라믹 기판의 제조 방법.
  4. 청구항 3에 있어서,
    상기 더미구역은, 상기 제1 세라믹 박판의 최외곽부를 따라 상기 내부전극이 형성된 부분을 둘러싸도록 형성되고,
    상기 더미부는, 상기 더미구역 전체에 형성되는 것을 특징으로 하는, 층간 더미부를 구비하는 다층 세라믹 기판의 제조 방법.
  5. 제1 세라믹 그린 시트 및 제2 세라믹 그린 시트를 각각 소성하여 생성되는 제1 세라믹 박판 및 제2 세라믹 박판이 적층되어 형성되는, 층간 더미부를 구비하는 다층 세라믹 기판에 있어서,
    상기 층간 더미부를 구비하는 다층 세라믹 기판은,
    상기 제1 세라믹 박판의 상부면에는,
    도전성 페이스트로 패턴을 인쇄하고 열처리하여 형성되는 내부전극; 및
    상기 내부전극이 미형성된 영역에 상기 내부전극의 높이와 동일한 높이를 가진 더미부;
    가 형성되고,
    상기 내부전극 및 상기 더미부가 형성된 제1 세라믹 박판의 상부면에 본딩제가 도포되며, 상기 본딩제가 도포된 상기 제1 세라믹 박판의 상부에 상기 제2 세라믹 박판을 적층하여 다층 세라믹 기판을 생성하고,
    상기 생성된 다층 세라믹 기판의 열처리를 통해 상기 본딩제를 녹여 상기 더미부 및 상기 내부전극의 상부면과, 상기 제2 세라믹 박판의 하부면을 서로 접착시켜 형성되며,
    상기 더미부는, 상기 제1 세라믹 박판 및 상기 제2 세라믹 박판의 적층 시 단차를 없애고, 평탄화를 이루는 것을 특징으로 하는, 층간 더미부를 구비하는 다층 세라믹 기판.
KR1020220016903A 2022-02-09 2022-02-09 층간 더미부를 구비하는 다층 세라믹 기판 및 그의 제조 방법 KR20230120391A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020220016903A KR20230120391A (ko) 2022-02-09 2022-02-09 층간 더미부를 구비하는 다층 세라믹 기판 및 그의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220016903A KR20230120391A (ko) 2022-02-09 2022-02-09 층간 더미부를 구비하는 다층 세라믹 기판 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
KR20230120391A true KR20230120391A (ko) 2023-08-17

Family

ID=87800630

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220016903A KR20230120391A (ko) 2022-02-09 2022-02-09 층간 더미부를 구비하는 다층 세라믹 기판 및 그의 제조 방법

Country Status (1)

Country Link
KR (1) KR20230120391A (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102271665B1 (ko) 2019-04-10 2021-07-01 주식회사 디아이티 층간 도전성 향상을 위한 다층 세라믹 기판 및 그의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102271665B1 (ko) 2019-04-10 2021-07-01 주식회사 디아이티 층간 도전성 향상을 위한 다층 세라믹 기판 및 그의 제조 방법

Similar Documents

Publication Publication Date Title
US7847197B2 (en) Multilayer circuit board and manufacturing method thereof
US7652213B2 (en) Internal conductor connection structure and multilayer substrate
US8139368B2 (en) Component-containing module
EP1881751B1 (en) Ceramic multilayer board
KR102267242B1 (ko) 적층형 전자부품 및 적층형 전자부품의 제조 방법
US20070121273A1 (en) Built-in capacitor type wiring board and method for manufacturing the same
JP2011014883A (ja) セラミックコンデンサの製造方法
JP2012028730A (ja) 多層回路基板及び多層回路基板の製造方法
WO2014162478A1 (ja) 部品内蔵基板及びその製造方法
CN104589738A (zh) 多层陶瓷基板及其制造方法
JP4965237B2 (ja) 配線基板内蔵用コンデンサ及び配線基板
US9538644B2 (en) Multilayer wiring substrate and module including same
KR100748238B1 (ko) 무수축 세라믹 기판 및 그 제조방법
JP6819603B2 (ja) 多層セラミック基板およびその製造方法
JPH10308584A (ja) セラミック多層基板およびその製造方法
JP2011151048A (ja) 電子部品の製造方法および電子部品
JP4704866B2 (ja) 配線基板内蔵用コンデンサ及び配線基板
JP4746423B2 (ja) 配線基板内蔵用コンデンサの製造方法及び配線基板内蔵用コンデンサ
KR20230120391A (ko) 층간 더미부를 구비하는 다층 세라믹 기판 및 그의 제조 방법
JP7011563B2 (ja) 回路基板および電子部品
KR100956212B1 (ko) 다층 세라믹 기판의 제조 방법
KR100882101B1 (ko) 무수축 세라믹 기판의 제조방법
JP5956185B2 (ja) 多数個取り配線基板
JP4565381B2 (ja) 積層基板
KR20060114562A (ko) 저온동시소성세라믹 기판의 내장 캐패시터 및 그 제조방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal