JP2005236035A - 半導体装置およびその製造方法 - Google Patents

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俊一 今岡
Ryosuke Usui
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Abstract

【課題】 半導体装置を小型化する。
【解決手段】 半導体装置１００は、基材２００上に導電被膜１１８を形成し、その上に絶縁樹脂膜１０６を形成する工程と、絶縁樹脂膜１０６にビアプラグ１１０を形成する工程と、を順次所定回数繰り返して積層体を形成する工程と、積層体から基材２００を除去する工程と、積層体を反転させ、積層体の基材２００を除去した面（導電被膜１１８）に、半導体素子１２０ａおよび受動素子１２０ｂを配置する工程と、により製造される。
【選択図】 図１

Description

本発明は、ビアプラグが形成された半導体装置およびその製造方法に関する。
携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化、高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。こうした要求に対応するため、ＣＳＰ（Chip Size Package）と呼ばれるパッケージ技術が種々開発されている。こうしたパッケージの例として、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）が知られている。ＢＧＡは、パッケージ用基板の上に半導体チップを実装し、それを樹脂モールディングした後、反対側の面に外部端子として半田ボールをエリア状に形成したものである。また、特許文献１には、高周波ＩＣを搭載するシステム・イン・パッケージが開示されている。このパッケージは、ベース基板上に、多層配線構造が形成され、その上に高周波ＩＣやチップ部品が配置された構造となっている。
特開２００２−９４２４７号公報（図１等） 特開２００２−１１０７１７号公報
しかし、これら従来のＣＳＰでは、ポータブルエレクトロニクス機器等において現在望まれているような水準の小型化、薄型化、軽量化を実現することは難しかった。これは、従来のＣＳＰはチップを支持する基板を有することによる。支持基板の存在により、パッケージ全体が厚くなり、小型化、薄型化、軽量化に限界があった。また、放熱性の改善にも一定の限界があった。
こうした事情に鑑み、本出願人は、ＩＳＢ（Integrated System in Board；登録商標）とよばれる新規なパッケージを開発した。ＩＳＢとは、半導体ベアチップを中心とする電子回路のパッケージングにおいて、銅による配線パターンを持ちながら回路部品を支持するためのコア(基材)を使用しない独自のコアレスシステム・イン・パッケージである。特開２００２−１１０７１７号公報には、こうしたシステム・イン・パッケージが記載されている。
従来、ＩＳＢパッケージは、支持基板としても機能する導電箔上に複数層の導電パターンを形成して多層配線構造を作り、さらに回路素子を実装し、絶縁樹脂でモールドし、導電箔を除去することにより得られる。この場合、導電箔は裏面が露出した構成とすることができる。
このパッケージによれば、以下の利点が得られる。
（ｉ）コアレスで実装できるため、トランジスタ、ＩＣ、ＬＳＩの小型・薄型化を実現できる。
（ｉｉ）トランジスタからシステムＬＳＩ、さらにチップタイプのコンデンサや抵抗を回路形成し、パッケージングすることができるため、高度なＳＩＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）を実現できる。
（ｉｉｉ）現有の半導体チップを組み合わせできるため、システムＬＳＩを短期間に開発できる。
（ｉｖ）半導体ベアチップの下にコア材がないため、良好な放熱性を得ることができる。
（ｖ）回路配線が銅材でありコア材がないため、低誘電率の回路配線となり、高速データ転送や高周波回路で優れた特性を発揮する。
（ｖｉ）電極がパッケージの内部に埋め込まれる構造のため、電極材料のパーティクルコンタミの発生を抑制できる。
（ｖｉｉ）パッケージサイズはフリーであり、１個あたりの廃材を６４ピンのＳＱＦＰパッケージと比較すると、約１／１０の量となるため、環境負荷を低減できる。
（ｖｉｉｉ）部品を載せるプリント回路基板から、機能の入った回路基板へと、新しい概念のシステム構成を実現できる。
（ｉｘ）ＩＳＢのパターン設計は、プリント回路基板のパターン設計と同じように容易であり、セットメーカーのエンジニアが自ら設計できる。
本発明は上記事情を踏まえてなされたものであり、本発明の目的は、半導体装置を小型化する技術を提供することにある。
本発明によれば、基材上に、絶縁樹脂膜を形成する工程と、絶縁樹脂膜にビアプラグを形成する工程と、を順次繰り返して積層体を形成する工程と、積層体から基材を除去する工程と、積層体の基材を除去した面に、素子を配置する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
ここで、素子とは、半導体素子や受動素子等の回路素子のことである。このように、本発明によれば、積層体を形成した後に基材を除去するので、半導体装置を薄く小型に形成することができる。また、素子が配置される層は、基材直上に形成されるので、素子の配置面を平坦にすることができる。これにより、素子の配置面に微細なパターンを形成することができる。ここで、すべての絶縁樹脂膜にビアプラグが設けられている必要はない。なお、本発明において、積層体は、積層後に上下反転され、上部に素子が配置される。
本発明の半導体装置の製造方法において、ビアプラグを形成する工程において、ビアプラグは、基材に近い側から遠い側の方向に径が拡大するテーパ状の側壁を有するように形成されてよい。
このように、ビアプラグが、素子が設けられる面の方向に径が縮小するテーパ状に形成された側壁を有することにより、素子が設けられる面の方向に径が拡大するテーパ状の側壁を有する従来のビアプラグに比べて、素子が設けられる面におけるビアプラグの面積を、小さくすることができる。素子等との電気的接続をとるために、ビアプラグ上には配線パターンを形成する必要があるが、熱応力の分散を行うために、配線パターンの端部とビアプラグの端部との間にはある程度の距離を設ける必要がある。そのため、素子が設けられる面におけるビアプラグの面積を小さくすることにより、上層の配線層において、一つのビアプラグ毎に必要な領域を従来よりも狭くなるように設計することができ、半導体装置を小型化することができる。また、一つのビアプラグ毎に必要な領域を狭くすることにより、素子とたとえば上層の導電層とを接続するボンディングワイヤが短くなるように設計することができる。これにより、寄生インダクタンスを低減することができ、高周波性能を良好にすることができる。
本発明の半導体装置の製造方法において、ビアプラグを形成する工程において、ビアプラグは、基材に遠い側の方向から絶縁樹脂膜にレーザを照射して形成されてよい。
本発明の半導体装置の製造方法は、基材上に絶縁樹脂膜を形成する工程の前に、基材上に導電被膜を形成する工程をさらに含むことができ、絶縁樹脂膜を形成する工程において、導電被膜上に当該絶縁樹脂膜を形成することができ、素子を配置する工程において、当該素子を導電被膜表面に形成することができる。
本発明において、導電被膜は、基材直上に形成されるので、導電被膜を平坦に形成することができる。
本発明の半導体装置の製造方法において、基材は、導電被膜を構成する材料とは異なる材料により構成されてよい。基材は、導電被膜を構成する材料とはエッチング選択比が異なる材料により構成することができる。これにより、基材を選択的にエッチングにより除去することができる。
本発明によれば、導電性膜と、導電性膜上に設けられた絶縁樹脂膜と、が順次積層された積層体と、複数の絶縁樹脂膜にそれぞれ設けられた複数のビアプラグと、積層体上に配置された素子と、を含み、各ビアプラグは、素子に遠い側から近い側の方向に径が縮小するテーパ状に形成された側壁を有することを特徴とする半導体装置が提供される。
ここで、すべての絶縁樹脂膜にビアプラグが設けられている必要はない。また、ここで、絶縁樹脂膜は、複数の絶縁樹脂膜の積層体とすることもできる。導電性膜も、複数の導電性膜の積層体とすることができる。
本発明の半導体装置において、素子は、ビアプラグが形成された領域の上に設けることができる。また、ビアプラグ上には、導電性膜が配置されてよい。このように、ビアプラグ上に導電性膜を配置することにより、素子を設ける領域を平坦にすることができるので、ビアプラグが形成された領域の上に素子を設けることができる。ビアプラグが形成された領域の上に素子を設けることにより、多数のビアプラグを設けることができる。これにより、半導体装置の放熱性を良好にすることができる。
本発明の半導体装置において、ビアプラグ内には、絶縁性または導電性の材料を充填することができる。絶縁性の材料としては、フォトソルダレジストを用いることができる。また、半導体装置において、多層構造とする場合は、絶縁樹脂膜を構成する材料がビアプラグに埋め込まれてもよい。導電性の材料としては、銅とすず等の金属を用いることができる。すずは、半田に含まれるものとすることができる。また、ビアプラグは、充填材料が埋め込まれていない構成とすることもできる。
以上、本発明の構成について説明したが、これらの構成を任意に組み合わせたものも本発明の態様として有効である。また、本発明の表現を他のカテゴリーに変換したものもまた本発明の態様として有効である。
本発明によれば、半導体装置を小型化することができる。
図１は、本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
まず、図１（ａ）に示すように、基材２００上の所定の表面に選択的に導電被膜１１８を形成する。具体的には、フォトレジスト２０１で基材２００を被覆した後、電解めっき法により、基材２００の露出面に導電被膜１１８を形成する。導電被膜１１８の膜厚は、例えば１〜１０μｍ程度とする。基材２００は、たとえば金属箔とすることができる。この場合、基材２００の主材料は、Ｃｕ、Ａｌ、Ｆｅ−Ｎｉ等の合金等とすることが好ましい。基材２００の厚さはとくに制限はないが、たとえば７０μｍとすることができる。通常は１０μｍ〜３００μｍ程度とする。
つづいて、図１（ｂ）に示すように、基材２００上に、複数層の配線パターンを形成する。まず基材２００を化学研磨して表面のクリーニングと表面粗化を行う。次に、基材２００上に導電被膜１１８全面を覆うように、表面に導電性膜１０２が形成された絶縁樹脂膜１０６を配置する。つづいて絶縁樹脂膜１０６中に、導電被膜１１８に到達するビアホールを形成する。絶縁樹脂膜１０６を構成する材料については後述する。
図２は、ビアホールおよびビアプラグの製造手順を示す工程断面図である。
ここでは、導電被膜１１８は省略している。基材２００上に、表面に導電性膜１０２が形成された絶縁樹脂膜１０６を配置する。導電性膜１０２は、たとえば圧延銅箔等の圧延金属である。つづいて、導電性膜１０２上にレジストを配置し、ビアホールを形成するための開口を形成する。このレジストをマスクとして、ウェットエッチングにより導電性膜１０２を選択的に除去する。これにより、ビアホールが形成される領域において、導電性膜１０２を除去することができる。つづいて、導電性膜１０２が形成された面から炭酸ガスレーザを照射する（図２（ａ））。ここで、図示していないが、導電被膜１１８がストッパ層として機能する。
炭酸ガスレーザは、第一条件およびパルス幅を変更させた第二条件の２段階で照射する。０．２５ｍｓのパルス周期で、１．０Ｗの出力のレーザを用い、第一条件としては、たとえばパルス幅が８〜１０μｓ、ショット数が１とすることができる。また、第二条件としては、たとえばパルス幅が３〜５μｓ、パルス間隔が２５ｍｓ以上、ショット数が３とすることができる。これにより、導電性膜１０２から基材２００の方向に行くにつれて径が縮小するテーパ形状の側壁を有するビアホール１０８が形成される（図２（ｂ））。
ビアホール１０８を形成した後、ビアホール１０８内をウェット処理により粗化および洗浄する。その後、まず、無電解銅めっきにより全面に０．５〜１μｍ程度の薄膜を形成した後、電解めっきにより約２０μｍ程度の膜を形成することにより、ビアプラグ１１０を形成する（図２（ｃ））。無電解めっき用触媒は、通常パラジウムを用いることが多く、可とう性の絶縁基材に無電解用めっき用触媒を付着させるには、パラジウムを錯体の状態で水溶液に含ませ、可とう性の絶縁基材を浸漬して表面にパラジウム錯体を付着させ、そのまま、還元剤を用いて、金属パラジウムに還元することによって可とう性の絶縁基材表面にめっきを開始するための核を形成することができる。
その後、ビアプラグ１１０内に充填材料１１２を埋め込む（図２（ｄ））。充填材料１１２としては、絶縁性材料や導電性材料等種々のものを用いることができる。絶縁性材料としては、フォトソルダレジストを用いることができる。また、導電性材料としては、すずを含む半田を用いることができる。また、めっき等により、銅を充填材料１１２として埋め込むこともできる。本実施の形態において、ビアプラグ１１０内はめっきにより銅を埋め込む。
その後、導電性膜１０２を所定形状にパターニングして配線を形成する。配線は、フォトレジストをマスクとして、たとえば、レジストから露出した箇所に、化学エッチング液をスプレー噴霧して不要な導電性膜をエッチング除去することにより形成することができる。エッチングレジストは、通常のプリント配線板に用いることのできるエッチングレジスト材料を用いることができる。この場合、配線は、レジストインクをシルクスクリーン印刷して形成したり、エッチングレジスト用感光性ドライフィルムを導電性膜の上にラミネートして、その上に配線導体の形状に光を透過するフォトマスクを重ね、紫外線を露光し、露光しなかった箇所を現像液で除去して形成することができる。導電性膜１０２として銅箔を用いる場合、化学エッチング液には、塩化第二銅と塩酸の溶液、塩化第二鉄溶液、硫酸と過酸化水素の溶液、過硫酸アンモニウム溶液など、通常のプリント配線板に用いる化学エッチング液を用いることができる。
同様の手順により、絶縁樹脂膜１０６の形成、ビアホール形成、銅めっき層の形成および銅めっき層のパターニングの手順を繰り返し行うことにより、図１（ｂ）に示すような多層配線構造を形成する。なお、最下層の絶縁樹脂膜１０６にレーザによりビアホール１０８を形成する際には、導電被膜１１８をストッパ層として用いるが、上層の絶縁樹脂膜１０６にレーザによりビアホール１０８を形成する際には、その下層の導電性膜１０２をストッパ層として用いることができる。
その後、基材２００を除去する。基材２００の除去は、研磨、研削、エッチング、レーザの金属蒸発等により行うことができる。本実施形態では以下の方法を採用する。すなわち、研磨装置または研削装置により基材２００全面を５０μｍ程度削り、残りの基材２００を化学的にウェットエッチングにより除去する。なお、基材２００全部をウェトエッチングにより除去してもよい。こうした工程を経ることにより、導電被膜１１８が露出した構造となる（図１（ｃ））。
以上では基材２００が金属箔である場合を例として説明したが、基材２００は、金属以外の材料や、導電被膜１１８を構成する材料とはエッチング選択比が異なる材料により構成することができる。導電被膜１１８を構成する材料とはエッチング選択比が異なる材料により構成することにより、エッチングにより基材２００を選択的に除去して導電被膜１１８を露出させることができる。また、基材２００として、ガラス等の透明材料を用いることもできる。この場合、基材２００と絶縁樹脂膜１０６との間に光を照射することにより溶解する感光性材料により形成されたテープを設けておき、基材２００を除去する際に基材２００側から光を照射してテープを溶解させ、基材２００を絶縁樹脂膜１０６から除去することができる。基材２００として金属以外の材料を用いた場合、図１（ａ）に示した導電被膜１１８の形成は、無電解めっきにより行うことができる。
つづいて、図１（ｄ）に示すように、多層配線構造を反転させて導電被膜１１８を上面とし、導電被膜１１８上に半導体素子１２０ａおよび受動素子１２０ｂを搭載する。半導体素子１２０ａは、たとえば、トランジスタ、ダイオード、ＩＣチップ等、受動素子１２０ｂは、たとえば、チップコンデンサ、チップ抵抗等である。
まず、導電被膜１１８上にフォトソルダレジスト１１９を形成する。フォトソルダレジスト１１９を構成する材料としては、エポキシ樹脂、アクリル樹脂、ウレタン樹脂、ポリイミド樹脂等の樹脂、および、これらの混合物、さらに、これらの樹脂にカーボンブラック、アルミナ、窒化アルミニウム、窒化ホウ素、酸化スズ、酸化鉄、酸化銅、タルク、雲母、カオリナイト、炭酸カルシウム、シリカ、酸化チタン等の無機フィラーを混合したもの等が例示される。ここでは、フィラー含有エポキシ樹脂を用いる。次に、フォトソルダレジスト１１９を所定形状にパターニングした後に、半導体素子１２０ａおよび受動素子１２０ｂを搭載し、導電被膜１１８とボンディングワイヤ１２２または半田を介して接続する。
その後、半導体素子１２０ａおよび受動素子１２０ｂを封止樹脂１２４で封止する（図１（ｅ））。半導体素子１２０ａおよび受動素子１２０ｂの封止は、金型を用いて行うことができる。ここでは、半導体素子１２０ａおよび受動素子１２０ｂを一つずつしか示していないが、より多くの素子に対して同時に封止を行うことができる。封止樹脂１２４は、トランスファーモールド、インジェクションモールド、ポッティングまたはディッピングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドまたはポッティングで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。また、封止樹脂膜を半導体素子１２０ａおよび受動素子１２０ｂ上に固着することにより封止をおこなうこともできる。
つづいて、最下層の絶縁樹脂膜１０６の裏面に金、銀めっきや半田等の導電材を被着してバンプ１１６を形成し、半導体装置１００を完成する。
次に、封止樹脂１２４を半導体装置毎にダイシングにより分離する。図３は、ダイシングの方法を説明するための図である。多層配線構造上に、複数の半導体装置形成領域４６５がマトリクス状に配置されている。ダイシングは、ダイシングライン４９０に沿って行われる。ここでは、基材２００（図１参照）が除去された後にダイシングが行われるので、基材２００の切断によって引き起こされる切断面の荒れやブレードの消耗等が抑制される。なお、本例では位置合わせマーク４７０を設けているため、ダイシングラインの位置を迅速かつ正確に把握することができる。なお、ＢＧＡ等の従来のＣＳＰにおいては、基板上に形成されたモジュールを金型で打ち抜く方法が採用されている。本実施形態ではダイシングにより絶縁樹脂を切断することによりモジュールを得ることができ、製造プロセス上、大きなメリットがある。
次に、絶縁樹脂膜１０６を構成する材料を説明する。
絶縁樹脂膜１０６としては、たとえばエポキシ樹脂、ＢＴレジン等のメラミン誘導体、液晶ポリマー、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等を用いることができる。
エポキシ樹脂としては、ビスフェノールＡ型樹脂、ビスフェノールＦ型樹脂、ビスフェノールＳ型樹脂、フェノールノボラック樹脂、クレゾールノボラック型エポキシ樹脂、トリスフェノールメタン型エポキシ樹脂、脂環式エポキシ樹脂等が挙げられる。
メラミン誘導体としては、メラミン、メラミンシアヌレート、メチロール化メラミン、（イソ）シアヌール酸、メラム、メレム、メロン、サクシノグアミン、硫酸メラミン、硫酸アセトグアナミン、硫酸メラム、硫酸グアニルメラミン、メラミン樹脂、ＢＴレジン、シアヌール酸、イソシアヌール酸、イソシアヌール酸誘導体、メラミンイソシアヌレート、ベンゾグアナミン、アセトグアナミン等のメラミン誘導体、グアニジン系化合物等が例示される。
液晶ポリマーとしては、芳香族系液晶ポリエステル、ポリイミド、ポリエステルアミドや、それらを含有する樹脂組成物が例示される。このうち、耐熱性、加工性および吸湿性のバランスに優れる液晶ポリエステルまたは液晶ポリエステルを含有する組成物が好ましい。
液晶ポリエステルとしては、たとえば、(１)芳香族ジカルボン酸と芳香族ジオールと芳香族ヒドロキシカルボン酸とを反応させて得られるもの、(２)異種の芳香族ヒドロキシカルボン酸の組み合わせを反応させて得られるもの、(３)芳香族ジカルボン酸と芳香族ジオールとを反応させて得られるもの、(４)ポリエチレンテレフタレート等のポリエステルに芳香族ヒドロキシカルボン酸を反応させて得られるもの、等が挙げられる。なお、これらの芳香族ジカルボン酸、芳香族ジオール及び芳香族ヒドロキシカルボン酸の代わりに、それらのエステル誘導体が使用されることもある。さらに、これらの芳香族ジカルボン酸、芳香族ジオール及び芳香族ヒドロキシカルボン酸は、芳香族部分がハロゲン原子、アルキル基、アリール基等で置換されたものが使用されることもある。
液晶ポリエステルの繰返し構造単位としては、芳香族ジカルボン酸に由来する繰返し構造単位（下記式(i)）、芳香族ジオールに由来する繰返し構造単位（下記式(ii)）、芳香族ヒドロキシカルボン酸に由来する繰返し構造単位（下記式(iii)）を例示することができる。
(i)−ＣＯ−Ａ１−ＣＯ−
（但しＡ１は、芳香環を含有する２価の結合基を示す。）
(ii)−Ｏ−Ａ２−Ｏ−
（但しＡ２は、芳香環を含有する２価の結合基を示す。）
(iii)−ＣＯ−Ａ３−Ｏ−
（但しＡ３は、芳香環を含有する２価の結合基を示す。）
また、絶縁樹脂膜１０６を構成する材料としては、アラミド不織布またはガラス繊維が好ましく用いられる。これにより、加工性を良好にすることができる。アラミド繊維としては、パラアラミド繊維またはメタアラミド繊維を用いることができる。パラアラミド繊維としては、たとえば、ポリ（ｐ−フェニレンテレフタルアミド）（ＰＰＤ−Ｔ）、メタアラミドとしては、たとえば、ポリ（ｍ−フェニレンイソフタルアミド）（ＭＰＤ−Ｉ）を用いることができる。
図４は、本実施の形態におけるビアプラグ１１０の形状と、従来のビア１０の形状を示す図である。図４（ａ）は、半導体素子１２０ａや受動素子１２０ｂ（図１参照）の搭載面１２６とは反対側の面に開口して形成された本実施の形態におけるビアプラグ１１０の構成を示す。図４（ｂ）は、回路素子の搭載面１２６側に開口して形成された従来のビア１０の構成を示す。
本実施の形態においては、ビアプラグ１１０が、絶縁樹脂膜１０６の搭載面１２６から反対側の面の方向に径が拡大するように形成された側壁を有するので、ビアプラグ１１０の上に形成される導電被膜１１８の配線パターンの幅を狭くすることができる。図４（ａ）および図４（ｂ）に示すように、熱応力の分散を行うために、配線パターンの端部とビアプラグ１１０の端部との間にはある程度の距離を設ける必要がある。また、従来のように、搭載面１２６側に開口するビアホールを形成する場合、レーザ照射のアライメントずれを考慮して配線幅を広くする必要もある。したがって、従来は、一つのビアプラグ１０につき、配線パターンの幅Ｌ２が必要であったのに対し、本実施の形態における半導体装置１００においては、一つのビアプラグ１１０につき、配線パターンの幅をＬ１（Ｌ２＞Ｌ１）とすることができる。このように、一つのビアプラグ１１０毎に必要な領域を狭くすることができるので、従来と同数のビアプラグを設けた場合、半導体装置１００を小型化することができる。
さらに、一つのビアプラグ１１０毎の配線パターンの幅を狭くすることができるので、半導体素子１２０ａと導電被膜１１８を接続するボンディングワイヤ１２２の長さを短くすることができる。これにより、寄生インダクタンスを低減することができ、高周波性能を良好にすることができる。
本実施の形態において、半導体素子１２０ａや受動素子１２０ｂの搭載面となる導電被膜１１８は、基材２００上に最初の工程で形成される。そのため、反りのない平坦な基材２００の面に導電被膜１１８を形成することができ、極めて微細で平坦なパターンを得ることができる。また、基材２００を除去する工程までは、基材２００が支持基板として機能し、半導体装置１００を歩留まりよく製造することができる。その後、基材２００が除去されるので、最終的な半導体装置１００には基材２００が含まれず、ダイシングを簡易に行うことができる。
さらに、図１（ｄ）および図１（ｅ）に示すように、最上層の絶縁樹脂膜１０６には、半導体素子１２０ａや受動素子１２０ｂ等が配置される面とは反対の側に開口するビアホールが形成され、ビアプラグ１１０は、そのビアホールに形成される。このように、ビアプラグ１１０は、半導体素子１２０ａや受動素子１２０ｂが配置される面には開口しておらず、導電被膜１１８がビアプラグ１１０を覆うように形成される。これにより、半導体素子１２０ａや受動素子１２０ｂが配置される面を平坦にすることができる。そのため、ビアプラグ１１０が形成された領域の上に半導体素子１２０ａや受動素子１２０ｂを配置することができる。そのため、半導体装置１００に多数のビアプラグ１１０を形成することができ、半導体装置１００の放熱性を良好にすることができる。
また、図１および図２においては、ビアホール１０８内に充填材料１１２を埋め込む形態を説明したが、ビアホール１０８内に充填材料１１２を埋め込まない構成とすることもできる。
以上、本発明を実施の形態および実施例に基づいて説明した。この実施の形態および実施例はあくまで例示であり、種々の変形例が可能なこと、またそうした変形例も本発明の
範囲にあることは当業者に理解されるところである。
以上の実施の形態においては、ビアホール１０８を炭酸ガスレーザを用いて形成する例を説明したが、これ以外にも、機械加工、薬液による化学エッチング加工、プラズマを用いたドライエッチング法などを用いることもできる。
また、たとえば絶縁樹脂膜１０６を感光性樹脂により形成し、ビアホール１０８を所定形状のパターンを用いた現像により形成することもできる。
さらに、半導体素子１２０ａや受動素子１２０ｂは、第一の素子の上に第二の素子が配置された構成のように、複数の素子が積層した構成とすることもできる。この場合、第一の素子と第二の素子の組み合わせとしては、たとえばＳＲＡＭとＦｌａｓｈメモリ、ＳＲＡＭとＰＲＡＭとすることができる。
本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 ビアホールおよびビアプラグの製造手順を示す工程断面図である。 ダイシングの方法を説明するための図である。 本発明の実施の形態におけるビアプラグの形状と従来のビアプラグの形状をそれぞれ示す断面図である。
符号の説明
１００ 半導体装置、 １０２ 導電性膜、 １０６ 絶縁樹脂膜、 １０８ ビアホール、 １１０ ビアプラグ、 １１２ 充填材料、 １１６ バンプ、 １１８ 導電被膜、 １１９ フォトソルダレジスト、 １２０ａ 半導体素子、 １２０ｂ 受動素子、 １２０ 回路素子、 １２２ ボンディングワイヤ、 １２４ 封止樹脂、 ２００ 基材。

Claims (6)

  1. 基材上に、絶縁樹脂膜を形成する工程と、前記絶縁樹脂膜にビアプラグを形成する工程と、を順次繰り返して積層体を形成する工程と、
    前記積層体から前記基材を除去する工程と、
    前記積層体の前記基材を除去した面に、素子を配置する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記ビアプラグを形成する工程において、前記ビアプラグは、前記基材に近い側から遠い側の方向に径が拡大するテーパ状の側壁を有するように形成されることを特徴とする半導体装置の製造方法。
  3. 請求項１または２に記載の半導体装置の製造方法において、
    前記ビアプラグを形成する工程において、前記ビアプラグは、前記基材に遠い側の方向から前記絶縁樹脂膜にレーザを照射して形成されることを特徴とする半導体装置の製造方法。
  4. 請求項１乃至３いずれかに記載の半導体装置の製造方法において、
    前記基材上に前記絶縁樹脂膜を形成する工程の前に、前記基材上に導電被膜を形成する工程をさらに含み、
    前記絶縁樹脂膜を形成する工程において、前記導電被膜上に当該絶縁樹脂膜を形成し、
    前記素子を配置する工程において、当該素子を前記導電被膜表面に形成することを特徴とする半導体装置の製造方法。
  5. 請求項４に記載の半導体装置の製造方法において、
    前記基材は、導電被膜を構成する材料とは異なる材料により構成されることを特徴とする半導体装置の製造方法。
  6. 導電性膜と、前記導電性膜上に設けられた絶縁樹脂膜と、が順次積層された積層体と、
    複数の前記絶縁樹脂膜にそれぞれ設けられた複数のビアプラグと、
    前記積層体上に配置された素子と、
    を含み、
    各前記ビアプラグは、前記素子に遠い側から近い側の方向に径が縮小するテーパ状に形成された側壁を有することを特徴とする半導体装置。
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