JP2004179576A - 配線基板及びその製造方法 - Google Patents
配線基板及びその製造方法 Download PDFInfo
- Publication number
- JP2004179576A JP2004179576A JP2002346719A JP2002346719A JP2004179576A JP 2004179576 A JP2004179576 A JP 2004179576A JP 2002346719 A JP2002346719 A JP 2002346719A JP 2002346719 A JP2002346719 A JP 2002346719A JP 2004179576 A JP2004179576 A JP 2004179576A
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- main surface
- dam
- ink
- electronic component
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
- H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
- H01L2224/26175—Flow barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
【課題】高密度実装化を特に阻害することなく、アンダーフィル材の拡がりを有効に阻止することができる配線基板を提供すること。
【解決手段】本発明の配線基板11は、第1主面13及び第2主面14を有する配線基板本体12を有する。第1主面13及び第2主面14のうちの少なくともいずれかには、電子部品16が搭載される電子部品搭載領域15が設定されている。電子部品搭載領域15内には、電子部品16が接続される複数のパッド23が配置されている。ソルダーレジスト21,22は、第1主面13及び第2主面14を覆っている。ソルダーレジスト21の表面上には、インクを用いてダム部71が形成されている。ダム部71は電子部品搭載領域15を包囲する。ダム部71はその表面に凹部72を有している。
【選択図】 図4
【解決手段】本発明の配線基板11は、第1主面13及び第2主面14を有する配線基板本体12を有する。第1主面13及び第2主面14のうちの少なくともいずれかには、電子部品16が搭載される電子部品搭載領域15が設定されている。電子部品搭載領域15内には、電子部品16が接続される複数のパッド23が配置されている。ソルダーレジスト21,22は、第1主面13及び第2主面14を覆っている。ソルダーレジスト21の表面上には、インクを用いてダム部71が形成されている。ダム部71は電子部品搭載領域15を包囲する。ダム部71はその表面に凹部72を有している。
【選択図】 図4
Description
【0001】
【発明の属する技術分野】
本発明は、配線基板及びその製造方法に係り、特には配線基板と電子部品との隙間を埋めるアンダーフィル材の拡がり阻止に関するものである。
【0002】
【従来の技術】
近年、半導体パッケージの高密度実装化、低背化を実現するための実装方法として、半導体集積回路チップに形成した複数の電極を配線基板上の接続端子(ダイパッド)にはんだバンプを介して接続する、フリップチップボンディングと呼ばれる方法が注目されている。かかるフリップチップボンディングを行った場合には、半導体集積回路チップと配線基板との接続信頼性の向上を目的として、一般的に、両者の隙間にはアンダーフィル材が充填される(例えば、特許文献1参照)。
【0003】
ところで、半導体パッケージにおけるダイエリアの外周部に別の電子部品を接続するためのパッドを設けた場合、高密度実装化を実現する上では、前記パッドとチップとの距離が小さいほうが有利である。また、将来的にチップの電極数が増えていった場合、チップと配線基板との隙間を確実に埋めるためには、アンダーフィル材の流動性を高めに設定する必要が生じる。その一方で、前記パッドとチップとの距離を小さくしてアンダーフィル材の流動性を高めに設定すると、アンダーフィル材がダイエリアの周囲に拡がってパッドの表面に付着しやすくなる。その結果、パッドが絶縁され、歩留まりや接続信頼性が低下する。それゆえ従来では、アンダーフィル材の流動性を十分に考慮した条件設定が必要となり、アンダーフィル材の選択の自由度が小さいという問題があった。このため、配線基板の製造が面倒でしかも高い信頼性を実現しにくかった。
【0004】
そこで、ソルダーレジスト上にてダイエリアを包囲するようにダム溝を形成して、アンダーフィル材の流れによる拡がりを阻止する技術が従来提案されている。かかるダム溝の底部には、導体パターン(例えばダミーのベタパターン)を配置する場合もある。
【0005】
【特許文献1】
特開2000−164610号公報(図1等)
【0006】
【発明が解決しようとする課題】
しかしながら、ソルダーレジストの下層にベタパターンが設けられていると、内層における配線の引き回しが困難になり、高密度実装化を実現する上で障害となる。そこで、ダム溝を形成する代わりに、ソルダーレジスト上にインクを印刷してその印刷層をダム部とする技術が従来提案されている。ところが、この技術の場合、なだらかな断面形状のダム部になりやすく、また、ダム部に十分な高さを確保することも一般に困難である。そのため、アンダーフィル材がダム部を容易に乗り越えてしまう。よって、アンダーフィル材の拡がりを有効に阻止できず、歩留まりや接続信頼性を向上させるには至らない。
【0007】
本発明は上記の課題に鑑みてなされたものであり、その目的は、アンダーフィル材の拡がりが有効に阻止されるため歩留まり及び信頼性が高く、しかも高密度実装化が実現可能な配線基板及びその製造方法を提供することにある。
【0008】
【課題を解決するための手段、作用及び効果】
そして上記課題を解決するための手段としては、第1主面及び第2主面を有する配線基板本体と、前記第1主面及び前記第2主面のうちの少なくともいずれかには、電子部品が搭載される電子部品搭載領域が設定されていることと、前記電子部品搭載領域内に配置され、前記電子部品が接続される複数のパッドと、前記第1主面及び前記第2主面のうちの少なくともいずれかを覆うとともに、前記パッドを露出させる開口部を有するソルダーレジストと、前記電子部品搭載領域を包囲するとともに、前記ソルダーレジストの表面上にインクを用いて形成されたダム部と、そのダム部は表面に凹部を有することとを備えたことを特徴とする配線基板がある。
【0009】
インクを用いてダム部を形成した場合、なだらかな断面形状になりやすく、かつ、十分な高さを確保することも一般に困難である。しかし、上記のように表面に凹部を有するダム部であれば、かかる凹部がアンダーフィル材に対して障壁となる。このため、表面に凹部を有しない単なるインク製のダム部に比べて、ダム部を乗り越えてアンダーフィル材が外方に進行しにくくなる。従って、この構成によれば、アンダーフィル材の拡がりを有効に阻止することができる。よって、流動性の高いアンダーフィル材を選択することが可能となり、結果として高歩留まり、高密度実装化及び高信頼化を実現することが可能となる。勿論、上記の構成によれば、内層における配線の引き回しが特に困難になることもなく、このことも高密度実装化の実現に寄与している。しかも、インクによって形成されるダム部であれば、配線基板本体と別個に形成したダム枠を貼り付ける等の作業も不要となるので、部品点数の増加及びコスト高を伴うこともない。
【0010】
そして、別の解決手段としては、第1主面及び第2主面を有する配線基板本体と、前記第1主面及び前記第2主面のうちの少なくともいずれかには、電子部品が搭載される電子部品搭載領域が設定されていることと、前記電子部品搭載領域内に配置され、前記電子部品が接続される複数のパッドと、前記第1主面及び前記第2主面のうちの少なくともいずれかを覆うとともに、前記パッドを露出させる開口部を有するソルダーレジストと、前記電子部品搭載領域を包囲するとともに、前記ソルダーレジストの表面上にインクを用いて形成されたダム部と、そのダム部はその表面に凹部を有していることとを備えた配線基板の製造方法であって、前記インクを用いて前記ダム部を形成する工程と、レーザー加工によって前記ダム部の表面に前記凹部を形成する工程とを含むことを特徴とする配線基板の製造方法がある。
【0011】
従って、この製造方法によれば、インクを用いてダム部が形成されるため、例えば配線基板本体と別個に形成したダム枠を貼り付ける等の作業が要らず、部品点数の増加及びコスト高が回避される。さらに、レーザー加工であれば、ダム部の表面に比較的容易に凹部を形成することができる。また、ダム部の高さや幅が小さくても、レーザー加工であればそのダム部に微細な凹凸を高い精度で形成することが可能である。
【0012】
以下、上記配線基板及びその製造方法について詳細に説明する。
【0013】
前記配線基板を構成する配線基板本体としては、コアまたはベースとなる基板に絶縁層や導体層等が形成されたものをいう。前記基板としては、例えば、樹脂基板、セラミック基板、金属基板などが挙げられ、コスト性、孔加工の容易性、導電性などを考慮して適宜選択される。樹脂基板の具体例としては、EP樹脂(エポキシ樹脂)、PI樹脂(ポリイミド樹脂)、BT樹脂(ビスマレイミド−トリアジン樹脂)、PPE樹脂(ポリフェニレンエーテル樹脂)からなる板材などがある。前記セラミック基板の具体例としては、アルミナ、ベリリア、窒化アルミニウム、窒化ほう素、炭化珪素、ガラスセラミック、結晶化ガラス等の低温焼成材料等からなる板材などがある。前記金属基板の具体例としては、銅板や銅合金板、銅以外の金属単体や、合金(例えばFe−Ni系合金など)からなる板材などが挙げられる。
【0014】
前記導体層は主として銅からなり、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法によって形成される。具体的にいうと、例えば、銅箔のエッチング、無電解銅めっきあるいは電解銅めっきなどの手法が適用される。なお、スパッタやCVD等の手法により薄膜を形成した後にエッチングを行うことで導体層を形成したり、導電性ペースト等の印刷により導体層を形成したりすることも可能である。
【0015】
前記導体層の一部であるパッドは、電子部品搭載領域内に複数配置されるとともに、その上には電子部品が電気的に接続されるようになっている。かかるパッドは、配線基板本体の第1主面のみまたは第2主面のみに形成されていてもよく、あるいは第1主面及び第2主面の両方に形成されていてもよい。
【0016】
ここで前記電子部品としては、例えば、裏面に複数の電極を有する半導体集積回路チップなどを挙げることができる。そのほか前記電子部品は、裏面または側面に複数の接続端子を有する半導体パッケージや、裏面または側面に複数の端子を有するチップ部品(例えばチップトランジスタ、チップダイオード、チップ抵抗、チップキャパシタ、チップコイルなど)などであってもよい。この場合、搭載される電子部品は、能動部品であっても受動部品であってもよい。
【0017】
前記電子部品が半導体集積回路チップ(いわゆるダイ)でありかつ前記パッドがその接続のためのパッド(ダイパッド)である場合、前記パッドは、例えば、配線基板の略中央部にある電子部品搭載領域内(いわゆるダイエリア内)にて格子状または千鳥状に配置される。なお、配線基板がいわゆる多数個取り用の配線基板であるような場合には、かかる電子部品搭載領域は配線基板本体上の複数箇所に設定されていてもよい。
【0018】
前記ソルダーレジストは、配線基板本体の第1主面及び第2主面のうちの少なくともいずれかを覆うとともに、前記パッドを露出させる開口部を有している。かかるソルダーレジストとしては、例えば熱硬化性樹脂が好適である。前記ソルダーレジストは、絶縁性、耐熱性、耐湿性等を考慮して適宜選択されることができる。熱硬化性樹脂の好適例としては、EP樹脂(エポキシ樹脂)、PI樹脂(ポリイミド樹脂)、BT樹脂(ビスマレイミド−トリアジン樹脂)、フェノール樹脂、キシレン樹脂、ポリエステル樹脂、けい素樹脂等がある。
【0019】
前記アンダーフィル材は、電子部品とソルダーレジストとの間の隙間を埋めるようにして充填形成される。かかるアンダーフィル材としては、先に列挙したソルダーレジスト用樹脂と同様の熱硬化性樹脂などを選択することができる。前記アンダーフィル材には、用途に応じて、無機粒子や金属粒子などのフィラーが適宜含まれていてもよい。
【0020】
上記のような配線基板本体に対しては、表面に凹部を有するダム部がインクを用いて形成される。より具体的にいうと、前記ダム部は、電子部品搭載領域を包囲するようなかたちで、ソルダーレジストの表面上にインクを用いて形成される。つまり、インク以外の材料を用いて形成されたダム部(例えば、配線基板本体と別個に形成されたダム枠等の貼り付けにより形成されるダム部)は、ここでは除外されることになる。
【0021】
前記凹部の平面視での形状は特に限定されることはなく自由に選択しうるが、好ましくは溝状凹部(溝部)であることがよい。溝部であると形成が比較的容易だからである。
【0022】
かかる溝部の延びる方向は限定されず任意であるが、形成の容易性及びアンダーフィル材の拡がり阻止の確実性という観点からすると、溝部はダム部の外形線に沿って延びていることが好ましい。仮に溝部がダム部の外形線に対して直交する方向に延びていると、溝部を形成しているにもかかわらず、アンダーフィル材の拡がりを阻止できない場合があるからである。なお、前記溝部は必ずしも連続的に形成されていなくてもよく、非連続的に形成されていてもよい。
【0023】
かかる溝部の幅はダム部の幅よりも小さいことがよく、ダム部の幅の1/10以上かつ1/2以下であることがよりよい。溝部の本数は1本でも2本以上であってもよい。なお、ダム部の外形線に沿って延びる溝部を複数本形成した場合には、アンダーフィル材に対する障壁としての機能が向上するため、アンダーフィル材の拡がりを確実に阻止することができる。
【0024】
また、溝部の深さは特に限定されないが、好ましくはダム部の高さ以下であることがよく、より好ましくはダム部の高さの1/4以上かつ3/4以下であることがよい。ダム部の高さ以上の深さを有する溝部はそもそも形成が困難であるばかりでなく、場合によってはダム部にクラックを生じさせる原因となるからである。逆に、あまりにも浅い溝部であると、アンダーフィル材の拡がりを有効に阻止できない場合があるからである。
【0025】
前記ダム部は多層構造(2層構造、3層構造など)を有することがよい。単層構造を有するダム部の場合には十分な高さの確保が困難であるが、多層構造を有するダム部の場合にはインクを塗り重ねることによって比較的容易に十分な高さを確保することができる。それゆえ、アンダーフィル材の拡がりをいっそう有効に阻止することができる。例えば2層構造を有するダム部である場合、下側インク層及び上側インク層は全く同一のインクを用いて形成されていてもよく、樹脂材料、色調、硬化性などのうちの少なくともいずれかが異なるインクを用いて形成されていてもよい。
【0026】
また、ソルダーレジストの表面上にインクを用いて部品番号や製造番号等のマーキング印刷を行うような場合、前記ダム部は、マーキング印刷用インクと共通のインクを用いて前記マーキング印刷時に併せて形成されることがよい。このような形成方法によれば、ダム部印刷用のインクをマーキング印刷用インクと別にして印刷を行う場合に比較して、生産性の向上及び製造コストの低減が達成しやすいからである。
【0027】
またこの場合には、下側インク層の色調は、上側インク層の色調よりも薄くなるように設定されていることがよい。具体的には、色調の異なる2種のインクを用いてマーキング印刷を行う際に、相対的に色調の薄いインクを用いて下側インク層を印刷した後、前記下側インク層上に相対的に色調の濃いインクを用いて上側インク層を印刷することにより、2層構造を有する前記ダム部を形成することが好ましい。
【0028】
相対的に色調の薄い下側インク層は、相対的に色調の濃い上側インク層よりもレーザー光の吸収が小さい。よって、かかる2層構造のダム部にレーザーを照射した場合には、レーザー光の吸収が大きい上側インク層のみが部分的に除去される。このため、下側インク層の表面付近に溝部の底部が形成されることとなり、溝部の深さ制御が容易になる。
【0029】
【発明の実施の形態】
[第1の実施の形態]
【0030】
以下、本発明を具体化した第1実施形態の配線基板11及びその製造方法を図1〜図8に基づき詳細に説明する。
【0031】
図1は、本実施形態の配線基板11の概略平面図である。図2は、配線基板11の概略側面図である。図3は、図1の一点鎖線円の部分を拡大して示した平面図である。図4は、半導体集積回路チップ16の実装及びアンダーフィル材75による樹脂封止をした状態の配線基板11の断面図である。
【0032】
図2に示されるように、この配線基板11を構成する配線基板本体12は、平面視で略矩形状の板状部材であり、上面13(第1主面)及び下面14(第2主面)を有している。図4に示されるように、配線基板本体12の上面13(第1主面)の表面は、ソルダーレジスト21によって全体的に覆われている。配線基板本体12の下面14(第1主面)の表面も、ソルダーレジスト22によって全体的に覆われている。
【0033】
図1に示されるように、配線基板本体12の上面13(第1主面)側においてその略中央部には、略矩形状のダイエリア15(電子部品搭載領域)が設定されている。このダイエリア15には、電子部品の一種である矩形状の半導体集積回路チップ16(図2の二点鎖線を参照)が搭載可能となっている。ダイエリア15内には、半導体集積回路チップ16側との電気的な接続を図るためのダイパッド23が多数形成されている。前記チップ接続用であるダイパッド23は格子状にレイアウトされている。一方、配線基板本体12の下面14(第2主面)側には特に電子部品搭載領域は設定されておらず、その代わりに図示しないマザーボードが接続可能となっている。そのため、配線基板本体12の下面14のほぼ全域には、マザーボード側の端子と接続する接続端子として、パッド24が多数形成されている。
【0034】
前記ダイパッド23はソルダーレジスト21に形成された開口部25から露出しており、その露出した部分の表面にはニッケル−金めっき層26が形成されている。また、マザーボード接続用のパッド24はソルダーレジスト22に形成された開口部27から露出しており、その露出した部分の表面にもニッケル−金めっき層26が形成されている。ニッケル−金めっきが施されたダイパッド23上には、さらにはんだバンプ28が形成されている。各はんだバンプ28の上面は、ソルダーレジスト21の表面よりも突出している。
【0035】
図4に示されるように、この配線基板本体12は、エポキシ樹脂を含浸したガラスクロスからなるコア基板31をその中心部に備えている。コア基板31の上面32及び下面33には、厚さ数十μmの銅からなる配線パターン34,35が形成されている。コア基板31における複数箇所にはスルーホール導体36が形成されている。かかるスルーホール導体36は、コア基板31の上面32側の配線パターン34と下面33側の配線パターン35とを接続導通している。なお、スルーホール導体36の内部は、導電性を有する閉塞体37で埋められている。
【0036】
コア基板31の上面32及び下面33には、感光性エポキシ樹脂を用いて内層の樹脂絶縁層41,42が形成されている。樹脂絶縁層41の表面(即ち第1主面)上には、ダイパッド23のほかに配線パターン51も形成されている。樹脂絶縁層42の表面(即ち第2主面)上には、前記パッド26のほかに配線パターン52が形成されている。樹脂絶縁層41,42にはブラインドビアホール導体53,54が形成されている。上側のブラインドビアホール導体53は、配線パターン34と配線パターン51とを接続導通している。下側のブラインドビアホール導体54は、配線パターン35と配線パターン52とを接続導通している。
【0037】
図1に示されるように、上側のソルダーレジスト21の表面上においてダイエリア15の外側となる領域には、電子部品の一種であるチップキャパシタ61を搭載するためのパッド62が複数対配置されている。同じくダイエリア15の外側となる領域には、平面視で略長方形状を呈するインク層63が印刷によって形成されている。図4に示されるように、このインク層63は2層構造を有しており、白色のインクからなる下側インク層64と、黒色のインクからなる上側インク層65とにより構成されている。なお、このインク層63には、配線基板11等の部品番号や製造番号などを示す文字及び数字(図示略)が表示されている。
【0038】
さらに、上側のソルダーレジスト21の表面上にはダム部71が配設されている。本実施形態のダム部71は、平面視で矩形枠状であって、ダイエリア15を完全に包囲するようなかたちで印刷形成されている。かかるダム部71は、先に述べたインク層63と同様の構造を有している。即ち、図4に示されるように、このダム部71も2層構造を有しており、白色のインクからなる下側インク層64と、黒色のインクからなる上側インク層65とにより構成されている。
【0039】
ダム部71を構成する下側インク層64及び上側インク層65の平均厚さは、ともに約10μmである。従って、ダム部71のトータルの厚さは約20μmとなっている。また、図3,図4に示されるように、ダム部71の表面には溝部72(凹部)が2本形成されている。これらの溝部72はダム部71の外形線に沿って延びている。かかる溝部72は上側インク層65を部分的に除去することにより形成され、その底面は下側インク層64にまで到達していない。即ち、溝部72の深さはダム部71の高さの約1/2の値、つまり約10μmに設定されている。なお、ダム部71の幅は約1mmに設定され、溝部72の幅は約0.2mmに設定されている。
【0040】
そして、図4に示されるように、配線基板11及び半導体集積回路チップ16との隙間は、エポキシ樹脂からなるアンダーフィル材75によって封止されるようになっている。
【0041】
次に、本実施形態の配線基板11を製造する手順について説明する。
【0042】
まず上記構成の配線基板本体12を作製する。具体的には下記のようにする。即ち、コア基板31の両面に銅箔を貼着した両面銅張積層板を出発材料とし、それにYAGレーザーまたは炭酸ガスレーザーを用いてレーザー加工を行い、両面銅張積層板を貫通する貫通孔を形成する。次に、前記貫通孔内面に対する無電銅めっきによりスルーホール導体36を形成した後、銅箔のエッチングにより配線パターン34,35をパターニングする。ここでスルーホール導体36を閉塞体37で埋めた後、コア基板31の上面32及び下面33に樹脂絶縁層41,42を形成する。次に、レーザー加工によって樹脂絶縁層41,42を孔開けし、ブラインドビアホール導体53,54を形成するための盲孔を形成する。さらに、マスクを形成しないで無電解銅めっきを施すことにより、前記盲孔の内部に銅めっきを析出させてブラインドビアホール導体53,54を形成する。このとき樹脂絶縁層41,42の外表面全体にも無電解銅めっきが析出する。この後、露光及び現像を行って所定パターンのめっきレジストを形成する。この状態で無電解銅めっき層を共通電極として電解銅めっきを施した後、まずレジストを溶解除去して、さらに不要な無電解銅めっき層をエッチングで除去する。これにより、上側の樹脂絶縁層41の表面上に配線パターン51、ダイパッド23及びパッド62を形成し、下側の樹脂絶縁層42の表面上に配線パターン52及びパッド24を形成する。
【0043】
そして、上記のように作製された配線基板本体12の上面13(第1主面)及び下面14(第2主面)の表面上に、感光性エポキシ樹脂を塗布して硬化させることにより、ソルダーレジスト21,22を形成する。次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト21,22に開口部25,27をパターニングする。ここで、開口部25から露出しているダイパッド23及びパッド62の表面、開口部27から露出しているパッド24の表面に対し、無電解ニッケルめっき、無電解金めっきを順次施すことにより、ニッケル−金めっき層26を形成する。
【0044】
続くインク印刷工程では、下側インク層64の印刷を行った後に上側インク層65の印刷を行う。まず下側インク層64の印刷時には、上側のソルダーレジスト21上に所定パターンの印刷用マスクを載置して、白色のマーキングインクを印刷する。その後、このインクを乾燥させることにより、厚さ約10μmの下側インク層64を形成する(図5参照)。なお、この印刷においては、インク層63の下側インク層64ばかりでなく、ダム部71の下側インク層64も形成される。引き続いて行われる上側インク層65の印刷時には、所定パターンの印刷用マスクを載置して、下側インク層64上に黒色のマーキングインクを印刷する。その後、このインクを乾燥させることにより、厚さ約10μmの上側インク層65を形成する(図6参照)。以上の結果、2層構造のインク層63と、2層構造のダム部71とが同時に形成される。
【0045】
続く溝部形成工程では、炭酸ガスレーザーを用いてレーザー加工を行い、溝部72を形成する(図7参照)。相対的に色調の薄い下側インク層64は、相対的に色調の濃い上側インク層65よりもレーザー光の吸収が小さいため、レーザー光を照射した場合には、レーザー光の吸収が大きい上側インク層65のみが部分的に除去される。このため、下側インク層64の表面付近に溝部72の底部が形成されることとなり、溝部72の深さが約10μmとなるように制御される。
【0046】
続く第1はんだバンプ形成工程では、上面13側のダイパッド23上のニッケル−金めっき層26上に、はんだバンプ28を形成する。具体的には、ソルダーレジスト12上に、所定パターンのマスクを載置し、ダイパッド23上にはんだペーストを印刷する。その後、このはんだペーストをリフローして、はんだバンプ28を形成する。以上のようにして、本実施形態の配線基板11が完成する。
【0047】
さらに、この配線基板11のダイエリア15に半導体集積回路チップ16を搭載する。このとき、配線基板11側のはんだバンプ28と、半導体集積回路チップ16側のバンプ76とを位置合わせしてリフローを行う。これにより、はんだバンプ28及びバンプ76同士を接合し、配線基板11側と半導体集積回路チップ16側とを電気的に接続する。さらに、配線基板11と半導体集積回路チップ16との隙間にアンダーフィル材75を充填して硬化処理を行い、前記隙間を樹脂封止する。
【0048】
そして、第2はんだバンプ形成工程では、上面13側のパッド62上のニッケル−金めっき層26上にはんだバンプ28を形成し、そのはんだバンプ28上にチップキャパシタ61を搭載してリフローを行う。これにより、チップキャパシタ61の電極とはんだバンプ28とを接合し、配線基板11側とチップキャパシタ61側とを電気的に接続する。以上の結果、所望の半導体パッケージ(いわゆるオーガニックパッケージ)が完成する。
【0049】
従って、本実施形態によれば以下の効果を得ることができる。
【0050】
(1)本実施形態では、表面に溝部72(凹部)を有するダム部71を、インクを用いて印刷形成している。かかる溝部72(凹部)はアンダーフィル材75に対して障壁となる(図8参照)。このため、表面に溝部72(凹部)を有しない単なるインク製のダム部71に比べて、ダム部71を乗り越えてアンダーフィル材75が外方に進行しにくくなる。従って、この構成によれば、アンダーフィル材75の拡がりを有効に阻止することができる。よって、流動性の高いアンダーフィル材75を選択することが可能となり、結果として高歩留まり、高密度実装化及び高信頼化を実現することが可能となる。勿論、上記の構成によれば、内層における配線の引き回し(ここでは配線パターン51の引き回し)が特に困難になることもなく、このことも高密度実装化の実現に寄与している。しかも、インクによって形成されるダム部71であれば、配線基板本体12と別個に形成したダム枠を貼り付ける等の作業も不要となるので、部品点数の増加及びコスト高を伴うこともない。
【0051】
(2)本実施形態の製造方法では、インクを用いてダム部71を形成する工程を実施した後、レーザー加工によってダム部71の表面に溝部72(凹部)を形成する工程を実施することを特徴とする。このようにレーザー加工を行うこの製造方法によれば、高さ及び幅の小さなダム部71の表面に対して、比較的容易にかつ高い精度で溝部72(凹部)を形成することができる。
【0052】
(3)本実施形態の製造方法では、ダム部71の外形線に沿って連続的に延びる溝部72を2本形成している。このため、アンダーフィル材75に対する障壁としての機能が極めて高くなり、アンダーフィル材75の拡がりを確実に阻止することができる。また、これらの溝部72の深さは、ダム部71の高さの約1/2程度に設定しているため、形成が特に困難ではなく、ダム部71にクラックも生じさせにくい。
【0053】
(4)本実施形態の製造方法では、2層構造を有するダム部71が形成される。このため、ダム部71に十分な高さが確保され、アンダーフィル材75の拡がりをいっそう有効に阻止することができる。
【0054】
(5)本実施形態の製造方法では、ダム部71は、マーキング印刷用インクと共通のインクを用いてマーキング印刷時に併せて形成される。従って、生産性の向上及び製造コストの低減を達成することができる。
[第2の実施の形態]
【0055】
次に、本発明を具体化した第2実施形態の配線基板81及びその製造方法を図9に基づき詳細に説明する。ここでは、第1実施形態と相違する部分について述べるとともに、共通する部分については第1実施形態と同じ部材番号を付し、その詳細な説明を省略する。
【0056】
図9に示されるように、第2実施形態の配線基板81では、第1実施形態のようなダム部71は形成されておらず、その代わりにダム溝82が形成されている。かかるダム溝82は、平面視で略矩形枠状であって、ダイエリア15を完全に包囲するようなかたちで形成されている。ダム溝82の幅は約1mmに設定されている。ダム溝82は、底部がソルダーレジスト21下の配線パターン51に到らない深さ(具体的には約15μm程度)に設定されている。ちなみにソルダーレジスト21の厚さは約25μm、配線パターン51の厚さは約15μmである。
【0057】
また、本実施形態ではこのようなダム溝82を、ソルダーレジスト21の形成工程後にレーザー加工を行うことにより形成している。具体的には、あらかじめマスクを設けた状態で露光及び現像を行い、ソルダーレジスト21に開口部25を形成した後、前記マスクを剥離する。そして、ダイエリア15の周囲にレーザー光を照射し、ダム溝82を形成する。この場合、炭酸ガスレーザーを用いるとともに、ソルダーレジスト21を貫通させない程度の照射強度に設定して照射を行うことがよい。
【0058】
そして、上記の配線基板81であっても、ダム溝82がアンダーフィル材75に対して障壁となるため、ダム溝82を乗り越えてアンダーフィル材75が外方に進行しにくくなる。従って、この構成によれば、アンダーフィル材75の拡がりを有効に阻止することができる。よって、流動性の高いアンダーフィル材75を選択することが可能となり、結果として高歩留まり、高密度実装化及び高信頼化を実現することが可能となる。勿論、上記の構成によれば、内層における配線の引き回し(ここでは配線パターン51の引き回し)が特に困難になることもなく、このことも高密度実装化の実現に寄与している。しかも、かかるダム溝82であれば、配線基板本体12と別個に形成したダム枠を貼り付ける等の作業も不要となるので、部品点数の増加及びコスト高を伴うこともない。
【0059】
また、レーザー加工を伴う本実施形態の製造方法によれば、ソルダーレジスト21の表面に比較的容易にダム溝82を形成することができる。また、レーザー加工であれば微細なダム溝82であっても、高い精度で形成することが可能である。
【0060】
なお、本発明の実施形態は以下のように変更してもよい。
【0061】
・ダム部71の表面に形成される凹部は、第1実施形態のような溝部72でなくてもよく、例えば図10に示す別例のように、平面視で円形状の窪み91のようなものであってもよい。勿論、かかる窪み91の平面視形状は円形状のみに限定されず、任意の形状でよい。
【0062】
・第1実施形態におけるダム部71は2層構造を有するものであったが、3層以上の多層構造を有するもの、あるいは単層構造を有するもの(例えば図11の別例参照)としてもよい。
【0063】
・第1実施形態において溝部72の深さはダム部71の高さの約半分であったが、例えば図12に示す別例のように前記深さをダム部71の高さと同程度にすることも許容される。
【0064】
・第1実施形態のダム部71及び第2実施形態のダム溝82はいずれもダイエリア15を一重に包囲していたが、これを二重または三重に包囲するような構成としてもよい。
【0065】
・前記第1実施形態では、ダム部71の形成後にレーザー加工を行うことによって溝部72(凹部)を形成していたが、これに限定されることはなく、例えばダム部71の形成と溝部72(凹部)の形成とを同時に行うことも一応可能である。なお、溝部72(凹部)がそれほど微細でない場合には、レーザー加工以外の手法(例えばエッチング法やスクラッチ法など)を利用して溝部72(凹部)を形成することも可能である。
【0066】
・第1実施形態においては、第1はんだバンプ形成工程前にインク印刷工程を実施していたが、例えば同工程を第1はんだバンプ形成工程後に実施してもよい。
【0067】
・第2実施形態ではソルダーレジスト21に開口部25を形成した後にダム溝82を形成していたが、この順序を逆にしてもよい。なお、レーザー加工によって前記開口部25の形成を行ってもよく、また、ハーフエッチングによってダム溝82の形成を行ってもよい。
【0068】
次に、特許請求の範囲に記載された技術的思想のほかに、前述した実施形態によって把握される技術的思想を以下に列挙する。
【0069】
(1)請求項1乃至3のいずれか1項において、前記ダム部は2層構造を有するとともに、下側インク層の色調は、上側インク層の色調よりも薄くなるように設定されていることを特徴とする記載の配線基板。
【0070】
(2)請求項4において、前記ダム部を、前記ソルダーレジストの表面上にインクを用いてマーキング印刷を行う際に、共通のインクを用いて同時に形成することを特徴とする配線基板の製造方法。
【0071】
(3)請求項5において、色調の異なる2種のインクを用いて前記マーキング印刷を行う際に、相対的に色調の薄いインクを用いて下側インク層を印刷した後、前記下側インク層上に相対的に色調の濃いインクを用いて上側インク層を印刷することにより、2層構造を有する前記ダム部を形成することを特徴とする配線基板の製造方法。
【0072】
(4)第1主面及び第2主面を有する配線基板本体と、前記第1主面及び前記第2主面のうちの少なくともいずれかには、電子部品が搭載される電子部品搭載領域が設定されていることと、前記第1主面及び前記第2主面のうちの少なくともいずれかに配置された導体パターンと、前記電子部品搭載領域内に配置され、前記電子部品が接続される複数のパッドと、前記第1主面及び前記第2主面のうちの少なくともいずれかを覆うとともに、前記パッドを露出させる開口部を有するソルダーレジストと、そのソルダーレジストは、前記電子部品搭載領域を包囲するとともに、底部が前記導体パターンに到らない深さに設定されたダム溝を有することとを備えたことを特徴とする配線基板。
【0073】
(5)技術的思想(4)の配線基板の製造方法であって、前記ソルダーレジストを形成する工程と、レーザー加工によって、前記ソルダーレジストに前記ダム溝を形成する工程とを含むことを特徴とする配線基板の製造方法。
【図面の簡単な説明】
【図1】本発明を具体化した第1実施形態の配線基板の概略平面図。
【図2】前記配線基板の概略側面図。
【図3】図1の一点鎖線円の部分を拡大して示した平面図。
【図4】半導体集積回路チップの実装及びアンダーフィル材による樹脂封止をした状態の配線基板の断面図。
【図5】ダム部の形成手順を説明するための拡大断面図。
【図6】ダム部の形成手順を説明するための拡大断面図。
【図7】ダム部の形成手順を説明するための拡大断面図。
【図8】ダム部の形成手順を説明するための拡大断面図。
【図9】本発明を具体化した第2実施形態の配線基板の概略平面図。
【図10】別例の配線基板の部分拡大平面図。
【図11】別例の配線基板の部分拡大断面図。
【図12】別例の配線基板の部分拡大断面図。
【符号の説明】
11…配線基板
12…配線基板本体
13…第1主面
14…第2主面
15…電子部品搭載領域としてのダイエリア
16…電子部品としての半導体集積回路チップ
21,22…ソルダーレジスト
23…パッドとしてのダイパッド
25…開口部
71…ダム部
72…凹部としての溝部
91…凹部としての窪み
【発明の属する技術分野】
本発明は、配線基板及びその製造方法に係り、特には配線基板と電子部品との隙間を埋めるアンダーフィル材の拡がり阻止に関するものである。
【0002】
【従来の技術】
近年、半導体パッケージの高密度実装化、低背化を実現するための実装方法として、半導体集積回路チップに形成した複数の電極を配線基板上の接続端子(ダイパッド)にはんだバンプを介して接続する、フリップチップボンディングと呼ばれる方法が注目されている。かかるフリップチップボンディングを行った場合には、半導体集積回路チップと配線基板との接続信頼性の向上を目的として、一般的に、両者の隙間にはアンダーフィル材が充填される(例えば、特許文献1参照)。
【0003】
ところで、半導体パッケージにおけるダイエリアの外周部に別の電子部品を接続するためのパッドを設けた場合、高密度実装化を実現する上では、前記パッドとチップとの距離が小さいほうが有利である。また、将来的にチップの電極数が増えていった場合、チップと配線基板との隙間を確実に埋めるためには、アンダーフィル材の流動性を高めに設定する必要が生じる。その一方で、前記パッドとチップとの距離を小さくしてアンダーフィル材の流動性を高めに設定すると、アンダーフィル材がダイエリアの周囲に拡がってパッドの表面に付着しやすくなる。その結果、パッドが絶縁され、歩留まりや接続信頼性が低下する。それゆえ従来では、アンダーフィル材の流動性を十分に考慮した条件設定が必要となり、アンダーフィル材の選択の自由度が小さいという問題があった。このため、配線基板の製造が面倒でしかも高い信頼性を実現しにくかった。
【0004】
そこで、ソルダーレジスト上にてダイエリアを包囲するようにダム溝を形成して、アンダーフィル材の流れによる拡がりを阻止する技術が従来提案されている。かかるダム溝の底部には、導体パターン(例えばダミーのベタパターン)を配置する場合もある。
【0005】
【特許文献1】
特開2000−164610号公報(図1等)
【0006】
【発明が解決しようとする課題】
しかしながら、ソルダーレジストの下層にベタパターンが設けられていると、内層における配線の引き回しが困難になり、高密度実装化を実現する上で障害となる。そこで、ダム溝を形成する代わりに、ソルダーレジスト上にインクを印刷してその印刷層をダム部とする技術が従来提案されている。ところが、この技術の場合、なだらかな断面形状のダム部になりやすく、また、ダム部に十分な高さを確保することも一般に困難である。そのため、アンダーフィル材がダム部を容易に乗り越えてしまう。よって、アンダーフィル材の拡がりを有効に阻止できず、歩留まりや接続信頼性を向上させるには至らない。
【0007】
本発明は上記の課題に鑑みてなされたものであり、その目的は、アンダーフィル材の拡がりが有効に阻止されるため歩留まり及び信頼性が高く、しかも高密度実装化が実現可能な配線基板及びその製造方法を提供することにある。
【0008】
【課題を解決するための手段、作用及び効果】
そして上記課題を解決するための手段としては、第1主面及び第2主面を有する配線基板本体と、前記第1主面及び前記第2主面のうちの少なくともいずれかには、電子部品が搭載される電子部品搭載領域が設定されていることと、前記電子部品搭載領域内に配置され、前記電子部品が接続される複数のパッドと、前記第1主面及び前記第2主面のうちの少なくともいずれかを覆うとともに、前記パッドを露出させる開口部を有するソルダーレジストと、前記電子部品搭載領域を包囲するとともに、前記ソルダーレジストの表面上にインクを用いて形成されたダム部と、そのダム部は表面に凹部を有することとを備えたことを特徴とする配線基板がある。
【0009】
インクを用いてダム部を形成した場合、なだらかな断面形状になりやすく、かつ、十分な高さを確保することも一般に困難である。しかし、上記のように表面に凹部を有するダム部であれば、かかる凹部がアンダーフィル材に対して障壁となる。このため、表面に凹部を有しない単なるインク製のダム部に比べて、ダム部を乗り越えてアンダーフィル材が外方に進行しにくくなる。従って、この構成によれば、アンダーフィル材の拡がりを有効に阻止することができる。よって、流動性の高いアンダーフィル材を選択することが可能となり、結果として高歩留まり、高密度実装化及び高信頼化を実現することが可能となる。勿論、上記の構成によれば、内層における配線の引き回しが特に困難になることもなく、このことも高密度実装化の実現に寄与している。しかも、インクによって形成されるダム部であれば、配線基板本体と別個に形成したダム枠を貼り付ける等の作業も不要となるので、部品点数の増加及びコスト高を伴うこともない。
【0010】
そして、別の解決手段としては、第1主面及び第2主面を有する配線基板本体と、前記第1主面及び前記第2主面のうちの少なくともいずれかには、電子部品が搭載される電子部品搭載領域が設定されていることと、前記電子部品搭載領域内に配置され、前記電子部品が接続される複数のパッドと、前記第1主面及び前記第2主面のうちの少なくともいずれかを覆うとともに、前記パッドを露出させる開口部を有するソルダーレジストと、前記電子部品搭載領域を包囲するとともに、前記ソルダーレジストの表面上にインクを用いて形成されたダム部と、そのダム部はその表面に凹部を有していることとを備えた配線基板の製造方法であって、前記インクを用いて前記ダム部を形成する工程と、レーザー加工によって前記ダム部の表面に前記凹部を形成する工程とを含むことを特徴とする配線基板の製造方法がある。
【0011】
従って、この製造方法によれば、インクを用いてダム部が形成されるため、例えば配線基板本体と別個に形成したダム枠を貼り付ける等の作業が要らず、部品点数の増加及びコスト高が回避される。さらに、レーザー加工であれば、ダム部の表面に比較的容易に凹部を形成することができる。また、ダム部の高さや幅が小さくても、レーザー加工であればそのダム部に微細な凹凸を高い精度で形成することが可能である。
【0012】
以下、上記配線基板及びその製造方法について詳細に説明する。
【0013】
前記配線基板を構成する配線基板本体としては、コアまたはベースとなる基板に絶縁層や導体層等が形成されたものをいう。前記基板としては、例えば、樹脂基板、セラミック基板、金属基板などが挙げられ、コスト性、孔加工の容易性、導電性などを考慮して適宜選択される。樹脂基板の具体例としては、EP樹脂(エポキシ樹脂)、PI樹脂(ポリイミド樹脂)、BT樹脂(ビスマレイミド−トリアジン樹脂)、PPE樹脂(ポリフェニレンエーテル樹脂)からなる板材などがある。前記セラミック基板の具体例としては、アルミナ、ベリリア、窒化アルミニウム、窒化ほう素、炭化珪素、ガラスセラミック、結晶化ガラス等の低温焼成材料等からなる板材などがある。前記金属基板の具体例としては、銅板や銅合金板、銅以外の金属単体や、合金(例えばFe−Ni系合金など)からなる板材などが挙げられる。
【0014】
前記導体層は主として銅からなり、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法によって形成される。具体的にいうと、例えば、銅箔のエッチング、無電解銅めっきあるいは電解銅めっきなどの手法が適用される。なお、スパッタやCVD等の手法により薄膜を形成した後にエッチングを行うことで導体層を形成したり、導電性ペースト等の印刷により導体層を形成したりすることも可能である。
【0015】
前記導体層の一部であるパッドは、電子部品搭載領域内に複数配置されるとともに、その上には電子部品が電気的に接続されるようになっている。かかるパッドは、配線基板本体の第1主面のみまたは第2主面のみに形成されていてもよく、あるいは第1主面及び第2主面の両方に形成されていてもよい。
【0016】
ここで前記電子部品としては、例えば、裏面に複数の電極を有する半導体集積回路チップなどを挙げることができる。そのほか前記電子部品は、裏面または側面に複数の接続端子を有する半導体パッケージや、裏面または側面に複数の端子を有するチップ部品(例えばチップトランジスタ、チップダイオード、チップ抵抗、チップキャパシタ、チップコイルなど)などであってもよい。この場合、搭載される電子部品は、能動部品であっても受動部品であってもよい。
【0017】
前記電子部品が半導体集積回路チップ(いわゆるダイ)でありかつ前記パッドがその接続のためのパッド(ダイパッド)である場合、前記パッドは、例えば、配線基板の略中央部にある電子部品搭載領域内(いわゆるダイエリア内)にて格子状または千鳥状に配置される。なお、配線基板がいわゆる多数個取り用の配線基板であるような場合には、かかる電子部品搭載領域は配線基板本体上の複数箇所に設定されていてもよい。
【0018】
前記ソルダーレジストは、配線基板本体の第1主面及び第2主面のうちの少なくともいずれかを覆うとともに、前記パッドを露出させる開口部を有している。かかるソルダーレジストとしては、例えば熱硬化性樹脂が好適である。前記ソルダーレジストは、絶縁性、耐熱性、耐湿性等を考慮して適宜選択されることができる。熱硬化性樹脂の好適例としては、EP樹脂(エポキシ樹脂)、PI樹脂(ポリイミド樹脂)、BT樹脂(ビスマレイミド−トリアジン樹脂)、フェノール樹脂、キシレン樹脂、ポリエステル樹脂、けい素樹脂等がある。
【0019】
前記アンダーフィル材は、電子部品とソルダーレジストとの間の隙間を埋めるようにして充填形成される。かかるアンダーフィル材としては、先に列挙したソルダーレジスト用樹脂と同様の熱硬化性樹脂などを選択することができる。前記アンダーフィル材には、用途に応じて、無機粒子や金属粒子などのフィラーが適宜含まれていてもよい。
【0020】
上記のような配線基板本体に対しては、表面に凹部を有するダム部がインクを用いて形成される。より具体的にいうと、前記ダム部は、電子部品搭載領域を包囲するようなかたちで、ソルダーレジストの表面上にインクを用いて形成される。つまり、インク以外の材料を用いて形成されたダム部(例えば、配線基板本体と別個に形成されたダム枠等の貼り付けにより形成されるダム部)は、ここでは除外されることになる。
【0021】
前記凹部の平面視での形状は特に限定されることはなく自由に選択しうるが、好ましくは溝状凹部(溝部)であることがよい。溝部であると形成が比較的容易だからである。
【0022】
かかる溝部の延びる方向は限定されず任意であるが、形成の容易性及びアンダーフィル材の拡がり阻止の確実性という観点からすると、溝部はダム部の外形線に沿って延びていることが好ましい。仮に溝部がダム部の外形線に対して直交する方向に延びていると、溝部を形成しているにもかかわらず、アンダーフィル材の拡がりを阻止できない場合があるからである。なお、前記溝部は必ずしも連続的に形成されていなくてもよく、非連続的に形成されていてもよい。
【0023】
かかる溝部の幅はダム部の幅よりも小さいことがよく、ダム部の幅の1/10以上かつ1/2以下であることがよりよい。溝部の本数は1本でも2本以上であってもよい。なお、ダム部の外形線に沿って延びる溝部を複数本形成した場合には、アンダーフィル材に対する障壁としての機能が向上するため、アンダーフィル材の拡がりを確実に阻止することができる。
【0024】
また、溝部の深さは特に限定されないが、好ましくはダム部の高さ以下であることがよく、より好ましくはダム部の高さの1/4以上かつ3/4以下であることがよい。ダム部の高さ以上の深さを有する溝部はそもそも形成が困難であるばかりでなく、場合によってはダム部にクラックを生じさせる原因となるからである。逆に、あまりにも浅い溝部であると、アンダーフィル材の拡がりを有効に阻止できない場合があるからである。
【0025】
前記ダム部は多層構造(2層構造、3層構造など)を有することがよい。単層構造を有するダム部の場合には十分な高さの確保が困難であるが、多層構造を有するダム部の場合にはインクを塗り重ねることによって比較的容易に十分な高さを確保することができる。それゆえ、アンダーフィル材の拡がりをいっそう有効に阻止することができる。例えば2層構造を有するダム部である場合、下側インク層及び上側インク層は全く同一のインクを用いて形成されていてもよく、樹脂材料、色調、硬化性などのうちの少なくともいずれかが異なるインクを用いて形成されていてもよい。
【0026】
また、ソルダーレジストの表面上にインクを用いて部品番号や製造番号等のマーキング印刷を行うような場合、前記ダム部は、マーキング印刷用インクと共通のインクを用いて前記マーキング印刷時に併せて形成されることがよい。このような形成方法によれば、ダム部印刷用のインクをマーキング印刷用インクと別にして印刷を行う場合に比較して、生産性の向上及び製造コストの低減が達成しやすいからである。
【0027】
またこの場合には、下側インク層の色調は、上側インク層の色調よりも薄くなるように設定されていることがよい。具体的には、色調の異なる2種のインクを用いてマーキング印刷を行う際に、相対的に色調の薄いインクを用いて下側インク層を印刷した後、前記下側インク層上に相対的に色調の濃いインクを用いて上側インク層を印刷することにより、2層構造を有する前記ダム部を形成することが好ましい。
【0028】
相対的に色調の薄い下側インク層は、相対的に色調の濃い上側インク層よりもレーザー光の吸収が小さい。よって、かかる2層構造のダム部にレーザーを照射した場合には、レーザー光の吸収が大きい上側インク層のみが部分的に除去される。このため、下側インク層の表面付近に溝部の底部が形成されることとなり、溝部の深さ制御が容易になる。
【0029】
【発明の実施の形態】
[第1の実施の形態]
【0030】
以下、本発明を具体化した第1実施形態の配線基板11及びその製造方法を図1〜図8に基づき詳細に説明する。
【0031】
図1は、本実施形態の配線基板11の概略平面図である。図2は、配線基板11の概略側面図である。図3は、図1の一点鎖線円の部分を拡大して示した平面図である。図4は、半導体集積回路チップ16の実装及びアンダーフィル材75による樹脂封止をした状態の配線基板11の断面図である。
【0032】
図2に示されるように、この配線基板11を構成する配線基板本体12は、平面視で略矩形状の板状部材であり、上面13(第1主面)及び下面14(第2主面)を有している。図4に示されるように、配線基板本体12の上面13(第1主面)の表面は、ソルダーレジスト21によって全体的に覆われている。配線基板本体12の下面14(第1主面)の表面も、ソルダーレジスト22によって全体的に覆われている。
【0033】
図1に示されるように、配線基板本体12の上面13(第1主面)側においてその略中央部には、略矩形状のダイエリア15(電子部品搭載領域)が設定されている。このダイエリア15には、電子部品の一種である矩形状の半導体集積回路チップ16(図2の二点鎖線を参照)が搭載可能となっている。ダイエリア15内には、半導体集積回路チップ16側との電気的な接続を図るためのダイパッド23が多数形成されている。前記チップ接続用であるダイパッド23は格子状にレイアウトされている。一方、配線基板本体12の下面14(第2主面)側には特に電子部品搭載領域は設定されておらず、その代わりに図示しないマザーボードが接続可能となっている。そのため、配線基板本体12の下面14のほぼ全域には、マザーボード側の端子と接続する接続端子として、パッド24が多数形成されている。
【0034】
前記ダイパッド23はソルダーレジスト21に形成された開口部25から露出しており、その露出した部分の表面にはニッケル−金めっき層26が形成されている。また、マザーボード接続用のパッド24はソルダーレジスト22に形成された開口部27から露出しており、その露出した部分の表面にもニッケル−金めっき層26が形成されている。ニッケル−金めっきが施されたダイパッド23上には、さらにはんだバンプ28が形成されている。各はんだバンプ28の上面は、ソルダーレジスト21の表面よりも突出している。
【0035】
図4に示されるように、この配線基板本体12は、エポキシ樹脂を含浸したガラスクロスからなるコア基板31をその中心部に備えている。コア基板31の上面32及び下面33には、厚さ数十μmの銅からなる配線パターン34,35が形成されている。コア基板31における複数箇所にはスルーホール導体36が形成されている。かかるスルーホール導体36は、コア基板31の上面32側の配線パターン34と下面33側の配線パターン35とを接続導通している。なお、スルーホール導体36の内部は、導電性を有する閉塞体37で埋められている。
【0036】
コア基板31の上面32及び下面33には、感光性エポキシ樹脂を用いて内層の樹脂絶縁層41,42が形成されている。樹脂絶縁層41の表面(即ち第1主面)上には、ダイパッド23のほかに配線パターン51も形成されている。樹脂絶縁層42の表面(即ち第2主面)上には、前記パッド26のほかに配線パターン52が形成されている。樹脂絶縁層41,42にはブラインドビアホール導体53,54が形成されている。上側のブラインドビアホール導体53は、配線パターン34と配線パターン51とを接続導通している。下側のブラインドビアホール導体54は、配線パターン35と配線パターン52とを接続導通している。
【0037】
図1に示されるように、上側のソルダーレジスト21の表面上においてダイエリア15の外側となる領域には、電子部品の一種であるチップキャパシタ61を搭載するためのパッド62が複数対配置されている。同じくダイエリア15の外側となる領域には、平面視で略長方形状を呈するインク層63が印刷によって形成されている。図4に示されるように、このインク層63は2層構造を有しており、白色のインクからなる下側インク層64と、黒色のインクからなる上側インク層65とにより構成されている。なお、このインク層63には、配線基板11等の部品番号や製造番号などを示す文字及び数字(図示略)が表示されている。
【0038】
さらに、上側のソルダーレジスト21の表面上にはダム部71が配設されている。本実施形態のダム部71は、平面視で矩形枠状であって、ダイエリア15を完全に包囲するようなかたちで印刷形成されている。かかるダム部71は、先に述べたインク層63と同様の構造を有している。即ち、図4に示されるように、このダム部71も2層構造を有しており、白色のインクからなる下側インク層64と、黒色のインクからなる上側インク層65とにより構成されている。
【0039】
ダム部71を構成する下側インク層64及び上側インク層65の平均厚さは、ともに約10μmである。従って、ダム部71のトータルの厚さは約20μmとなっている。また、図3,図4に示されるように、ダム部71の表面には溝部72(凹部)が2本形成されている。これらの溝部72はダム部71の外形線に沿って延びている。かかる溝部72は上側インク層65を部分的に除去することにより形成され、その底面は下側インク層64にまで到達していない。即ち、溝部72の深さはダム部71の高さの約1/2の値、つまり約10μmに設定されている。なお、ダム部71の幅は約1mmに設定され、溝部72の幅は約0.2mmに設定されている。
【0040】
そして、図4に示されるように、配線基板11及び半導体集積回路チップ16との隙間は、エポキシ樹脂からなるアンダーフィル材75によって封止されるようになっている。
【0041】
次に、本実施形態の配線基板11を製造する手順について説明する。
【0042】
まず上記構成の配線基板本体12を作製する。具体的には下記のようにする。即ち、コア基板31の両面に銅箔を貼着した両面銅張積層板を出発材料とし、それにYAGレーザーまたは炭酸ガスレーザーを用いてレーザー加工を行い、両面銅張積層板を貫通する貫通孔を形成する。次に、前記貫通孔内面に対する無電銅めっきによりスルーホール導体36を形成した後、銅箔のエッチングにより配線パターン34,35をパターニングする。ここでスルーホール導体36を閉塞体37で埋めた後、コア基板31の上面32及び下面33に樹脂絶縁層41,42を形成する。次に、レーザー加工によって樹脂絶縁層41,42を孔開けし、ブラインドビアホール導体53,54を形成するための盲孔を形成する。さらに、マスクを形成しないで無電解銅めっきを施すことにより、前記盲孔の内部に銅めっきを析出させてブラインドビアホール導体53,54を形成する。このとき樹脂絶縁層41,42の外表面全体にも無電解銅めっきが析出する。この後、露光及び現像を行って所定パターンのめっきレジストを形成する。この状態で無電解銅めっき層を共通電極として電解銅めっきを施した後、まずレジストを溶解除去して、さらに不要な無電解銅めっき層をエッチングで除去する。これにより、上側の樹脂絶縁層41の表面上に配線パターン51、ダイパッド23及びパッド62を形成し、下側の樹脂絶縁層42の表面上に配線パターン52及びパッド24を形成する。
【0043】
そして、上記のように作製された配線基板本体12の上面13(第1主面)及び下面14(第2主面)の表面上に、感光性エポキシ樹脂を塗布して硬化させることにより、ソルダーレジスト21,22を形成する。次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト21,22に開口部25,27をパターニングする。ここで、開口部25から露出しているダイパッド23及びパッド62の表面、開口部27から露出しているパッド24の表面に対し、無電解ニッケルめっき、無電解金めっきを順次施すことにより、ニッケル−金めっき層26を形成する。
【0044】
続くインク印刷工程では、下側インク層64の印刷を行った後に上側インク層65の印刷を行う。まず下側インク層64の印刷時には、上側のソルダーレジスト21上に所定パターンの印刷用マスクを載置して、白色のマーキングインクを印刷する。その後、このインクを乾燥させることにより、厚さ約10μmの下側インク層64を形成する(図5参照)。なお、この印刷においては、インク層63の下側インク層64ばかりでなく、ダム部71の下側インク層64も形成される。引き続いて行われる上側インク層65の印刷時には、所定パターンの印刷用マスクを載置して、下側インク層64上に黒色のマーキングインクを印刷する。その後、このインクを乾燥させることにより、厚さ約10μmの上側インク層65を形成する(図6参照)。以上の結果、2層構造のインク層63と、2層構造のダム部71とが同時に形成される。
【0045】
続く溝部形成工程では、炭酸ガスレーザーを用いてレーザー加工を行い、溝部72を形成する(図7参照)。相対的に色調の薄い下側インク層64は、相対的に色調の濃い上側インク層65よりもレーザー光の吸収が小さいため、レーザー光を照射した場合には、レーザー光の吸収が大きい上側インク層65のみが部分的に除去される。このため、下側インク層64の表面付近に溝部72の底部が形成されることとなり、溝部72の深さが約10μmとなるように制御される。
【0046】
続く第1はんだバンプ形成工程では、上面13側のダイパッド23上のニッケル−金めっき層26上に、はんだバンプ28を形成する。具体的には、ソルダーレジスト12上に、所定パターンのマスクを載置し、ダイパッド23上にはんだペーストを印刷する。その後、このはんだペーストをリフローして、はんだバンプ28を形成する。以上のようにして、本実施形態の配線基板11が完成する。
【0047】
さらに、この配線基板11のダイエリア15に半導体集積回路チップ16を搭載する。このとき、配線基板11側のはんだバンプ28と、半導体集積回路チップ16側のバンプ76とを位置合わせしてリフローを行う。これにより、はんだバンプ28及びバンプ76同士を接合し、配線基板11側と半導体集積回路チップ16側とを電気的に接続する。さらに、配線基板11と半導体集積回路チップ16との隙間にアンダーフィル材75を充填して硬化処理を行い、前記隙間を樹脂封止する。
【0048】
そして、第2はんだバンプ形成工程では、上面13側のパッド62上のニッケル−金めっき層26上にはんだバンプ28を形成し、そのはんだバンプ28上にチップキャパシタ61を搭載してリフローを行う。これにより、チップキャパシタ61の電極とはんだバンプ28とを接合し、配線基板11側とチップキャパシタ61側とを電気的に接続する。以上の結果、所望の半導体パッケージ(いわゆるオーガニックパッケージ)が完成する。
【0049】
従って、本実施形態によれば以下の効果を得ることができる。
【0050】
(1)本実施形態では、表面に溝部72(凹部)を有するダム部71を、インクを用いて印刷形成している。かかる溝部72(凹部)はアンダーフィル材75に対して障壁となる(図8参照)。このため、表面に溝部72(凹部)を有しない単なるインク製のダム部71に比べて、ダム部71を乗り越えてアンダーフィル材75が外方に進行しにくくなる。従って、この構成によれば、アンダーフィル材75の拡がりを有効に阻止することができる。よって、流動性の高いアンダーフィル材75を選択することが可能となり、結果として高歩留まり、高密度実装化及び高信頼化を実現することが可能となる。勿論、上記の構成によれば、内層における配線の引き回し(ここでは配線パターン51の引き回し)が特に困難になることもなく、このことも高密度実装化の実現に寄与している。しかも、インクによって形成されるダム部71であれば、配線基板本体12と別個に形成したダム枠を貼り付ける等の作業も不要となるので、部品点数の増加及びコスト高を伴うこともない。
【0051】
(2)本実施形態の製造方法では、インクを用いてダム部71を形成する工程を実施した後、レーザー加工によってダム部71の表面に溝部72(凹部)を形成する工程を実施することを特徴とする。このようにレーザー加工を行うこの製造方法によれば、高さ及び幅の小さなダム部71の表面に対して、比較的容易にかつ高い精度で溝部72(凹部)を形成することができる。
【0052】
(3)本実施形態の製造方法では、ダム部71の外形線に沿って連続的に延びる溝部72を2本形成している。このため、アンダーフィル材75に対する障壁としての機能が極めて高くなり、アンダーフィル材75の拡がりを確実に阻止することができる。また、これらの溝部72の深さは、ダム部71の高さの約1/2程度に設定しているため、形成が特に困難ではなく、ダム部71にクラックも生じさせにくい。
【0053】
(4)本実施形態の製造方法では、2層構造を有するダム部71が形成される。このため、ダム部71に十分な高さが確保され、アンダーフィル材75の拡がりをいっそう有効に阻止することができる。
【0054】
(5)本実施形態の製造方法では、ダム部71は、マーキング印刷用インクと共通のインクを用いてマーキング印刷時に併せて形成される。従って、生産性の向上及び製造コストの低減を達成することができる。
[第2の実施の形態]
【0055】
次に、本発明を具体化した第2実施形態の配線基板81及びその製造方法を図9に基づき詳細に説明する。ここでは、第1実施形態と相違する部分について述べるとともに、共通する部分については第1実施形態と同じ部材番号を付し、その詳細な説明を省略する。
【0056】
図9に示されるように、第2実施形態の配線基板81では、第1実施形態のようなダム部71は形成されておらず、その代わりにダム溝82が形成されている。かかるダム溝82は、平面視で略矩形枠状であって、ダイエリア15を完全に包囲するようなかたちで形成されている。ダム溝82の幅は約1mmに設定されている。ダム溝82は、底部がソルダーレジスト21下の配線パターン51に到らない深さ(具体的には約15μm程度)に設定されている。ちなみにソルダーレジスト21の厚さは約25μm、配線パターン51の厚さは約15μmである。
【0057】
また、本実施形態ではこのようなダム溝82を、ソルダーレジスト21の形成工程後にレーザー加工を行うことにより形成している。具体的には、あらかじめマスクを設けた状態で露光及び現像を行い、ソルダーレジスト21に開口部25を形成した後、前記マスクを剥離する。そして、ダイエリア15の周囲にレーザー光を照射し、ダム溝82を形成する。この場合、炭酸ガスレーザーを用いるとともに、ソルダーレジスト21を貫通させない程度の照射強度に設定して照射を行うことがよい。
【0058】
そして、上記の配線基板81であっても、ダム溝82がアンダーフィル材75に対して障壁となるため、ダム溝82を乗り越えてアンダーフィル材75が外方に進行しにくくなる。従って、この構成によれば、アンダーフィル材75の拡がりを有効に阻止することができる。よって、流動性の高いアンダーフィル材75を選択することが可能となり、結果として高歩留まり、高密度実装化及び高信頼化を実現することが可能となる。勿論、上記の構成によれば、内層における配線の引き回し(ここでは配線パターン51の引き回し)が特に困難になることもなく、このことも高密度実装化の実現に寄与している。しかも、かかるダム溝82であれば、配線基板本体12と別個に形成したダム枠を貼り付ける等の作業も不要となるので、部品点数の増加及びコスト高を伴うこともない。
【0059】
また、レーザー加工を伴う本実施形態の製造方法によれば、ソルダーレジスト21の表面に比較的容易にダム溝82を形成することができる。また、レーザー加工であれば微細なダム溝82であっても、高い精度で形成することが可能である。
【0060】
なお、本発明の実施形態は以下のように変更してもよい。
【0061】
・ダム部71の表面に形成される凹部は、第1実施形態のような溝部72でなくてもよく、例えば図10に示す別例のように、平面視で円形状の窪み91のようなものであってもよい。勿論、かかる窪み91の平面視形状は円形状のみに限定されず、任意の形状でよい。
【0062】
・第1実施形態におけるダム部71は2層構造を有するものであったが、3層以上の多層構造を有するもの、あるいは単層構造を有するもの(例えば図11の別例参照)としてもよい。
【0063】
・第1実施形態において溝部72の深さはダム部71の高さの約半分であったが、例えば図12に示す別例のように前記深さをダム部71の高さと同程度にすることも許容される。
【0064】
・第1実施形態のダム部71及び第2実施形態のダム溝82はいずれもダイエリア15を一重に包囲していたが、これを二重または三重に包囲するような構成としてもよい。
【0065】
・前記第1実施形態では、ダム部71の形成後にレーザー加工を行うことによって溝部72(凹部)を形成していたが、これに限定されることはなく、例えばダム部71の形成と溝部72(凹部)の形成とを同時に行うことも一応可能である。なお、溝部72(凹部)がそれほど微細でない場合には、レーザー加工以外の手法(例えばエッチング法やスクラッチ法など)を利用して溝部72(凹部)を形成することも可能である。
【0066】
・第1実施形態においては、第1はんだバンプ形成工程前にインク印刷工程を実施していたが、例えば同工程を第1はんだバンプ形成工程後に実施してもよい。
【0067】
・第2実施形態ではソルダーレジスト21に開口部25を形成した後にダム溝82を形成していたが、この順序を逆にしてもよい。なお、レーザー加工によって前記開口部25の形成を行ってもよく、また、ハーフエッチングによってダム溝82の形成を行ってもよい。
【0068】
次に、特許請求の範囲に記載された技術的思想のほかに、前述した実施形態によって把握される技術的思想を以下に列挙する。
【0069】
(1)請求項1乃至3のいずれか1項において、前記ダム部は2層構造を有するとともに、下側インク層の色調は、上側インク層の色調よりも薄くなるように設定されていることを特徴とする記載の配線基板。
【0070】
(2)請求項4において、前記ダム部を、前記ソルダーレジストの表面上にインクを用いてマーキング印刷を行う際に、共通のインクを用いて同時に形成することを特徴とする配線基板の製造方法。
【0071】
(3)請求項5において、色調の異なる2種のインクを用いて前記マーキング印刷を行う際に、相対的に色調の薄いインクを用いて下側インク層を印刷した後、前記下側インク層上に相対的に色調の濃いインクを用いて上側インク層を印刷することにより、2層構造を有する前記ダム部を形成することを特徴とする配線基板の製造方法。
【0072】
(4)第1主面及び第2主面を有する配線基板本体と、前記第1主面及び前記第2主面のうちの少なくともいずれかには、電子部品が搭載される電子部品搭載領域が設定されていることと、前記第1主面及び前記第2主面のうちの少なくともいずれかに配置された導体パターンと、前記電子部品搭載領域内に配置され、前記電子部品が接続される複数のパッドと、前記第1主面及び前記第2主面のうちの少なくともいずれかを覆うとともに、前記パッドを露出させる開口部を有するソルダーレジストと、そのソルダーレジストは、前記電子部品搭載領域を包囲するとともに、底部が前記導体パターンに到らない深さに設定されたダム溝を有することとを備えたことを特徴とする配線基板。
【0073】
(5)技術的思想(4)の配線基板の製造方法であって、前記ソルダーレジストを形成する工程と、レーザー加工によって、前記ソルダーレジストに前記ダム溝を形成する工程とを含むことを特徴とする配線基板の製造方法。
【図面の簡単な説明】
【図1】本発明を具体化した第1実施形態の配線基板の概略平面図。
【図2】前記配線基板の概略側面図。
【図3】図1の一点鎖線円の部分を拡大して示した平面図。
【図4】半導体集積回路チップの実装及びアンダーフィル材による樹脂封止をした状態の配線基板の断面図。
【図5】ダム部の形成手順を説明するための拡大断面図。
【図6】ダム部の形成手順を説明するための拡大断面図。
【図7】ダム部の形成手順を説明するための拡大断面図。
【図8】ダム部の形成手順を説明するための拡大断面図。
【図9】本発明を具体化した第2実施形態の配線基板の概略平面図。
【図10】別例の配線基板の部分拡大平面図。
【図11】別例の配線基板の部分拡大断面図。
【図12】別例の配線基板の部分拡大断面図。
【符号の説明】
11…配線基板
12…配線基板本体
13…第1主面
14…第2主面
15…電子部品搭載領域としてのダイエリア
16…電子部品としての半導体集積回路チップ
21,22…ソルダーレジスト
23…パッドとしてのダイパッド
25…開口部
71…ダム部
72…凹部としての溝部
91…凹部としての窪み
Claims (4)
- 第1主面及び第2主面を有する配線基板本体と、
前記第1主面及び前記第2主面のうちの少なくともいずれかには、電子部品が搭載される電子部品搭載領域が設定されていることと、
前記電子部品搭載領域内に配置され、前記電子部品が接続される複数のパッドと、
前記第1主面及び前記第2主面のうちの少なくともいずれかを覆うとともに、前記パッドを露出させる開口部を有するソルダーレジストと、
前記電子部品搭載領域を包囲するとともに、前記ソルダーレジストの表面上にインクを用いて形成されたダム部と、そのダム部は表面に凹部を有することと
を備えたことを特徴とする配線基板。 - 前記凹部は溝部であることを特徴とする請求項1に記載の配線基板。
- 前記ダム部は多層構造を有することを特徴とする請求項1または2に記載の配線基板。
- 第1主面及び第2主面を有する配線基板本体と、
前記第1主面及び前記第2主面のうちの少なくともいずれかには、電子部品が搭載される電子部品搭載領域が設定されていることと、
前記電子部品搭載領域内に配置され、前記電子部品が接続される複数のパッドと、
前記第1主面及び前記第2主面のうちの少なくともいずれかを覆うとともに、前記パッドを露出させる開口部を有するソルダーレジストと、
前記電子部品搭載領域を包囲するとともに、前記ソルダーレジストの表面上にインクを用いて形成されたダム部と、そのダム部は表面に凹部を有することと
を備えた配線基板の製造方法であって、
前記インクを用いて前記ダム部を形成する工程と、
レーザー加工によって前記ダム部の表面に前記凹部を形成する工程と
を含むことを特徴とする配線基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002346719A JP2004179576A (ja) | 2002-11-29 | 2002-11-29 | 配線基板及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002346719A JP2004179576A (ja) | 2002-11-29 | 2002-11-29 | 配線基板及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004179576A true JP2004179576A (ja) | 2004-06-24 |
JP2004179576A5 JP2004179576A5 (ja) | 2005-09-08 |
Family
ID=32707518
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002346719A Pending JP2004179576A (ja) | 2002-11-29 | 2002-11-29 | 配線基板及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004179576A (ja) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008187054A (ja) * | 2007-01-30 | 2008-08-14 | Fujitsu Ltd | 配線基板及び半導体装置 |
US7569419B2 (en) | 2006-09-29 | 2009-08-04 | Oki Semiconductor Co., Ltd. | Method for manufacturing semiconductor device that includes mounting chip on board and sealing with two resins |
JP2010129873A (ja) * | 2008-11-28 | 2010-06-10 | Brother Ind Ltd | 配線部材の接続方法、配線部材の製造方法、及び、配線部材 |
US7804161B2 (en) | 2007-03-30 | 2010-09-28 | Oki Semiconductor Co., Ltd. | Semiconductor device and dam for resin |
CN102054795A (zh) * | 2009-10-28 | 2011-05-11 | 三星电机株式会社 | 倒装芯片封装及其制造方法 |
JP2012054353A (ja) * | 2010-08-31 | 2012-03-15 | Toshiba Corp | 半導体装置 |
WO2013094606A1 (ja) * | 2011-12-22 | 2013-06-27 | 太陽インキ製造株式会社 | ドライフィルム及びそれを用いたプリント配線板、プリント配線板の製造方法、及びフリップチップ実装基板 |
US8541891B2 (en) | 2007-03-30 | 2013-09-24 | Lapis Semiconductor Co., Ltd. | Semiconductor device |
KR101366919B1 (ko) | 2012-05-21 | 2014-02-24 | 삼성전기주식회사 | Sr 포스트 형성방법 및 이를 이용한 전자소자 패키지 제조방법 |
JP2014220305A (ja) * | 2013-05-06 | 2014-11-20 | 株式会社デンソー | 多層基板およびこれを用いた電子装置、電子装置の製造方法 |
JP2016018833A (ja) * | 2014-07-07 | 2016-02-01 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
WO2017163390A1 (ja) * | 2016-03-25 | 2017-09-28 | 株式会社日立産機システム | プリント基板及びプリント基板の製造方法 |
JP2021022586A (ja) * | 2019-07-24 | 2021-02-18 | 株式会社デンソー | プリント基板及びプリント基板の製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08125305A (ja) * | 1994-10-26 | 1996-05-17 | Mitsumi Electric Co Ltd | メンブレン基板 |
JP2000022318A (ja) * | 1998-07-06 | 2000-01-21 | Ibiden Co Ltd | プリント配線板およびその製造方法 |
JP2002151833A (ja) * | 2000-08-31 | 2002-05-24 | Mitsui Mining & Smelting Co Ltd | 電子部品実装用基板の製造方法 |
-
2002
- 2002-11-29 JP JP2002346719A patent/JP2004179576A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08125305A (ja) * | 1994-10-26 | 1996-05-17 | Mitsumi Electric Co Ltd | メンブレン基板 |
JP2000022318A (ja) * | 1998-07-06 | 2000-01-21 | Ibiden Co Ltd | プリント配線板およびその製造方法 |
JP2002151833A (ja) * | 2000-08-31 | 2002-05-24 | Mitsui Mining & Smelting Co Ltd | 電子部品実装用基板の製造方法 |
Cited By (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7569419B2 (en) | 2006-09-29 | 2009-08-04 | Oki Semiconductor Co., Ltd. | Method for manufacturing semiconductor device that includes mounting chip on board and sealing with two resins |
JP2008187054A (ja) * | 2007-01-30 | 2008-08-14 | Fujitsu Ltd | 配線基板及び半導体装置 |
US8432025B2 (en) | 2007-03-30 | 2013-04-30 | Lapis Semiconductor Co., Ltd. | Semiconductor device and plurality of dams |
US7804161B2 (en) | 2007-03-30 | 2010-09-28 | Oki Semiconductor Co., Ltd. | Semiconductor device and dam for resin |
US8541891B2 (en) | 2007-03-30 | 2013-09-24 | Lapis Semiconductor Co., Ltd. | Semiconductor device |
JP2010129873A (ja) * | 2008-11-28 | 2010-06-10 | Brother Ind Ltd | 配線部材の接続方法、配線部材の製造方法、及び、配線部材 |
US8558360B2 (en) | 2009-10-28 | 2013-10-15 | Samsung Electro-Mechanics Co., Ltd. | Flip chip package and method of manufacturing the same |
US8809122B2 (en) | 2009-10-28 | 2014-08-19 | Samsung Electro-Mechanics Co., Ltd. | Method of manufacturing flip chip package |
TWI482248B (zh) * | 2009-10-28 | 2015-04-21 | Samsung Electro Mech | 覆晶封裝件及其製造方法 |
JP2011097060A (ja) * | 2009-10-28 | 2011-05-12 | Samsung Electro-Mechanics Co Ltd | フリップチップパッケージ及びその製造方法 |
CN102054795A (zh) * | 2009-10-28 | 2011-05-11 | 三星电机株式会社 | 倒装芯片封装及其制造方法 |
JP2012054353A (ja) * | 2010-08-31 | 2012-03-15 | Toshiba Corp | 半導体装置 |
CN104010815A (zh) * | 2011-12-22 | 2014-08-27 | 太阳油墨制造株式会社 | 干膜及使用其的印刷电路板、印刷电路板的制造方法、以及倒装芯片安装基板 |
WO2013094606A1 (ja) * | 2011-12-22 | 2013-06-27 | 太陽インキ製造株式会社 | ドライフィルム及びそれを用いたプリント配線板、プリント配線板の製造方法、及びフリップチップ実装基板 |
US9596754B2 (en) | 2011-12-22 | 2017-03-14 | Taiyo Ink Mfg. Co., Ltd. | Dry film, printed wiring board using same, method for producing printed wiring board, and flip chip mounting substrate |
KR101366919B1 (ko) | 2012-05-21 | 2014-02-24 | 삼성전기주식회사 | Sr 포스트 형성방법 및 이를 이용한 전자소자 패키지 제조방법 |
JP2014220305A (ja) * | 2013-05-06 | 2014-11-20 | 株式会社デンソー | 多層基板およびこれを用いた電子装置、電子装置の製造方法 |
JP2016018833A (ja) * | 2014-07-07 | 2016-02-01 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
WO2017163390A1 (ja) * | 2016-03-25 | 2017-09-28 | 株式会社日立産機システム | プリント基板及びプリント基板の製造方法 |
JPWO2017163390A1 (ja) * | 2016-03-25 | 2018-09-13 | 株式会社日立産機システム | プリント基板及びプリント基板の製造方法 |
JP2021022586A (ja) * | 2019-07-24 | 2021-02-18 | 株式会社デンソー | プリント基板及びプリント基板の製造方法 |
JP7263961B2 (ja) | 2019-07-24 | 2023-04-25 | 株式会社デンソー | プリント基板及びプリント基板の製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3813402B2 (ja) | 半導体装置の製造方法 | |
US8704369B1 (en) | Flip chip bump structure and fabrication method | |
JP2004179578A (ja) | 配線基板及びその製造方法 | |
KR100395862B1 (ko) | 플립 칩형 반도체 장치 및 플립 칩형 반도체 장치 제조 방법 | |
JP4248761B2 (ja) | 半導体パッケージ及びその製造方法並びに半導体装置 | |
JP5886617B2 (ja) | 配線基板及びその製造方法、半導体パッケージ | |
TWI451549B (zh) | 嵌埋半導體元件之封裝結構及其製法 | |
US8835773B2 (en) | Wiring board and method of manufacturing the same | |
KR101469698B1 (ko) | 배선 기판 및 그 제조 방법 | |
US20100071950A1 (en) | Wiring Board and Manufacturing Method Thereof | |
KR20070045929A (ko) | 전자 부품 내장 기판 및 그 제조 방법 | |
US6969674B2 (en) | Structure and method for fine pitch flip chip substrate | |
JP3577421B2 (ja) | 半導体装置用パッケージ | |
JP2016063130A (ja) | プリント配線板および半導体パッケージ | |
JP4954765B2 (ja) | 配線基板の製造方法 | |
JP2004179576A (ja) | 配線基板及びその製造方法 | |
KR20100061026A (ko) | 금속범프를 갖는 인쇄회로기판 및 그 제조방법 | |
US6759318B1 (en) | Translation pad flip chip (TPFC) method for improving micro bump pitch IC substrate structure and manufacturing process | |
US10879188B2 (en) | Wiring substrate | |
US20120152606A1 (en) | Printed wiring board | |
JP6994342B2 (ja) | 電子部品内蔵基板及びその製造方法 | |
JP5000105B2 (ja) | 半導体装置 | |
JP2007059588A (ja) | 配線基板の製造方法および配線基板 | |
JP2004047543A (ja) | 半導体装置の製造方法 | |
JP4235092B2 (ja) | 配線基板およびこれを用いた半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050310 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050310 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070502 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071003 |