JP2011097060A - フリップチップパッケージ及びその製造方法 - Google Patents

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Abstract

【課題】電子素子の実装領域と接続パッドの間のアンダーフィル漏れを防止するダム部材を含むフリップチップパッケージとを提供する。
【解決手段】電子素子１６と、上記電子素子が実装される実装領域の内側には導電性パッド２２が形成され、上記実装領域の外側には接続パッド１４が形成される基板１２と、上記基板上に形成され、一部領域が除去されて形成されたトレンチＴを具備する樹脂層Ｒと、上記トレンチ上に提供され、上記電子素子の実装領域と上記接続パッドの間のアンダーフィル漏れを防止するダム部材１８ａとを含むフリップチップパッケージ１及びその製造方法。実施例によると、加工された樹脂層上にダム部材を形成してアンダーフィルの流出を防止することによって、パッケージの不良率を低め接続信頼度を高めることができるフリップチップパッケージ及びその製造方法。
【選択図】図２

Description

本発明は、フリップチップパッケージ及びその製造方法に関するもので、より具体的には、アンダーフィルの流出を防止することによってパッケージ不良率を低め接続信頼度を高めることができるフリップチップパッケージ及びその製造方法に関する。
最近、電子機器の薄型化、小型化、高機能化に伴って、電子素子を基板に搭載するパッケージング（ｐａｃｋａｇｉｎｇ）技術においても高密度の実装が要求されており、これに従ってチップスケールパッケージ形態の実装技術が登場するようになった。
印刷回路基板上に電子素子を実装する場合、電子素子との接続信頼性を確保するため電子素子と印刷回路基板の間に形成されるギャップ（ｇａｐ）にアンダーフィルを充填して基板と電子素子との接続を補強する。このようなアンダーフィルは液状の樹脂であって基板と電子素子とのギャップの間に注入する場合一定量が周辺部に流出する。
従来技術のパッケージには印刷回路基板の中央部に半導体チップが実装されており、その周辺に外部装置との電気的接続のための接続パッドが高密度で形成されている。また、半導体チップと基板が成すギャップの間にはアンダーフィルを注入し半導体チップと基板の接続を補強する。このようなアンダーフィルは液状の樹脂であって周辺部に一定量が流出する。
しかし、最近電子産業の発達に伴って電子素子が高密度で基板上に実装され回路パターンが高密度で形成される傾向にあり、このようなアンダーフィルの流出が近接した接続パッドや回路パターンにまで至る場合、接続パッドまたは回路パターンが汚染され製品の不良が発生するという問題点がある。
本発明は加工された樹脂層上にダム部材を形成し、アンダーフィルの流出を防止することによってパッケージの不良率を低め、接続信頼度を高めることができるフリップチップパッケージ及びその製造方法を提供するものである。
上記の目的を達成するために、本発明の一実施形態は、
電子素子と、上記電子素子が実装される実装領域の内側には導電性パッドが形成され、上記実装領域の外側には接続パッドが形成される基板と、上記基板上に形成され、一部領域が除去されて形成されたトレンチを具備する樹脂層と、上記トレンチ上に提供され、上記電子素子の実装領域と上記接続パッドの間のアンダーフィル漏れを防止するダム部材を含むフリップチップパッケージとを提供する。
ここで、上記トレンチは、上記樹脂層をレーザー加工することによって形成されたものであることができる。
また、上記トレンチは、上記樹脂層を露光及び現像することによって形成されたものであることができる。
このとき、上記樹脂層は、感光性樹脂から成るものであることができる。
そして、上記樹脂層は、上記トレンチ周辺の表面に凹凸部をさらに具備することができる。
ここで、上記ダム部材は、上記実装領域の周囲に沿って形成されたものであることができる。
また、上記フリップチップパッケージは、上記接続パッド上に形成され、上記電子素子と電気的に接続されるバンプをさらに含むことができる。
そして、上記フリップチップパッケージは、上記電子素子と上記基板の間に介在される上記アンダーフィルをさらに含むことができる。
上記の目的を達成するために、本発明の他の実施形態は、
電子素子と、上記電子素子が実装される実装領域の内側には導電性パッドが形成され、上記実装領域の外側には接続パッドが形成される基板と、上記基板上に形成され、表面の一部分に凹凸部を具備する樹脂層と、上記凹凸部上に提供され、上記電子素子の実装領域と上記接続パッドの間のアンダーフィル漏れを防止するダム部材を含むフリップチップパッケージとを提供する。
ここで、上記凹凸部は、上記樹脂層を圧印加工することによって形成されたものであることができる。
また、上記凹凸部は、上記樹脂層を露光及び現像することによって形成された ものであることができる。
このとき、上記樹脂層は、感光性樹脂から成るものであることができる。
ここで、上記ダム部材は、上記実装領域の周囲に沿って形成されたものであることができる。
また、上記フリップチップパッケージは、上記接続パッド上に形成され、上記電子素子と電気的に接続されるバンプをさらに含むことができる。
そして、上記フリップチップパッケージは、上記電子素子と上記基板の間に介在される上記アンダーフィルをさらに含むことができる。
上記の目的を達成するために、本発明のさらに他の実施形態は、
電子素子が実装される実装領域の内側には導電性パッドが形成され、上記実装領域の外側には接続パッドが形成された基板を提供する段階と、上記基板上に樹脂層を形成する段階と、上記樹脂層の一部領域を除去し、トレンチを形成する段階と、上記トレンチ上に上記電子素子の実装領域と上記接続パッドの間のアンダーフィル漏れを防止するダム部材を形成する段階と、上記電子素子の実装領域に上記電子素子を実装する段階とを含むフリップチップパッケージの製造方法を提供する。
ここで、上記トレンチを形成する段階は、上記樹脂層をレーザー加工することによって行われることができる。
また、上記トレンチを形成する段階は、上記樹脂層を露光及び現像することによって行われることができる。
このとき、上記樹脂層は、感光性樹脂で形成されることができる。
そして、上記トレンチ周辺の上記樹脂層の表面に凹凸部をさらに形成することができる。
ここで、上記ダム部材は、上記実装領域の周囲に沿って形成されることができる。
また、上記フリップチップパッケージの製造方法は、接続パッド上に上記電子素子と電気的に接続されるバンプを形成する段階をさらに含むことができる。
そして、上記フリップチップパッケージの製造方法は、上記電子素子と上記基板の間に上記アンダーフィルを注入する段階をさらに含むことができる。
上記の目的を達成するために、本発明のさらに他の実施形態は、
電子素子が実装される実装領域の内側には導電性パッドが形成され、上記実装領域の外側には接続パッドが形成された基板を提供する段階と、上記基板上に樹脂層を形成する段階と、上記樹脂層の表面の一部分に凹凸部を形成する段階と、上記凹凸部上に上記電子素子の実装領域と上記接続パッドの間のアンダーフィル漏れを防止するダム部材を形成する段階と、上記電子素子の実装領域に上記電子素子を実装する段階とを含むフリップチップパッケージの製造方法を提供する。
ここで、上記凹凸部を形成する段階は、上記樹脂層を圧印加工することによって行われることができる。
また、上記凹凸部を形成する段階は、上記樹脂層を露光及び現像することによって行われることができる。
このとき、上記樹脂層は、感光性樹脂で形成されることができる。
ここで、上記ダム部材は、上記実装領域の周囲に沿って形成されることができる。
また、上記フリップチップパッケージの製造方法は、上記接続パッド上に上記電子素子と電気的に接続されるバンプを形成する段階をさらに含むことができる。
そして、上記フリップチップパッケージの製造方法は、上記電子素子と上記基板の間に上記アンダーフィルを注入する段階をさらに含むことができる。
本発明の実施例によると、加工された樹脂層上にダム部材を形成しアンダーフィルの流出を防止することによってパッケージの不良率を低め、接続信頼度を高めることができるフリップチップパッケージ及びその製造方法を提供することができる。
そして、設計自由度が高く、工程が短縮できることで製造費用を節減することができるフリップチップパッケージ及びその製造方法を提供することができる。
また、ダム部材が欠損したパッケージから流出し得る揮発性有機化合物（ｖｏｌａｔｉｌｅ ｏｒｇａｎｉｃ ｃｏｍｐｏｕｎｄｓ、ＶＯＣ）の問題も解決することができる。
本発明の一実施例によるフリップチップパッケージの上部を概略的に示した平面図である。 図１のＡ−Ａ'断面図である。 本発明の一実施例によるフリップチップパッケージの製造工程を概略的に図示した断面図である。 本発明の一実施例によるフリップチップパッケージの製造工程を概略的に図示した断面図である。 本発明の一実施例によるフリップチップパッケージの製造工程を概略的に図示した断面図である。 本発明の一実施例によるフリップチップパッケージの製造工程を概略的に図示した断面図である。 本発明の一実施例によるフリップチップパッケージの製造工程を概略的に図示した断面図である。 本発明の一実施例によるフリップチップパッケージの製造工程を概略的に図示した断面図である。 本発明の他の実施例によるフリップチップパッケージを概略的に示した断面図である。 本発明のさらに他の実施例によるフリップチップパッケージを概略的に示した断面図である。
以下、添付の図面を参照し、本発明の好ましい実施形態を説明する。
しかし、本発明の実施形態は、様々な他の形態に変形されることができ、本発明の範囲が以下で説明する実施形態に限定されるものではない。また、本発明の実施形態は当業界において平均的な知識を有する者に本発明をさらに完全に説明するために提供されるものである。従って、図面における要素の形状及び大きさ等は、より明確な説明のために誇張されることがあり、図面上の同一の符号で表示される要素は同一の要素である。
以下、図１及び図２を参照し、本発明の一実施例によるフリップチップパッケージについて詳細に説明する。
図１は、本発明の一実施例によるフリップチップパッケージの上部を概略的に示した平面図であり、図２は図１のＡ−Ａ'断面図である。
図１及び図２に図示されたように、本発明の一実施例によるフリップチップパッケージ１は、電子素子１６と、上記電子素子１６が実装される実装領域の内側には導電性パッド２２が形成され、外側には接続パッド１４が形成される基板１２と、上記基板１２上に形成され、一部領域が除去されて形成されたトレンチＴを具備する樹脂層Ｒと、上記トレンチＴ上に提供され、上記電子素子１６の実装領域と上記接続パッド１４の間のアンダーフィル２０漏れを防止するダム部材１８（１８ａのみ図示）と、上記導電性パッド２２上に形成され、上記電子素子１６と電気的に接続されたバンプ２８とを含む。
本実施例によるフリップチップパッケージ１は、基板１２上に電子素子１６を実装し、電子素子１６と基板１２が形成するギャップの間にアンダーフィル２０を注入し、電子素子１６と基板１２との接続を補強した形態である。
基板１２上の電子素子１６が実装される領域の外側には、接続パッド１４が形成されている。電子素子の実装領域とは、基板１２に電子素子１６を実装する場合に電子素子１６が基板１２をカバーする領域であって、電子素子の実装領域に電子素子１６が実装され、基板１２と電子素子１６を電気的に連結する過程で、基板１２と電子素子１６の間にはギャップが形成される。
電子素子１６は、半導体チップ等の能動素子とキャパシタ、インダクタンス、抵抗のような受動素子を含む概念で、本実施例では電子素子１６として半導体チップを一例として説明する。
基板１２と電子素子１６の間には、液状のアンダーフィル２０が注入され、基板１２と電子素子１６との接続信頼性を確保する。このようなアンダーフィル２０は液状の樹脂であって、基板１２と電子素子１６とのギャップの間に注入すると、一定量が周辺部に流出する。
基板１２と電子素子１６の間のギャップを埋めるアンダーフィル２０は、低粘性のエポキシ樹脂から成ることができる。最近、電子機器の薄型化、小型化、高密度化に伴って、電子素子１６を搭載するパッケージング技術においても高密度の実装が要求され、基板１２と電子素子１６が形成するギャップまたはその幅が小さくなっており、液状のアンダーフィル２０を注入する際、毛細管現象によって埋められ、アンダーフィル２０が低粘性を有するとアンダーフィル２０の注入が容易であるためである。
しかし、このような低粘性のアンダーフィル２０は、基板１２と電子素子１６が形成するギャップを埋めるのに容易であると同時に、周辺部への流出も容易であるため、電子素子の実装領域と接続パッド１４の間にダム部材１８ａを形成することによって低粘性のアンダーフィル２０が接続パッド１４に流出するのを防止することができる。
基板１２上に形成された樹脂層Ｒは、一部領域が除去されて形成されたトレンチＴを具備する。
ここで、トレンチＴは、樹脂層Ｒをレーザー加工して形成することもでき、感光性樹脂から成る樹脂層Ｒを露光及び現像して形成することもできるが、トレンチＴの形成方法はこれに限定されない。
ここで、低粘性のアンダーフィル２０が接続パッド１４へ流出するのを防止するために、電子素子の実装領域と接続パッド１４の間に形成されるダム部材１８ａは上記トレンチＴ上に形成される。
そして、図４に図示されたように、本発明の他の実施例によるフリップチップパッケージ２において、基板１２上に形成された樹脂層Ｒは表面の一部分に凹凸部Ｕを具備することもできる。
ここで、凹凸部Ｕは、樹脂層Ｒを圧印加工して形成することもでき、感光性樹脂から成る樹脂層Ｒを露光及び現像して形成することもできるが、凹凸部Ｕの形成方法はこれに限定されない。
ここで、低粘性のアンダーフィル２０が接続パッド１４へ流出するのを防止するために、電子素子の実装領域と接続パッド１４の間に形成されるダム部材１８ｂは上記凹凸部Ｕ上に形成される。
また、図５に図示されたように、本発明のさらに他の実施例によるフリップチップパッケージ３において、基板１２上に形成された樹脂層Ｒは表面の一部分に凹凸部Ｕを具備すると同時に一部領域が除去されて形成されたトレンチＴを具備することもできる。
ここで、低粘性のアンダーフィル２０が接続パッド１４へ流出するのを防止するために、電子素子の実装領域と接続パッド１４の間に形成されるダム部材１８ｃは上記凹凸部Ｕ及びトレンチＴ上に形成される。
このように、全実施例を通してダム部材１８：１８ａ、１８ｂ、１８ｃと樹脂層Ｒの接触面積が広がるにつれて、ダム部材１８は外部の衝撃にも簡単に落ちたり誤配列されたりしないため、ダム部材１８の欠損不良を減少させることができ、パッケージ１の製作歩留まりが向上する。また、アンダーフィル２０が周辺部へ流出するという不良も低減できる上、ダム部材１８が欠損したパッケージ１から流出し得る揮発性有機化合物（ｖｏｌａｔｉｌｅ ｏｒｇａｎｉｃ ｃｏｍｐｏｕｎｄｓ、ＶＯＣ）の問題も解決することができる。
ここで、ダム部材１８は、インクジェットプリンティングで絶縁性インクを吐出して形成されることもでき、既に形成されたダム部材１８が接着剤によって付着されることも可能で、フォトリソグラフィー方法やスクリーンプリンティングでも形成が可能であるが、ダム部材１８を形成する方法はこれに限定されない。
ここで、ダム部材１８は、図１に図示されたように上記実装領域の周囲に沿って連続的に形成されるものを一例として説明したが、ダム部材１８の形状はこれに限定されるものではない。例えば、ダム部材１８は所定の間隔を置いて不連続的に形成されることも可能で、所定の間隔を置いて複数のドット（ｄｏｔ）形状で形成されることも可能である。
このようなダム部材１８は、低粘性のアンダーフィル２０を使用しても、周辺部へのアンダーフィル２０の流出を防止してアンダーフィル２０の流出に因るパッケージ１の不良を防止することができる。
以下、図３ａから図３ｆを参照し本発明の一実施例によるフリップチップパッケージの製造工程について詳細に説明する。
図３ａから図３ｆは、本発明の一実施例によるフリップチップパッケージの製造工程を概略的に図示した断面図である。
図３ａから図３ｆに図示されたように、本発明の一実施例によるフリップチップパッケージ１の製造工程は、電子素子１６が実装される実装領域の内側には導電性パッド２２が形成され、外側には接続パッド１４が形成された基板１２を提供する段階と、上記基板１２上に樹脂層Ｒを形成する段階と、上記樹脂層Ｒの一部領域を除去してトレンチＴを形成する段階と、上記トレンチＴ上に上記電子素子１６の実装領域と上記接続パッド１４の間のアンダーフィル漏れを防止するダム部材１８：１８ａ、１８ｂ、１８ｃを形成する段階と、上記電子素子１６の実装領域に上記電子素子１６を実装する段階とを含む。
先ず、図３ａに図示されたように、電子素子の実装領域の内側には導電性パッド２２が形成され、外側には接続パッド１４が形成された基板１２を提供する。次に、基板１２上に導電性パッド２２及び接続パッド１４を露出させる樹脂層Ｒを形成する。
基板１２には電子素子１６が実装される領域の外側に接続パッド１４が形成されており、電子素子１６が実装される領域の内側には電子素子１６と基板１２の間を電気的に連結するための導電性パッド２２が形成されている。
電子素子の実装領域は、基板１２に電子素子１６を実装する場合に電子素子１６が基板１２をカバーする領域であって、電子素子の実装領域に電子素子１６が実装され、基板１２と電子素子１６を電気的に連結する過程で、基板１２と電子素子１６の間にはギャップが発生する。
電子素子１６は、半導体チップ等の能動素子とキャパシタ、インダクタンス、抵抗のような受動素子を含む概念で、本実施例においては電子素子１６として半導体チップを一例として説明する。
接続パッド１４には、その他能動素子または受動素子が実装されることができ、接続パッド１４を通じて外部機器と電気的に接続されることができる。このような接続パッド１４に異物が存在する場合、能動素子、受動素子及び外部機器との電気的接続に不良を引き起こすことがある。例えば、電子素子１６と基板１２との接続を補強するためのアンダーフィル２０（図３ｆ参照）が流出して接続パッド１４を覆う場合、電気的接続の信頼性が落ち得る。
次に、図３ｂに図示されたように、導電性パッド２２に電子素子１６との電気的連結のためのバンプ２８を形成する。バンプ２８は、スクリーン印刷方法により電子素子の実装領域の導電性パッド２２に形成することができる。但し、バンプ２８の形成はこれに限定されるものではなく、当業者に自明な様々な方法でバンプ２８を形成することができる。このようなバンプ２８により電子素子１６と基板１２が電気的に連結される。
次に、図３ｃに図示されたように、基板１２上に形成された樹脂層Ｒの一部領域を除去してトレンチＴを形成する。
ここで、トレンチＴは樹脂層Ｒをレーザー加工して形成されることもでき、感光性樹脂から成る樹脂層Ｒを露光及び現像して形成されることもできるが、トレンチＴの形成方法はこれに限定されない。
次に、図３ｄに図示されたように、低粘性のアンダーフィル２０（図３ｆ参照）が接続パッド１４へ流出するのを防止するために、電子素子の実装領域と接続パッド１４の間に形成されるダム部材１８ａを上記トレンチＴ上に形成する。
上述した実施例においては、樹脂層Ｒが具備するトレンチＴ上にダム部材１８ａが形成されるものを例として説明したが、ダム部材１８ａの形態はこれに限定されない。
例えば、図４に図示されたように、本発明の他の実施例によるフリップチップパッケージ２において、基板１２上に形成された樹脂層Ｒの表面の一部分に凹凸部Ｕを形成することもできる。
ここで、凹凸部Ｕは樹脂層Ｒを圧印加工して形成されることもでき、感光性樹脂から成る樹脂層Ｒを露光及び現像して形成されることもできるが、凹凸部Ｕの形成方法はこれに限定されない。
ここで、低粘性のアンダーフィル２０が接続パッド１４へ流出するのを防止するために、電子素子の実装領域と接続パッド１４の間に形成されるダム部材１８ｂは上記凹凸部Ｕ上に形成する。
また、図５に図示されたように、本発明のさらに他の実施例によるフリップチップパッケージ３において、基板１２上に形成された樹脂層Ｒの表面の一部分に凹凸部Ｕを形成すると同時に一部領域を除去してトレンチＴを形成することもできる。
ここで、低粘性のアンダーフィル２０が接続パッド１４へ流出するのを防止するために、電子素子の実装領域と接続パッド１４の間に形成されるダム部材１８ｃは上記凹凸部Ｕ及びトレンチＴ上に形成する。
このように、全実施例を通してダム部材１８：１８ａ、１８ｂ、１８ｃと樹脂層Ｒの接触面積が広がるにつれて、ダム部材１８は外部の衝撃にも簡単に落ちたり誤配列されたりしないため、ダム部材１８の欠損不良を減少させることができ、パッケージ１の製作歩留まりが向上する。また、アンダーフィル２０が周辺部へ流出するという不良も低減できる上、ダム部材１８が欠損したパッケージ１から流出し得る揮発性有機化合物（ｖｏｌａｔｉｌｅ ｏｒｇａｎｉｃ ｃｏｍｐｏｕｎｄｓ、ＶＯＣ）問題も解決することができる。
ここで、ダム部材１８はインクジェットプリンティングにより絶縁性インクを吐出して形成されることもでき、既に形成されたダム部材１８が接着剤により付着されることも可能であり、フォトリソグラフィー方法やスクリーンプリンティングでも形成可能であるが、ダム部材１８を形成する方法はこれに限定されない。
ここで、ダム部材１８は、図１に図示されたように上記実装領域の周囲に沿って連続的に形成されるものを一例として説明したが、ダム部材１８の形状はこれに限定されるものではない。例えば、ダム部材１８は所定の間隔を置いて不連続的に形成されることもでき、所定の間隔を置いて複数のドット（ｄｏｔ）形状で形成されることも可能である。
このようなダム部材１８は、低粘性のアンダーフィル２０を使用しても周辺部へのアンダーフィル２０の流出を防止してアンダーフィル２０の流出に因るパッケージ１の不良を防止することができる。
次に、図３ｅに図示されたように、基板１２の電子素子の実装領域に電子素子１６を実装する。電子素子の実装領域は基板１２に電子素子１６を実装する場合に電子素子１６が基板１２をカバーする領域であって、電子素子の実装領域に電子素子１６が実装され、基板１２と電子素子１６を電気的に連結する過程で、基板１２と電子素子１６の間にはギャップが形成される。
基板１２に電子素子１６を実装する過程において、基板１２と電子素子１６との電気的連結が必要であるため、電子素子１６を実装する段階にはフリップチップボンディングにより電子素子１６とバンプ２８を電気的に連結する過程を含むことができる。即ち、電子素子の実装領域には電子素子１６の端子に相応する導電性パッド２２が形成されており、導電性パッド２２には上述した工程に従ってバンプ２８が形成されているため、バンプ２８と電子素子１６の端子をフリップチップボンディングにより電気的に連結する。フリップチップボンディング過程はバンプ２８にリフロー（ｒｅｆｌｏｗ）用フラックス（ｆｌｕｘ）を塗布した後リフロー加熱によりバンプ２８を溶融して電子素子１６とバンプ２８を電気的に連結する。基板１２に塗布されたリフロー用フラックスは洗浄作業により除去する。
次に、図３ｆに図示されたように、電子素子１６と基板１２の間にアンダーフィル２０を注入する。上述したように、バンプ２８と電子素子１６の電気的連結過程において基板１２と電子素子１６の間にはギャップが形成されるようになる。このようなギャップは電子素子１６と基板１２の接続信頼性に問題を惹き起こすことがあるため、接続を補強するためアンダーフィル２０を注入する。
ディスペンサー３０のノズルを電子素子１６の外側とダム部材１８の間に位置させ液状のアンダーフィル２０を注入すると、アンダーフィル２０が電子素子１６の下部に流入するようになる。この過程において液状のアンダーフィル２０が周辺部に流出するが、電子素子の実装領域と接続パッド１４の間に形成されたダム部材１８によりアンダーフィル２０の接続パッド１４への流出が遮断され、接続パッド１４をアンダーフィル２０の流出から保護することができる。
基板１２と電子素子１６の間のギャップを埋めるアンダーフィル２０は、低粘性のエポキシ樹脂から成ることができる。最近、電子機器の薄型化、小型化、高密度化に伴って、電子素子１６を搭載するパッケージング技術においても高密度実装が要求され、基板１２と電子素子１６が形成するギャップまたはその幅が小さくなっており、液状のアンダーフィル２０を注入する際、毛細管現象によって埋めることができるが、アンダーフィル２０が低粘性を有するとアンダーフィル２０の注入が容易である。
しかし、このような低粘性のアンダーフィル２０は、基板１２と電子素子１６が形成するギャップを埋めるには容易であるが、周辺部への流出も容易であるため電子素子の実装領域と接続パッド１４の間にダム部材１８を形成することによって低粘性のアンダーフィル２０が接続パッド１４に流出するのを防止することができる。
その後、図２に図示されたように、基板１２の下面にソルダーボール３２を形成してフリップチップパッケージ１を完成する。
本発明の実施例によると、加工された樹脂層上にダム部材を形成してアンダーフィルの流出を防止することによって、パッケージの不良率を低め接続信頼度を高めることができるフリップチップパッケージ及びその製造方法を提供することができる。
設計自由度が高く、工程を短縮できることによって製造費用を節減することができるフリップチップパッケージ及びその製造方法を提供することができる。
また、ダム部材が欠損したパッケージから流出し得る揮発性有機化合物（ｖｏｌａｔｉｌｅ ｏｒｇａｎｉｃ ｃｏｍｐｏｕｎｄｓ、ＶＯＣ）の問題も解決することができる。
上記においては本発明の好ましい実施例を参照し説明したが、該当技術分野において通常の知識を有する者であれば添付の特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内において本発明を多様に修正及び変更させることができることは自明である。
１２ 基板
１４ 接続パッド
１６ 電子素子
１８ ダム部材
２０ アンダーフィル
２２ 導電性パッド
２８ バンプ
３０ ディスペンサー
Ｒ 樹脂層
Ｔ トレンチ
Ｕ 凹凸部

Claims (24)

  1. 電子素子と、
    前記電子素子が実装される実装領域の内側には導電性パッドが形成され、前記実装領域の外側には接続パッドが形成される基板と、
    前記基板上に形成され、一部領域が除去されて形成されたトレンチを具備する樹脂層と、
    前記トレンチ上に提供され、前記電子素子の実装領域と前記接続パッドの間のアンダーフィル漏れを防止するダム部材と
    を含むフリップチップパッケージ。
  2. 前記トレンチは、前記樹脂層をレーザー加工することによって形成された ことを特徴とする請求項１に記載のフリップチップパッケージ。
  3. 前記トレンチは、前記樹脂層を露光及び現像することによって形成された ことを特徴とする請求項１に記載のフリップチップパッケージ。
  4. 前記樹脂層は、感光性樹脂から成ることを特徴とする請求項３に記載のフリップチップパッケージ。
  5. 前記樹脂層は、前記トレンチ周辺の表面に凹凸部をさらに具備することを特徴とする請求項１から４の何れか１項に記載のフリップチップパッケージ。
  6. 電子素子と、
    前記電子素子が実装される実装領域の内側には導電性パッドが形成され、前記実装領域の外側には接続パッドが形成される基板と、
    前記基板上に形成され、表面の一部分に凹凸部を具備する樹脂層と、
    前記凹凸部上に提供され、前記電子素子の実装領域と前記接続パッドの間のアンダーフィル漏れを防止するダム部材と、
    を含むフリップチップパッケージ。
  7. 前記凹凸部は、前記樹脂層を圧印加工することによって形成されたことを特徴とする請求項６に記載のフリップチップパッケージ。
  8. 前記凹凸部は、前記樹脂層を露光及び現像することによって形成されたことを特徴とする請求項６に記載のフリップチップパッケージ。
  9. 前記樹脂層は、感光性樹脂から成ることを特徴とする請求項８に記載のフリップチップパッケージ。
  10. 前記ダム部材は、前記実装領域の周囲に沿って形成されることを特徴とする請求項１から９の何れか１項に記載のフリップチップパッケージ。
  11. 前記接続パッド上に形成され、前記電子素子と電気的に接続されるバンプをさらに含むことを特徴とする請求項１から１０の何れか１項に記載のフリップチップパッケージ。
  12. 前記電子素子と前記基板の間に介在される前記アンダーフィルをさらに含むことを特徴とする請求項１から１１の何れか１項に記載のフリップチップパッケージ。
  13. 電子素子が実装される実装領域の内側には導電性パッドが形成され、前記実装領域の外側には接続パッドが形成された基板を提供する段階と、
    前記基板上に樹脂層を形成する段階と、
    前記樹脂層の一部領域を除去し、トレンチを形成する段階と、
    前記トレンチ上に前記電子素子の実装領域と前記接続パッドの間のアンダーフィル漏れを防止するダム部材を形成する段階と、
    前記電子素子の実装領域に前記電子素子を実装する段階と、
    を含むフリップチップパッケージの製造方法。
  14. 前記トレンチを形成する段階は、前記樹脂層をレーザー加工することによって行われることを特徴とする請求項１３に記載のフリップチップパッケージの製造方法。
  15. 前記トレンチを形成する段階は、前記樹脂層を露光及び現像することによって行われることを特徴とする請求項１３に記載のフリップチップパッケージの製造方法。
  16. 前記樹脂層は、感光性樹脂で形成されることを特徴とする請求項１５に記載のフリップチップパッケージの製造方法。
  17. 前記トレンチ周辺の前記樹脂層の表面に凹凸部をさらに形成することを特徴とする請求項１３から１６の何れか１項に記載のフリップチップパッケージの製造方法。
  18. 電子素子が実装される実装領域の内側には導電性パッドが形成され、前記実装領域の外側には接続パッドが形成された基板を提供する段階と、
    前記基板上に樹脂層を形成する段階と、
    前記樹脂層の表面の一部分に凹凸部を形成する段階と、
    前記凹凸部上に前記電子素子の実装領域と前記接続パッドの間のアンダーフィル漏れを防止するダム部材を形成する段階と、
    前記電子素子の実装領域に前記電子素子を実装する段階と、
    を含むフリップチップパッケージの製造方法。
  19. 前記凹凸部を形成する段階は、前記樹脂層を圧印加工することによって行われることを特徴とする請求項１８に記載のフリップチップパッケージの製造方法。
  20. 前記凹凸部を形成する段階は、前記樹脂層を露光及び現像することによって 行われることを特徴とする請求項１８に記載のフリップチップパッケージの製造方法。
  21. 前記樹脂層は、感光性樹脂で形成されることを特徴とする請求項２０に記載のフリップチップパッケージの製造方法。
  22. 前記ダム部材は、前記実装領域の周囲に沿って形成されることを特徴とする請求項１３から２１の何れか１項に記載のフリップチップパッケージの製造方法。
  23. 前記接続パッド上に前記電子素子と電気的に接続されるバンプを形成する段階をさらに含むことを特徴とする請求項１３から２２の何れか１項に記載のフリップチップパッケージの製造方法。
  24. 前記電子素子と前記基板の間に前記アンダーフィルを注入する段階をさらに含むことを特徴とする請求項１３から２３の何れか１項に記載のフリップチップパッケージの製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014123702A (ja) * 2012-12-24 2014-07-03 Samsung Electro-Mechanics Co Ltd 印刷回路基板及び印刷回路基板の製造方法
JP2015109484A (ja) * 2015-03-13 2015-06-11 シチズン電子株式会社 発光装置
JPWO2016039173A1 (ja) * 2014-09-11 2017-07-06 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、電子機器、および半導体装置
EP4057781A1 (en) 2021-03-09 2022-09-14 Nitto Denko Corporation Wireless power supply wiring circuit board and battery module

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5360221B2 (ja) * 2009-09-16 2013-12-04 株式会社村田製作所 電子部品内蔵モジュール
KR101089956B1 (ko) * 2009-10-28 2011-12-05 삼성전기주식회사 플립칩 패키지 및 그의 제조방법
US8399300B2 (en) * 2010-04-27 2013-03-19 Stats Chippac, Ltd. Semiconductor device and method of forming adjacent channel and DAM material around die attach area of substrate to control outward flow of underfill material
US9551844B2 (en) 2011-01-11 2017-01-24 Hewlett Packard Enterprise Development Lp Passive optical alignment
US9917647B2 (en) 2012-01-31 2018-03-13 Hewlett Packard Enterprise Development Lp Combination underfill-dam and electrical-interconnect structure for an opto-electronic engine
JP2013211382A (ja) * 2012-03-30 2013-10-10 Fujitsu Ltd プリント基板及びその製造方法
KR20140084801A (ko) * 2012-12-27 2014-07-07 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조 방법
KR102060831B1 (ko) 2013-02-27 2019-12-30 삼성전자주식회사 플립 칩 패키징 방법, 그리고 상기 플립 칩 패키징 방법에 적용되는 플럭스 헤드 및 그 제조 방법
US9627229B2 (en) * 2013-06-27 2017-04-18 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming trench and disposing semiconductor die over substrate to control outward flow of underfill material
WO2015096123A1 (en) * 2013-12-27 2015-07-02 Ablestik (Shanghai) Ltd. A process for die bonding in electronic products
KR102207271B1 (ko) * 2014-06-11 2021-01-25 삼성전기주식회사 반도체 패키지
JP6295983B2 (ja) 2015-03-05 2018-03-20 ソニー株式会社 半導体装置およびその製造方法、並びに電子機器
US9798088B2 (en) * 2015-11-05 2017-10-24 Globalfoundries Inc. Barrier structures for underfill blockout regions
US9896330B2 (en) 2016-01-13 2018-02-20 Texas Instruments Incorporated Structure and method for packaging stress-sensitive micro-electro-mechanical system stacked onto electronic circuit chip
US20180138478A1 (en) * 2016-11-14 2018-05-17 Anhui Xinen Technology Co., Ltd. Alleviating explosion propagation in a battery module
US11158558B2 (en) 2016-12-29 2021-10-26 Intel Corporation Package with underfill containment barrier
US10593565B2 (en) * 2017-01-31 2020-03-17 Skyworks Solutions, Inc. Control of under-fill with a packaging substrate having an integrated trench for a dual-sided ball grid array package
US9978707B1 (en) * 2017-03-23 2018-05-22 Delphi Technologies, Inc. Electrical-device adhesive barrier
US10586716B2 (en) 2017-06-09 2020-03-10 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US10861741B2 (en) 2017-11-27 2020-12-08 Texas Instruments Incorporated Electronic package for integrated circuits and related methods
US11538767B2 (en) 2017-12-29 2022-12-27 Texas Instruments Incorporated Integrated circuit package with partitioning based on environmental sensitivity
KR102030529B1 (ko) 2018-02-27 2019-10-10 문영엽 플립칩 패키지 몰딩 장치 및 방법
CN108601214A (zh) * 2018-04-13 2018-09-28 维沃移动通信有限公司 电子设备、电子设备的电路板装置及其制备方法
US10998480B2 (en) * 2018-09-19 2021-05-04 Facebook Technologies, Llc Light-emitting structure alignment preservation in display fabrication
US10504824B1 (en) * 2018-09-21 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US10867955B2 (en) * 2018-09-27 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure having adhesive layer surrounded dam structure
US10529637B1 (en) 2018-10-31 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method of forming same
KR102238284B1 (ko) * 2019-02-11 2021-04-23 (주)실리콘인사이드 능동화소 ic를 포함하는 led 픽셀 패키지 및 그 제조방법
KR20210156446A (ko) 2020-06-18 2021-12-27 삼성전자주식회사 반도체 패키지
CN114068487A (zh) 2020-08-06 2022-02-18 力成科技股份有限公司 封装结构及其制造方法
TWI777633B (zh) * 2020-08-06 2022-09-11 力成科技股份有限公司 封裝結構及其製造方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6366953A (ja) * 1986-09-08 1988-03-25 Toshiba Corp 樹脂絶縁型半導体装置
JPH02130857A (ja) * 1988-11-10 1990-05-18 Ibiden Co Ltd 半導体塔載用基板及びその製造方法
JPH03238850A (ja) * 1990-02-15 1991-10-24 Matsushita Electric Works Ltd プリント配線板
JPH04312933A (ja) * 1991-03-29 1992-11-04 Mitsubishi Electric Corp 半導体装置
JPH0885285A (ja) * 1994-07-21 1996-04-02 Hitachi Maxell Ltd セキュリティカード用基板の製造方法、およびセキュリティカード用基板
JP2002151833A (ja) * 2000-08-31 2002-05-24 Mitsui Mining & Smelting Co Ltd 電子部品実装用基板の製造方法
JP2004179576A (ja) * 2002-11-29 2004-06-24 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
JP2007157963A (ja) * 2005-12-05 2007-06-21 Sony Corp 半導体装置の製造方法及び半導体装置
JP2007180089A (ja) * 2005-12-27 2007-07-12 Auto Network Gijutsu Kenkyusho:Kk 回路導体パターンを有する樹脂成形部品の製造方法
JP2007250884A (ja) * 2006-03-16 2007-09-27 Shirai Denshi Kogyo Kk フレキシブルプリント基板およびその製造方法
JP2008088327A (ja) * 2006-10-03 2008-04-17 Nissan Motor Co Ltd 樹脂成形体の表面改質方法及び表面改質樹脂成形体
JP2008169242A (ja) * 2007-01-09 2008-07-24 Seiren Co Ltd 着色物の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6331451B1 (en) * 1999-11-05 2001-12-18 Amkor Technology, Inc. Methods of making thin integrated circuit device packages with improved thermal performance and substrates for making the packages
US6580159B1 (en) * 1999-11-05 2003-06-17 Amkor Technology, Inc. Integrated circuit device packages and substrates for making the packages
US6724091B1 (en) 2002-10-24 2004-04-20 Intel Corporation Flip-chip system and method of making same
KR20070017671A (ko) 2005-08-08 2007-02-13 삼성전기주식회사 플립칩 반도체 패키지
JP5210839B2 (ja) * 2008-12-10 2013-06-12 新光電気工業株式会社 配線基板及びその製造方法
KR101089956B1 (ko) * 2009-10-28 2011-12-05 삼성전기주식회사 플립칩 패키지 및 그의 제조방법
US8877567B2 (en) * 2010-11-18 2014-11-04 Stats Chippac, Ltd. Semiconductor device and method of forming uniform height insulating layer over interposer frame as standoff for semiconductor die
JP5799541B2 (ja) * 2011-03-25 2015-10-28 株式会社ソシオネクスト 半導体装置及びその製造方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6366953A (ja) * 1986-09-08 1988-03-25 Toshiba Corp 樹脂絶縁型半導体装置
JPH02130857A (ja) * 1988-11-10 1990-05-18 Ibiden Co Ltd 半導体塔載用基板及びその製造方法
JPH03238850A (ja) * 1990-02-15 1991-10-24 Matsushita Electric Works Ltd プリント配線板
JPH04312933A (ja) * 1991-03-29 1992-11-04 Mitsubishi Electric Corp 半導体装置
JPH0885285A (ja) * 1994-07-21 1996-04-02 Hitachi Maxell Ltd セキュリティカード用基板の製造方法、およびセキュリティカード用基板
JP2002151833A (ja) * 2000-08-31 2002-05-24 Mitsui Mining & Smelting Co Ltd 電子部品実装用基板の製造方法
JP2004179576A (ja) * 2002-11-29 2004-06-24 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
JP2007157963A (ja) * 2005-12-05 2007-06-21 Sony Corp 半導体装置の製造方法及び半導体装置
JP2007180089A (ja) * 2005-12-27 2007-07-12 Auto Network Gijutsu Kenkyusho:Kk 回路導体パターンを有する樹脂成形部品の製造方法
JP2007250884A (ja) * 2006-03-16 2007-09-27 Shirai Denshi Kogyo Kk フレキシブルプリント基板およびその製造方法
JP2008088327A (ja) * 2006-10-03 2008-04-17 Nissan Motor Co Ltd 樹脂成形体の表面改質方法及び表面改質樹脂成形体
JP2008169242A (ja) * 2007-01-09 2008-07-24 Seiren Co Ltd 着色物の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014123702A (ja) * 2012-12-24 2014-07-03 Samsung Electro-Mechanics Co Ltd 印刷回路基板及び印刷回路基板の製造方法
JPWO2016039173A1 (ja) * 2014-09-11 2017-07-06 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、電子機器、および半導体装置
JP2015109484A (ja) * 2015-03-13 2015-06-11 シチズン電子株式会社 発光装置
EP4057781A1 (en) 2021-03-09 2022-09-14 Nitto Denko Corporation Wireless power supply wiring circuit board and battery module

Also Published As

Publication number Publication date
CN102054795A (zh) 2011-05-11
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