JP2004047543A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体装置の製造方法に関し、ＩＣチップのパッド面を上向きにし、その上からビルドアップ多層配線を形成した構造の半導体装置を製造する場合の位置合わせを容易にする。
【解決手段】位置合わせマークが銅箔側に形成された感光性樹脂コート銅箔の感光性樹脂膜１Ａ上にパッド面を対向させてＩＣチップ３を固定し、ＩＣチップ３を受容するキャビティをもつ金属支持基板４をキャビティ内にＩＣチップ３を収容した状態で感光性樹脂膜１Ａに固着し、銅箔を除去して表出された感光性樹脂膜１ＡにＩＣチップ３の電極に対応するビア孔を形成し、ビア孔内も含めめっきに依ってビア導体７を形成し、この後、樹脂膜及びビア孔及び配線の各形成工程と同じ工程を繰り返して所望層数のビルドアップ多層配線を形成する。
【選択図】 図７
【解決手段】位置合わせマークが銅箔側に形成された感光性樹脂コート銅箔の感光性樹脂膜１Ａ上にパッド面を対向させてＩＣチップ３を固定し、ＩＣチップ３を受容するキャビティをもつ金属支持基板４をキャビティ内にＩＣチップ３を収容した状態で感光性樹脂膜１Ａに固着し、銅箔を除去して表出された感光性樹脂膜１ＡにＩＣチップ３の電極に対応するビア孔を形成し、ビア孔内も含めめっきに依ってビア導体７を形成し、この後、樹脂膜及びビア孔及び配線の各形成工程と同じ工程を繰り返して所望層数のビルドアップ多層配線を形成する。
【選択図】 図７
Description
【０００１】
【発明の属する技術分野】
本発明は、ビルドアップ工法で形成した多層配線を用いて構成される半導体装置を製造するのに好適な方法に関する。
【０００２】
【従来の技術】
ＬＳＩが高性能化するにつれ、それを搭載する基板に対して、微細化、高密度化、多ピン化が希求されている。
【０００３】
現在、実用化されている高密度実装基板としては、ビルドアップ多層基板が知られていて、これは、コア基板となるガラス・エポキシ基板上にエポキシ系絶縁樹脂層を形成し、その絶縁樹脂層にビア・ホールを形成してから銅めっきすることで導体パターンやビア導体を形成し、その工程を繰り返して多層化するものである。
【０００４】
ところが、このようなビルドアップ多層基板に於いては、高周波伝送特性の劣化が問題になっていて、特に、ＩＣチップとキャパシタとの距離が長い場合、配線抵抗に起因して信号ノイズが発生してしまう旨の欠点を生ずるので、ＩＣチップのパッド面を上向きにし、その上からビルドアップ配線を形成した構造のパッケージが提案されている（特開平１１−２３３６７８号公報参照）。
【０００５】
前記公知技術、即ち、ＩＣチップのパッド面を上向きにして、その上からビルドアップ配線を形成した構造のパッケージは、低インダクタンス化を達成することが可能であって、その点では大変有効な実装方法であるが、ＩＣチップを予め支持基板に固定してからビルドアップ配線を形成するようにしている為、ＩＣチップとビルドアップ配線との位置合わせに余裕がなくなり、また、ＭＣＭ（ｍｕｌｔｉ ｃｈｉｐ ｍｏｄｕｌｅ）になると更に位置決めが困難になり、その製造は容易でない。
【０００６】
【発明が解決しようとする課題】
本発明では、ＩＣチップのパッド面を上向きにして、その上からビルドアップ配線を形成した構造の半導体装置を製造する場合の位置合わせを容易にしようとする。
【０００７】
【課題を解決するための手段】
本発明に依る半導体装置の製造方法に於いては、銅箔に予め位置合わせマークを形成した感光性樹脂コート銅箔を用い、これにＩＣチップのパッド面を位置合わせすると共に樹脂面にＩＣチップを固定することが基本になっている。
【０００８】
前記手段を採ることに依り、ＩＣチップとキャパシタとの配線距離が最短となるので、低インピーダンス化が実現され、信号の高速化や高密度配線化への対応が容易であり、また、支持基板として熱膨張率がＳｉと整合する金属を材料とすることは容易である為、ＩＣチップと多層配線との接続信頼性を向上することが可能となると共にビルドアップ多層配線に起因する反りを抑止することができ、有機材料基板に比較して放熱性は良好となり、実装基板の熱管理に大変有効である。
【０００９】
【発明の実施の形態】
図１は本発明に依って作製された半導体装置を表す要部切断側面図であり、図２は図１に見られる半導体装置をマザー・ボードに実装した状態を表す要部切断側面図である。
【００１０】
図に於いて、１Ａは感光性樹脂膜（絶縁膜）、３はＩＣチップ、３ＡはＡｇペースト、４は金属支持基板、７Ａはフォト・ビア（ｐｈｏｔｏ ｖｉａ）型のビア導体、７Ｂはビア導体７Ａに連なるランド、７Ｃは内部配線、８は樹脂膜、９はＮｉＡｕからなるランド（電極）、１０はソルダ・レジスト、１１ははんだバンプ、１２はキャパシタ、１３はＢＧＡ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）バンプ、１４はアンダー・フィル樹脂、１５はマザー・ボードをそれぞれ示している。
【００１１】
図示の半導体装置では、ＩＣチップ３がパッド側を上向きにして金属支持基板４のキャビティに収容され、Ａｇペースト３Ａに依って接着されている。ＩＣチップ３のパッドは、ビア導体７Ａ、ランド７Ｂ、内部配線７Ｃなどのビルドアップ多層配線と接続することができる。ビルドアップ多層配線は、ＩＣチップ３から見て一層目は感光性樹脂膜１Ａを用いて形成され、それ以外の他の層は非感光性樹脂膜を用いて形成され、そして、各層には層間を接続するビアと内部配線パターンが形成されている。ビルドアップ多層配線層の最表面には、ソルダ・レジスト１０及びそれを貫通するはんだバンプ１１が形成されている。
【００１２】
はんだバンプ１１にはキャパシタ１２が接続されてから、アップ・サイド・ダウンにしてＢＧＡバンプ１３を用いてマザー・ボード１５に実装され、マザー・ボード１５と半導体装置の間隙には、アンダー・フィル樹脂１４が含浸される。尚、図２では、断面の採り方の関係で、ＢＧＡバンプ１３は半導体装置とマザー・ボード１５との間に介在しているのみのように表されているが、実際には、半導体装置に於けるはんだバンプとマザー・ボード１５に於けるはんだバンプとの間を結合している。
【００１３】
図３乃至図７は本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図及び図８乃至図１６は同じく要部切断平面図であり、図８乃至図１６の一部は図３乃至図７に対応しているので、以下、各図を選択的に参照しつつ説明する。尚、図１及び図２も併せて参照すると理解し易い。
【００１４】
図３、図８、図９参照
（１）感光性樹脂膜１Ａを成膜した銅箔１Ｂで構成された感光性樹脂コート銅箔１を用意する。
【００１５】
（２）銅箔１Ｂ上にドライ・フイルム・レジスト（ｄｒｙ ｆｉｌｍ ｒｅｓｉｓｔ：ＤＦＲ）をラミネートする。
【００１６】
（３）ＤＦＲに認識マーク・パターンの露光及び現像を行ってから、塩化第２銅水溶液をエッチャントとするウエット・エッチング法を適用することに依り、ＤＦＲをマスクとして銅箔１Ｂのエッチングを行って位置合わせマーク２を形成する。
【００１７】
図４、図１０、図１１参照
（４）感光性樹脂膜１Ａ上にＩＣチップ３を搭載して仮固定するのであるが、その際、ＩＣチップ３を位置決めするには、感光性樹脂膜１Ａ側から認識することができる位置合わせマーク２を利用して行い、そして、ＩＣチップ３のパッド側を感光性樹脂膜１Ａと対向させるようにする。
【００１８】
その仮固定は、フリップ・チップ・ボンダを用い、ＩＣチップ３のパッド面と感光性樹脂膜１Ａ面とを対向接触させ、加圧及び加熱して行うものである。
【００１９】
（５）ＩＣチップ３を収容するキャビティをもつ金属支持基板４を感光性樹脂膜１Ａに圧着する。
【００２０】
金属支持基板４は、例えばＦｅＮｉ合金（Ｆｅ：Ｎｉ＝５８：４２）、或いは、ＣＩＣ（Ｃｏｐｐｅｒ−Ｉｎｖａｒ−Ｃｏｐｐｅｒ）クラッド材などを用いることができ、そして、金属支持基板４には、ＮＣ（ｎｕｍｅｒｉｃａｌ ｃｏｎｔｒｏｌ）加工やリソグラフィ技術に於けるレジスト・プロセス、エッチャントを塩化第二鉄系エッチング液とするウエット・エッチング法を適用することに依って、ＩＣチップ３を収容可能なキャビティを形成し、全面にＣｒめっきを施しておくものとする。尚、金属支持基板４は、この工程で用いるの
に間に合えば良いので、どの段階で作製しても良い。
【００２１】
図５、図１２、図１３参照
（６） 塩化第２銅水溶液をエッチャントとするウエット・エッチング法を適用することに依り、感光性樹脂コート銅箔１に於ける銅箔１Ｂのエッチングを行って除去する。尚、銅箔１Ｂを除去すると、裏面側である感光性樹脂膜１Ａ側からＩＣチップ３を透視することが可能になる。
【００２２】
（７）金属支持基板４を反転して感光性樹脂膜１Ａを上面とし、ＩＣチップ３の電極と一致する箇所にビア孔パターン５Ａをもつフォト・マスク５と整合させ、露光を行う。
【００２３】
図６、図１４、図１５参照
（８）現像を行って感光性樹脂膜１Ａにビア孔６を形成する。
【００２４】
（９）感光性樹脂膜１Ａのキュアー並びに粗面化処理（デスミア処理）を行ってから、無電解めっきに依ってビア孔６内も含めて銅のシード層（図示せず）を形成する。
【００２５】
（１０）全面にＤＦＲ（図示せず）をラミネートし、露光及び現像を行ってビア孔やパッドを含めた配線パターンを形成する。
【００２６】
（１１）電解銅めっきを行ってから、ＤＦＲを剥離すると銅からなる配線パターンが形成されるので、配線パターンの周辺に在る余分なシード層をエッチングに依って除去し、配線などを完成させる。
【００２７】
ここで、７Ｅはビア孔６を埋めたフィルド・ビア（ｆｉｌｌｅｄ ｖｉａ）型のビア導体、７Ｆはパッド、７Ｇは配線をそれぞれ示している。尚、前記したように、要部切断側面図は要部切断平面図の極一部を表していること及び切断面の関係から図６には図１４及び図１５に見られる配線７Ｇなどが現れてい
ない。
【００２８】
図７、図１６、及び、図１、図２参照
（１２）絶縁樹脂材料をラミネートすることで絶縁膜８を形成してから、ＣＯ２ パルス・レーザに依るドリリングを行ってビア孔を形成し、絶縁膜８のデスミア処理、無電解銅めっきに依るシード層を形成し、セミアデティブプロセスを経て配線を形成し、この工程を繰り返して多層配線層を形成する。
【００２９】
（１３） 最表面にソルダ・レジスト１０（図１及び図２を参照）を成膜し、そのはんだバンプ形成予定部分に開口を形成してからはんだバンプ１１を形成して完成する。
【００３０】
前記実施の形態に於いては、支持基板に金属を用いたが、その他、セラミック板、ガラス板、強化樹脂板などを用いることができる。
【００３１】
【発明の効果】
本発明に依る半導体装置の製造方法に於いては、位置合わせマークが銅箔側に形成された感光性樹脂コート銅箔の該感光性樹脂膜上にパッド面を対向させてＩＣチップを固定し、ＩＣチップを受容するキャビティをもつ支持基板をキャビティ内にＩＣチップを収容した状態で感光性樹脂膜に固着し、銅箔を除去して表出された感光性樹脂膜にＩＣチップの電極に対応するビア孔を形成し、ビア孔内も含めめっきに依って配線を形成し、この後、樹脂膜及びビア孔及び配線の各形成工程と同じ工程を繰り返して所望層数のビルドアップ多層配線を形成する。
【００３２】
前記構成を採ることに依り、ＩＣチップのパッドにはんだバンプを形成せずにビア導体を直接接続することが可能となり、低インダクタンス化に加えてＰｂフリー化にも有効であり、ＩＣチップと多層配線との配線距離が最短となって低インピーダンス化が実現され、信号高速化や高密度配線化への対応が容易となり、また、支持基板として熱膨張率がＳｉと整合する金属を材料とすることは容易である為、ＩＣチップと多層配線との接続信頼性を向上することが可能になると共にビルドアップ多層配線に起因する反りを抑止することができ、更に、放熱性が良好であるから実装基板の熱管理に有利である。
【図面の簡単な説明】
【図１】本発明に依って作製された半導体装置を表す要部切断側面図である。
【図２】図１に見られる半導体装置をマザー・ボードに実装した状態を表す要部切断側面図である。
【図３】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図４】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図５】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図６】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図７】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図８】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図９】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図１０】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図１１】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図１２】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図１３】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図１４】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図１５】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図１６】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【符号の説明】
１ 感光性樹脂コート銅箔
１Ａ 感光性樹脂膜
１Ｂ 銅箔
２ 位置合わせマーク
３ ＩＣチップ
３Ａ Ａｇペースト
４ 金属支持基板
５ フォト・マスク
６ ビア孔
７ ビア導体
７Ａ フォト・ビア型のビア導体
７Ｂ ランド
７Ｃ 内部配線
８ 樹脂膜
９ ランド（電極）
１０ ソルダ・レジスト
１１ はんだバンプ
【発明の属する技術分野】
本発明は、ビルドアップ工法で形成した多層配線を用いて構成される半導体装置を製造するのに好適な方法に関する。
【０００２】
【従来の技術】
ＬＳＩが高性能化するにつれ、それを搭載する基板に対して、微細化、高密度化、多ピン化が希求されている。
【０００３】
現在、実用化されている高密度実装基板としては、ビルドアップ多層基板が知られていて、これは、コア基板となるガラス・エポキシ基板上にエポキシ系絶縁樹脂層を形成し、その絶縁樹脂層にビア・ホールを形成してから銅めっきすることで導体パターンやビア導体を形成し、その工程を繰り返して多層化するものである。
【０００４】
ところが、このようなビルドアップ多層基板に於いては、高周波伝送特性の劣化が問題になっていて、特に、ＩＣチップとキャパシタとの距離が長い場合、配線抵抗に起因して信号ノイズが発生してしまう旨の欠点を生ずるので、ＩＣチップのパッド面を上向きにし、その上からビルドアップ配線を形成した構造のパッケージが提案されている（特開平１１−２３３６７８号公報参照）。
【０００５】
前記公知技術、即ち、ＩＣチップのパッド面を上向きにして、その上からビルドアップ配線を形成した構造のパッケージは、低インダクタンス化を達成することが可能であって、その点では大変有効な実装方法であるが、ＩＣチップを予め支持基板に固定してからビルドアップ配線を形成するようにしている為、ＩＣチップとビルドアップ配線との位置合わせに余裕がなくなり、また、ＭＣＭ（ｍｕｌｔｉ ｃｈｉｐ ｍｏｄｕｌｅ）になると更に位置決めが困難になり、その製造は容易でない。
【０００６】
【発明が解決しようとする課題】
本発明では、ＩＣチップのパッド面を上向きにして、その上からビルドアップ配線を形成した構造の半導体装置を製造する場合の位置合わせを容易にしようとする。
【０００７】
【課題を解決するための手段】
本発明に依る半導体装置の製造方法に於いては、銅箔に予め位置合わせマークを形成した感光性樹脂コート銅箔を用い、これにＩＣチップのパッド面を位置合わせすると共に樹脂面にＩＣチップを固定することが基本になっている。
【０００８】
前記手段を採ることに依り、ＩＣチップとキャパシタとの配線距離が最短となるので、低インピーダンス化が実現され、信号の高速化や高密度配線化への対応が容易であり、また、支持基板として熱膨張率がＳｉと整合する金属を材料とすることは容易である為、ＩＣチップと多層配線との接続信頼性を向上することが可能となると共にビルドアップ多層配線に起因する反りを抑止することができ、有機材料基板に比較して放熱性は良好となり、実装基板の熱管理に大変有効である。
【０００９】
【発明の実施の形態】
図１は本発明に依って作製された半導体装置を表す要部切断側面図であり、図２は図１に見られる半導体装置をマザー・ボードに実装した状態を表す要部切断側面図である。
【００１０】
図に於いて、１Ａは感光性樹脂膜（絶縁膜）、３はＩＣチップ、３ＡはＡｇペースト、４は金属支持基板、７Ａはフォト・ビア（ｐｈｏｔｏ ｖｉａ）型のビア導体、７Ｂはビア導体７Ａに連なるランド、７Ｃは内部配線、８は樹脂膜、９はＮｉＡｕからなるランド（電極）、１０はソルダ・レジスト、１１ははんだバンプ、１２はキャパシタ、１３はＢＧＡ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）バンプ、１４はアンダー・フィル樹脂、１５はマザー・ボードをそれぞれ示している。
【００１１】
図示の半導体装置では、ＩＣチップ３がパッド側を上向きにして金属支持基板４のキャビティに収容され、Ａｇペースト３Ａに依って接着されている。ＩＣチップ３のパッドは、ビア導体７Ａ、ランド７Ｂ、内部配線７Ｃなどのビルドアップ多層配線と接続することができる。ビルドアップ多層配線は、ＩＣチップ３から見て一層目は感光性樹脂膜１Ａを用いて形成され、それ以外の他の層は非感光性樹脂膜を用いて形成され、そして、各層には層間を接続するビアと内部配線パターンが形成されている。ビルドアップ多層配線層の最表面には、ソルダ・レジスト１０及びそれを貫通するはんだバンプ１１が形成されている。
【００１２】
はんだバンプ１１にはキャパシタ１２が接続されてから、アップ・サイド・ダウンにしてＢＧＡバンプ１３を用いてマザー・ボード１５に実装され、マザー・ボード１５と半導体装置の間隙には、アンダー・フィル樹脂１４が含浸される。尚、図２では、断面の採り方の関係で、ＢＧＡバンプ１３は半導体装置とマザー・ボード１５との間に介在しているのみのように表されているが、実際には、半導体装置に於けるはんだバンプとマザー・ボード１５に於けるはんだバンプとの間を結合している。
【００１３】
図３乃至図７は本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図及び図８乃至図１６は同じく要部切断平面図であり、図８乃至図１６の一部は図３乃至図７に対応しているので、以下、各図を選択的に参照しつつ説明する。尚、図１及び図２も併せて参照すると理解し易い。
【００１４】
図３、図８、図９参照
（１）感光性樹脂膜１Ａを成膜した銅箔１Ｂで構成された感光性樹脂コート銅箔１を用意する。
【００１５】
（２）銅箔１Ｂ上にドライ・フイルム・レジスト（ｄｒｙ ｆｉｌｍ ｒｅｓｉｓｔ：ＤＦＲ）をラミネートする。
【００１６】
（３）ＤＦＲに認識マーク・パターンの露光及び現像を行ってから、塩化第２銅水溶液をエッチャントとするウエット・エッチング法を適用することに依り、ＤＦＲをマスクとして銅箔１Ｂのエッチングを行って位置合わせマーク２を形成する。
【００１７】
図４、図１０、図１１参照
（４）感光性樹脂膜１Ａ上にＩＣチップ３を搭載して仮固定するのであるが、その際、ＩＣチップ３を位置決めするには、感光性樹脂膜１Ａ側から認識することができる位置合わせマーク２を利用して行い、そして、ＩＣチップ３のパッド側を感光性樹脂膜１Ａと対向させるようにする。
【００１８】
その仮固定は、フリップ・チップ・ボンダを用い、ＩＣチップ３のパッド面と感光性樹脂膜１Ａ面とを対向接触させ、加圧及び加熱して行うものである。
【００１９】
（５）ＩＣチップ３を収容するキャビティをもつ金属支持基板４を感光性樹脂膜１Ａに圧着する。
【００２０】
金属支持基板４は、例えばＦｅＮｉ合金（Ｆｅ：Ｎｉ＝５８：４２）、或いは、ＣＩＣ（Ｃｏｐｐｅｒ−Ｉｎｖａｒ−Ｃｏｐｐｅｒ）クラッド材などを用いることができ、そして、金属支持基板４には、ＮＣ（ｎｕｍｅｒｉｃａｌ ｃｏｎｔｒｏｌ）加工やリソグラフィ技術に於けるレジスト・プロセス、エッチャントを塩化第二鉄系エッチング液とするウエット・エッチング法を適用することに依って、ＩＣチップ３を収容可能なキャビティを形成し、全面にＣｒめっきを施しておくものとする。尚、金属支持基板４は、この工程で用いるの
に間に合えば良いので、どの段階で作製しても良い。
【００２１】
図５、図１２、図１３参照
（６） 塩化第２銅水溶液をエッチャントとするウエット・エッチング法を適用することに依り、感光性樹脂コート銅箔１に於ける銅箔１Ｂのエッチングを行って除去する。尚、銅箔１Ｂを除去すると、裏面側である感光性樹脂膜１Ａ側からＩＣチップ３を透視することが可能になる。
【００２２】
（７）金属支持基板４を反転して感光性樹脂膜１Ａを上面とし、ＩＣチップ３の電極と一致する箇所にビア孔パターン５Ａをもつフォト・マスク５と整合させ、露光を行う。
【００２３】
図６、図１４、図１５参照
（８）現像を行って感光性樹脂膜１Ａにビア孔６を形成する。
【００２４】
（９）感光性樹脂膜１Ａのキュアー並びに粗面化処理（デスミア処理）を行ってから、無電解めっきに依ってビア孔６内も含めて銅のシード層（図示せず）を形成する。
【００２５】
（１０）全面にＤＦＲ（図示せず）をラミネートし、露光及び現像を行ってビア孔やパッドを含めた配線パターンを形成する。
【００２６】
（１１）電解銅めっきを行ってから、ＤＦＲを剥離すると銅からなる配線パターンが形成されるので、配線パターンの周辺に在る余分なシード層をエッチングに依って除去し、配線などを完成させる。
【００２７】
ここで、７Ｅはビア孔６を埋めたフィルド・ビア（ｆｉｌｌｅｄ ｖｉａ）型のビア導体、７Ｆはパッド、７Ｇは配線をそれぞれ示している。尚、前記したように、要部切断側面図は要部切断平面図の極一部を表していること及び切断面の関係から図６には図１４及び図１５に見られる配線７Ｇなどが現れてい
ない。
【００２８】
図７、図１６、及び、図１、図２参照
（１２）絶縁樹脂材料をラミネートすることで絶縁膜８を形成してから、ＣＯ２ パルス・レーザに依るドリリングを行ってビア孔を形成し、絶縁膜８のデスミア処理、無電解銅めっきに依るシード層を形成し、セミアデティブプロセスを経て配線を形成し、この工程を繰り返して多層配線層を形成する。
【００２９】
（１３） 最表面にソルダ・レジスト１０（図１及び図２を参照）を成膜し、そのはんだバンプ形成予定部分に開口を形成してからはんだバンプ１１を形成して完成する。
【００３０】
前記実施の形態に於いては、支持基板に金属を用いたが、その他、セラミック板、ガラス板、強化樹脂板などを用いることができる。
【００３１】
【発明の効果】
本発明に依る半導体装置の製造方法に於いては、位置合わせマークが銅箔側に形成された感光性樹脂コート銅箔の該感光性樹脂膜上にパッド面を対向させてＩＣチップを固定し、ＩＣチップを受容するキャビティをもつ支持基板をキャビティ内にＩＣチップを収容した状態で感光性樹脂膜に固着し、銅箔を除去して表出された感光性樹脂膜にＩＣチップの電極に対応するビア孔を形成し、ビア孔内も含めめっきに依って配線を形成し、この後、樹脂膜及びビア孔及び配線の各形成工程と同じ工程を繰り返して所望層数のビルドアップ多層配線を形成する。
【００３２】
前記構成を採ることに依り、ＩＣチップのパッドにはんだバンプを形成せずにビア導体を直接接続することが可能となり、低インダクタンス化に加えてＰｂフリー化にも有効であり、ＩＣチップと多層配線との配線距離が最短となって低インピーダンス化が実現され、信号高速化や高密度配線化への対応が容易となり、また、支持基板として熱膨張率がＳｉと整合する金属を材料とすることは容易である為、ＩＣチップと多層配線との接続信頼性を向上することが可能になると共にビルドアップ多層配線に起因する反りを抑止することができ、更に、放熱性が良好であるから実装基板の熱管理に有利である。
【図面の簡単な説明】
【図１】本発明に依って作製された半導体装置を表す要部切断側面図である。
【図２】図１に見られる半導体装置をマザー・ボードに実装した状態を表す要部切断側面図である。
【図３】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図４】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図５】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図６】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図７】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図８】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図９】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図１０】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図１１】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図１２】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図１３】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図１４】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図１５】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図１６】本発明の実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【符号の説明】
１ 感光性樹脂コート銅箔
１Ａ 感光性樹脂膜
１Ｂ 銅箔
２ 位置合わせマーク
３ ＩＣチップ
３Ａ Ａｇペースト
４ 金属支持基板
５ フォト・マスク
６ ビア孔
７ ビア導体
７Ａ フォト・ビア型のビア導体
７Ｂ ランド
７Ｃ 内部配線
８ 樹脂膜
９ ランド（電極）
１０ ソルダ・レジスト
１１ はんだバンプ
Claims (4)
- ＩＣチップを取り付ける際の位置合わせマークが銅箔側に形成された感光性樹脂コート銅箔の該感光性樹脂膜上にパッド面を対向させてＩＣチップを固定する工程と、
該ＩＣチップを受容するキャビティをもつ支持基板を該キャビティ内に該ＩＣチップを収容した状態で該感光性樹脂膜に固着する工程と、
該銅箔を除去して表出された該感光性樹脂膜にフォト・リソグラフィを適用して該ＩＣチップの電極に対応するビア孔を形成する工程と、
該ビア孔内も含めめっきに依って配線を形成する工程と、
この後、樹脂膜及びビア孔及び配線の各形成工程を繰り返して所望層数のビルドアップ多層配線を形成する工程と
が含まれてなることを特徴とする半導体装置の製造方法。 - ビルドアップ多層配線に於ける２層目からは樹脂膜として非感光性樹脂膜を用いること
を特徴とする請求項１記載の半導体装置の製造方法。 - 感光性樹脂コート銅箔に於ける感光性樹脂がエポキシアクリレート系、エポキシノボラック系、ポリイミド系から選択されたものであること
を特徴とする請求項１記載の半導体装置の製造方法。 - ＩＣチップを受容するキャビティをもつ支持基板がＦｅ−Ｎｉ合金、タングステン、モリブデン、インバー、コバール、銅／インバー／銅クラッド材から選択されたものであること
を特徴とする請求項１記載の半導体装置の製造方法。
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