JP4048528B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4048528B2 JP4048528B2 JP2002200019A JP2002200019A JP4048528B2 JP 4048528 B2 JP4048528 B2 JP 4048528B2 JP 2002200019 A JP2002200019 A JP 2002200019A JP 2002200019 A JP2002200019 A JP 2002200019A JP 4048528 B2 JP4048528 B2 JP 4048528B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- photosensitive resin
- resin film
- semiconductor device
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の属する技術分野】
本発明は、ビルドアップ工法で形成した多層配線を用いて構成される半導体装置を製造するのに好適な方法に関する。
【0002】
【従来の技術】
LSIが高性能化するにつれ、それを搭載する基板に対して、微細化、高密度化、多ピン化が希求されている。
【0003】
現在、実用化されている高密度実装基板としては、ビルドアップ多層基板が知られていて、これは、コア基板となるガラス・エポキシ基板上にエポキシ系絶縁樹脂層を形成し、その絶縁樹脂層にビア・ホールを形成してから銅めっきすることで導体パターンやビア導体を形成し、その工程を繰り返して多層化するものである。
【0004】
ところが、このようなビルドアップ多層基板に於いては、高周波伝送特性の劣化が問題になっていて、特に、ICチップとキャパシタとの距離が長い場合、配線抵抗に起因して信号ノイズが発生してしまう旨の欠点を生ずるので、ICチップのパッド面を上向きにし、その上からビルドアップ配線を形成した構造のパッケージが提案されている(特開平11−233678号公報参照)。
【0005】
前記公知技術、即ち、ICチップのパッド面を上向きにして、その上からビルドアップ配線を形成した構造のパッケージは、低インダクタンス化を達成することが可能であって、その点では大変有効な実装方法であるが、ICチップを予め支持基板に固定してからビルドアップ配線を形成するようにしている為、ICチップとビルドアップ配線との位置合わせに余裕がなくなり、また、MCM(multi chip module)になると更に位置決めが困難になり、その製造は容易でない。
【0006】
【発明が解決しようとする課題】
本発明では、ICチップのパッド面を上向きにして、その上からビルドアップ配線を形成した構造の半導体装置を製造する場合の位置合わせを容易にしようとする。
【0007】
【課題を解決するための手段】
本発明に依る半導体装置の製造方法に於いては、銅箔に予め位置合わせマークを形成した感光性樹脂コート銅箔を用い、これにICチップのパッド面を位置合わせすると共に樹脂面にICチップを固定することが基本になっている。
【0008】
前記手段を採ることに依り、ICチップとキャパシタとの配線距離が最短となるので、低インピーダンス化が実現され、信号の高速化や高密度配線化への対応が容易であり、また、支持基板として熱膨張率がSiと整合する金属を材料とすることは容易である為、ICチップと多層配線との接続信頼性を向上することが可能となると共にビルドアップ多層配線に起因する反りを抑止することができ、有機材料基板に比較して放熱性は良好となり、実装基板の熱管理に大変有効である。
【0009】
【発明の実施の形態】
図1は本発明に依って作製された半導体装置を表す要部切断側面図であり、図2は図1に見られる半導体装置をマザー・ボードに実装した状態を表す要部切断側面図である。
【0010】
図に於いて、1Aは感光性樹脂膜(絶縁膜)、3はICチップ、3AはAgペースト、4は金属支持基板、7Aはフォト・ビア(photo via)型のビア導体、7Bはビア導体7Aに連なるランド、7Cは内部配線、8は樹脂膜、9はNiAuからなるランド(電極)、10はソルダ・レジスト、11ははんだバンプ、12はキャパシタ、13はBGA(ball grid array)バンプ、14はアンダー・フィル樹脂、15はマザー・ボードをそれぞれ示している。
【0011】
図示の半導体装置では、ICチップ3がパッド側を上向きにして金属支持基板4のキャビティに収容され、Agペースト3Aに依って接着されている。ICチップ3のパッドは、ビア導体7A、ランド7B、内部配線7Cなどのビルドアップ多層配線と接続することができる。ビルドアップ多層配線は、ICチップ3から見て一層目は感光性樹脂膜1Aを用いて形成され、それ以外の他の層は非感光性樹脂膜を用いて形成され、そして、各層には層間を接続するビアと内部配線パターンが形成されている。ビルドアップ多層配線層の最表面には、ソルダ・レジスト10及びそれを貫通するはんだバンプ11が形成されている。
【0012】
はんだバンプ11にはキャパシタ12が接続されてから、アップ・サイド・ダウンにしてBGAバンプ13を用いてマザー・ボード15に実装され、マザー・ボード15と半導体装置の間隙には、アンダー・フィル樹脂14が含浸される。尚、図2では、断面の採り方の関係で、BGAバンプ13は半導体装置とマザー・ボード15との間に介在しているのみのように表されているが、実際には、半導体装置に於けるはんだバンプとマザー・ボード15に於けるはんだバンプとの間を結合している。
【0013】
図3乃至図7は本発明の実施の形態1を説明する為の工程要所に於ける半導体装置を表す要部切断側面図及び図8乃至図16は同じく要部切断平面図であり、図8乃至図16の一部は図3乃至図7に対応しているので、以下、各図を選択的に参照しつつ説明する。尚、図1及び図2も併せて参照すると理解し易い。
【0014】
図3、図8、図9参照
(1)
感光性樹脂膜1Aを成膜した銅箔1Bで構成された感光性樹脂コート銅箔1を用意する。
【0015】
(2)
銅箔1B上にドライ・フイルム・レジスト(dry film resist:DFR)をラミネートする。
【0016】
(3)
DFRに認識マーク・パターンの露光及び現像を行ってから、塩化第2銅水溶液をエッチャントとするウエット・エッチング法を適用することに依り、DFRをマスクとして銅箔1Bのエッチングを行って位置合わせマーク2を形成する。
【0017】
図4、図10、図11参照
(4)
感光性樹脂膜1A上にICチップ3を搭載して仮固定するのであるが、その際、ICチップ3を位置決めするには、感光性樹脂膜1A側から認識することができる位置合わせマーク2を利用して行い、そして、ICチップ3のパッド側を感光性樹脂膜1Aと対向させるようにする。
【0018】
その仮固定は、フリップ・チップ・ボンダを用い、ICチップ3のパッド面と感光性樹脂膜1A面とを対向接触させ、加圧及び加熱して行うものである。
【0019】
(5)
ICチップ3を収容するキャビティをもつ金属支持基板4を感光性樹脂膜1Aに圧着する。
【0020】
金属支持基板4は、例えばFeNi合金(Fe:Ni=58:42)、或いは、CIC(Copper−Invar−Copper)クラッド材(銅クラッドインバー)などを用いることができ、そして、金属支持基板4には、NC(numerical control)加工やリソグラフィ技術に於けるレジスト・プロセス、エッチャントを塩化第二鉄系エッチング液とするウェット・エッチング法を適用することに依って、ICチップ3を収容可能なキャビティを形成し、全面にCrめっきを施しておくものとする。尚、金属支持基板4は、この工程で用いるのに間に合えば良いので、どの段階で作製しても良い。
【0021】
図5、図12、図13参照
(6)
塩化第2銅水溶液をエッチャントとするウエット・エッチング法を適用することに依り、感光性樹脂コート銅箔1に於ける銅箔1Bのエッチングを行って除去する。尚、銅箔1Bを除去すると、裏面側である感光性樹脂膜1A側からICチップ3を透視することが可能になる。
【0022】
(7)
金属支持基板4を反転して感光性樹脂膜1Aを上面とし、ICチップ3の電極と一致する箇所にビア孔パターン5Aをもつフォト・マスク5と整合させ、露光を行う。
【0023】
図6、図14、図15参照
(8)
現像を行って感光性樹脂膜1Aにビア孔6を形成する。
【0024】
(9)
感光性樹脂膜1Aのキュアー並びに粗面化処理(デスミア処理)を行ってから、無電解めっきに依ってビア孔6内も含めて銅のシード層(図示せず)を形成する。
【0025】
(10)
全面にDFR(図示せず)をラミネートし、露光及び現像を行ってビア孔やパッドを含めた配線パターンを形成する。
【0026】
(11)
電解銅めっきを行ってから、DFRを剥離すると銅からなる配線パターンが形成されるので、配線パターンの周辺に在る余分なシード層をエッチングに依って除去し、配線などを完成させる。
【0027】
ここで、7Eはビア孔6を埋めたフィルド・ビア(filled via)型のビア導体、7Fはパッド、7Gは配線をそれぞれ示している。尚、前記したように、要部切断側面図は要部切断平面図の極一部を表していること及び切断面の関係から図6には図14及び図15に見られる配線7Gなどが現れていない。
【0028】
図7、図16、及び、図1、図2参照
(12)
絶縁樹脂材料をラミネートすることで絶縁膜8を形成してから、CO2 パルス・レーザに依るドリリングを行ってビア孔を形成し、絶縁膜8のデスミア処理、無電解銅めっきに依るシード層を形成し、セミアデティブプロセスを経て配線を形成し、この工程を繰り返して多層配線層を形成する。
【0029】
(13)
最表面にソルダ・レジスト10(図1及び図2を参照)を成膜し、そのはんだバンプ形成予定部分に開口を形成してからはんだバンプ11を形成して完成する。
【0030】
前記実施の形態に於いては、支持基板に金属を用いたが、その他、セラミック板、ガラス板、強化樹脂板などを用いることができる。
【0031】
【発明の効果】
本発明に依る半導体装置の製造方法に於いては、位置合わせマークが銅箔側に形成された感光性樹脂コート銅箔の該感光性樹脂膜上にパッド面を対向させてICチップを固定し、ICチップを受容するキャビティをもつ支持基板をキャビティ内にICチップを収容した状態で感光性樹脂膜に固着し、銅箔を除去して表出された感光性樹脂膜にICチップの電極に対応するビア孔を形成し、ビア孔内も含めめっきに依って配線を形成し、この後、樹脂膜及びビア孔及び配線の各形成工程と同じ工程を繰り返して所望層数のビルドアップ多層配線を形成する。
【0032】
前記構成を採ることに依り、ICチップのパッドにはんだバンプを形成せずにビア導体を直接接続することが可能となり、低インダクタンス化に加えてPbフリー化にも有効であり、ICチップと多層配線との配線距離が最短となって低インピーダンス化が実現され、信号高速化や高密度配線化への対応が容易となり、また、支持基板として熱膨張率がSiと整合する金属を材料とすることは容易である為、ICチップと多層配線との接続信頼性を向上することが可能になると共にビルドアップ多層配線に起因する反りを抑止することができ、更に、放熱性が良好であるから実装基板の熱管理に有利である。
【図面の簡単な説明】
【図1】本発明に依って作製された半導体装置を表す要部切断側面図である。
【図2】図1に見られる半導体装置をマザー・ボードに実装した状態を表す要部切断側面図である。
【図3】本発明の実施の形態1を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図4】本発明の実施の形態1を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図5】本発明の実施の形態1を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図6】本発明の実施の形態1を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図7】本発明の実施の形態1を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図8】本発明の実施の形態1を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図9】本発明の実施の形態1を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図10】本発明の実施の形態1を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図11】本発明の実施の形態1を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図12】本発明の実施の形態1を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図13】本発明の実施の形態1を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図14】本発明の実施の形態1を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図15】本発明の実施の形態1を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図16】本発明の実施の形態1を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【符号の説明】
1 感光性樹脂コート銅箔
1A 感光性樹脂膜
1B 銅箔
2 位置合わせマーク
3 ICチップ
3A Agペースト
4 金属支持基板
5 フォト・マスク
6 ビア孔
7 ビア導体
7A フォト・ビア型のビア導体
7B ランド
7C 内部配線
8 樹脂膜
9 ランド(電極)
10 ソルダ・レジスト
11 はんだバンプ
Claims (4)
- ICチップを取り付ける際の位置合わせマークが銅箔側に形成された感光性樹脂コート銅箔の該感光性樹脂膜上にパッド面を対向させてICチップを固定する工程と、
該ICチップを受容するキャビティをもつ支持基板を該キャビティ内に該ICチップを収容した状態で該感光性樹脂膜に固着する工程と、
該銅箔を除去して表出された該感光性樹脂膜にフォト・リソグラフィを適用して該ICチップの電極に対応するビア孔を形成する工程と、
該ビア孔内も含めめっきに依って配線を形成する工程と、
この後、樹脂膜及びビア孔及び配線の各形成工程を繰り返して所望層数のビルドアップ多層配線を形成する工程と
が含まれてなることを特徴とする半導体装置の製造方法。 - ビルドアップ多層配線に於ける2層目からは樹脂膜として非感光性樹脂膜を用いること
を特徴とする請求項1記載の半導体装置の製造方法。 - 感光性樹脂コート銅箔に於ける感光性樹脂がエポキシアクリレート系、エポキシノボラック系、ポリイミド系から選択されたものであること
を特徴とする請求項1記載の半導体装置の製造方法。 - ICチップを受容するキャビティをもつ支持基板がFe−Ni合金、タングステン、モリブデン、インバー、コバール、CICクラッド材から選択されたものであること
を特徴とする請求項1記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002200019A JP4048528B2 (ja) | 2002-07-09 | 2002-07-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002200019A JP4048528B2 (ja) | 2002-07-09 | 2002-07-09 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004047543A JP2004047543A (ja) | 2004-02-12 |
JP4048528B2 true JP4048528B2 (ja) | 2008-02-20 |
Family
ID=31706998
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002200019A Expired - Fee Related JP4048528B2 (ja) | 2002-07-09 | 2002-07-09 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4048528B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006013368A (ja) * | 2004-06-29 | 2006-01-12 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
TW200605169A (en) | 2004-06-29 | 2006-02-01 | Sanyo Electric Co | Circuit device and process for manufacture thereof |
JP5354841B2 (ja) * | 2005-12-28 | 2013-11-27 | 日東電工株式会社 | 半導体装置及びその製造方法 |
KR100872125B1 (ko) | 2007-05-29 | 2008-12-05 | 삼성전기주식회사 | 반도체 패키지 및 그 제조방법 |
JP2010263080A (ja) * | 2009-05-07 | 2010-11-18 | Denso Corp | 半導体装置 |
JP5296636B2 (ja) * | 2009-08-21 | 2013-09-25 | 新光電気工業株式会社 | 半導体パッケージの製造方法 |
JP2017139365A (ja) * | 2016-02-04 | 2017-08-10 | パナソニックIpマネジメント株式会社 | 半導体パッケージの製造方法 |
-
2002
- 2002-07-09 JP JP2002200019A patent/JP4048528B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004047543A (ja) | 2004-02-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4248761B2 (ja) | 半導体パッケージ及びその製造方法並びに半導体装置 | |
JP3813402B2 (ja) | 半導体装置の製造方法 | |
KR100395862B1 (ko) | 플립 칩형 반도체 장치 및 플립 칩형 반도체 장치 제조 방법 | |
US6909054B2 (en) | Multilayer printed wiring board and method for producing multilayer printed wiring board | |
JP5026400B2 (ja) | 配線基板及びその製造方法 | |
US20050230835A1 (en) | Semiconductor device | |
JPH11233678A (ja) | Icパッケージの製造方法 | |
JP5048005B2 (ja) | 金属バンプを持つプリント基板及びその製造方法 | |
JP2010135721A (ja) | 金属バンプを持つプリント基板及びその製造方法 | |
JP2015510686A (ja) | 基板コア層に関する方法及び装置 | |
KR20040076164A (ko) | 도금 인입선을 사용하지 않는 패키지 기판 및 그 제조 방법 | |
JP2004179578A (ja) | 配線基板及びその製造方法 | |
JP3577421B2 (ja) | 半導体装置用パッケージ | |
US11658104B2 (en) | Intermediate substrate and fabrication method thereof | |
JP3790063B2 (ja) | 多層配線基板及びその製造方法並びに半導体装置 | |
JP4048528B2 (ja) | 半導体装置の製造方法 | |
JP2001015912A (ja) | 多層プリント配線板及び多層プリント配線板の製造方法 | |
JP4749563B2 (ja) | 多層プリント配線板および多層プリント配線板の製造方法 | |
JP2018195600A (ja) | 配線基板、配線基板の製造方法 | |
JP2000100988A (ja) | Pgaパッケージ | |
KR20240005415A (ko) | 캐비티 기반의 글래스 기판 구조 및 그 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050615 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051101 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061010 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061208 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20061211 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071023 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071116 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4048528 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111207 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111207 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121207 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121207 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131207 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |