JP2010177512A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2010177512A JP2010177512A JP2009019678A JP2009019678A JP2010177512A JP 2010177512 A JP2010177512 A JP 2010177512A JP 2009019678 A JP2009019678 A JP 2009019678A JP 2009019678 A JP2009019678 A JP 2009019678A JP 2010177512 A JP2010177512 A JP 2010177512A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- word line
- memory cell
- metal wiring
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
【解決手段】電荷蓄積層84を有する(N+1)個のメモリセルMTが直列接続されたメモリセルユニット11と、前記メモリセルMTの制御ゲート86に接続された(N+1)本のワード線WLと、電圧をワード線WLに転送する(N+1)個の転送トランジスタ43とを具備し、i番目の前記ワード線WLiに近接するM本の前記ワード線は、前記i番目のワード線WLiに前記電圧を転送する前記転送トランジスタ43−i上において、不純物拡散層112上を通過することなく、ゲート電極100上の領域を、第1層目の金属配線101によって通過する。
【選択図】図5
Description
この発明の第1の実施形態に係る半導体記憶装置について説明する。図1は、本実施形態に係るNAND型フラッシュメモリのブロック図である。
図示するようにNAND型フラッシュメモリ1は、メモリセルアレイ10、センスアンプ20、ソース線ドライバ30、ロウデコーダ40、ドライバ回路50、電圧発生回路60、及び制御回路70を備えている。
次に、上記構成のメモリセルアレイ10の構成の詳細について説明する。
まず、メモリセルアレイ10の平面構成について図2を用いて説明する。図2は、メモリセルアレイ10の平面図である。
次に、上記構成のメモリセルユニット11の断面構成について図3及び図4を用いて説明する。図3は図2におけるY1−Y1’線に沿った断面図であり、図4は図2におけるX1−X1’線に沿った断面図である。
次に、上記構成のロウデコーダ40の構成の詳細について、特にMOSトランジスタ43に着目して説明する。
まず、平面構成について図5を用いて説明する。図5は、ロウデコーダ40におけるMOSトランジスタ43形成領域の平面図である。
次に、上記構成のロウデコーダ40におけるMOSトランジスタ43の断面構成について図6を用いて説明する。図6は、図5におけるY2−Y2’線に沿った断面図である。
次に、上記構成のNAND型フラッシュメモリ1における、データの書き込み動作について説明する。以下では、電荷蓄積層84に電荷を注入してメモリセルトランジスタMTの閾値電圧を上昇させる場合を“0”プログラムと呼ぶ。他方、電荷蓄積層84に電荷を注入せず、閾値電圧を変化させない場合(換言すれば、保持データが別のレベルに遷移しない程度の電荷注入に抑える場合)を“1”プログラムと呼ぶことにする。図7は、データの書き込み時における、メモリセルユニット11とロウデコーダ40の回路図である。
上記のように、この発明の第1の実施形態に係る半導体記憶装置であると、MOSトランジスタ43の電圧転送能力の低下を抑制し、NAND型フラッシュメモリ1の動作信頼性を向上出来る。本効果につき、以下、順を追って説明する。
NAND型フラッシュメモリでは、セルフブースト(self-boost)方式を用いたデータの書き込み方法が知られている。セルフブースト方式とは、“1”プログラムを行うメモリセルトランジスタMTを含むメモリセルユニット11の選択トランジスタST1、ST2をカットオフ状態とすることで、このメモリセルユニット11に含まれるメモリセルトランジスタMTのチャネルを電気的にフローティングとし、チャネルの電位をワード線WLとのカップリングにより上昇させる技術である。その結果、選択ワード線WLiに接続されたメモリセルトランジスタMTiでは、ゲートとチャネルとの電位差が小さくなり、電荷が電荷蓄積層へ注入されず、結果として“1”プログラムが実行される。
また、近年のNAND型フラッシュメモリでは、微細化が非常に進展しており、1つのメモリブロックのサイズも縮小されてきている。その結果、ビット線に沿った方向におけるメモリブロックのサイズ(第1方向の長さ)は、MOSトランジスタ43が形成される素子領域AAの、ゲート長方向のサイズ(第1方向の長さ)とほぼ等しい。
上記のように微細化の進展したNAND型フラッシュメモリにおいてローカルセルフブースト方式を採用した場合、MOSトランジスタ43の転送能力が低下する、という問題があった。
この点、本実施形態に係る構成であると、あるワード線WLiに着目した際、ワード線WLiにソース側(SGS側)で近接するM本のワード線WL(i+1)〜WL(i+M)に接続された第1層目の金属配線層101−(i+1)〜101−(i+M)を、次のようにして配置している。すなわち、ワード線WLiに電圧を転送するMOSトランジスタ43−i上を通過する際には、不純物拡散層112上を通過することなく、ゲート電極100上の領域を通過するように、配置している。
なおNAND型フラッシュメモリでは、仕様によっては、選択ワード線WLよりもソース側(SGS側)のM本の非選択ワード線だけでなく、ドレイン側(SGD側)のM本の非選択ワード線にもVISOを印加できるようにしている。
また、図5及び図9の例では、MOSトランジスタ43−0〜43−nが、ロウデコーダ40内において第2方向に沿って順番に配置される場合について説明した。しかし、MOSトランジスタ43−0〜43−nは、必ずしも順番に配置される必要は無い。
次に、この発明の第2の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1の実施形態において、M本の金属配線層101のいずれかを、不純物拡散層112上において、空乏化しても問題の生じない領域上に配置したものである。以下では、第1の実施形態と異なる点についてのみ説明する。
本実施形態に係る構成であっても、MOSトランジスタ43の電圧転送能力の低下を防止し、上記第1の実施形態と同様の効果が得られる。本効果につき、以下説明する。
次に、この発明の第3の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1の実施形態において、M本の金属配線層101のいずれかを、第2層目の金属配線によって形成したものである。以下では、第1の実施形態と異なる点についてのみ説明する。
本実施形態に係る構成であっても、MOSトランジスタ43の電圧転送能力の低下を防止し、上記第1の実施形態と同様の効果が得られる。本効果につき、以下説明する。
(1)不純物拡散層112上を通過することなく、ゲート電極100上の領域を、第1層目の金属配線101によって通過させる。または、
(2)不純物拡散層112上であって、且つ第1、第2コンタクトプラグCP10、CP11のいずれかを挟んでゲート電極100に相対する領域上を、第1層目の金属配線101によって通過させる。または、
(3)第1層目の金属配線101の上層に位置する第2層目以上の金属配線120によって、転送トランジスタ43−i上を通過させる。
これにより、電圧VPGMを転送するMOSトランジスタ43の不純物拡散層112が高抵抗化することを防止し、NAND型フラッシュメモリの動作信頼性を向上出来る。
Claims (5)
- 電荷蓄積層と、前記電荷蓄積層上に形成された制御ゲートとを有する(N+1)個((N+1)は2以上の自然数)のメモリセルが直列接続されたメモリセルユニットと、
前記直列接続における0〜N番目の前記メモリセルの前記制御ゲートにそれぞれ接続された(N+1)本のワード線と、
前記メモリセルにデータのプログラム、読み出し、及び消去を行うために必要な電圧を供給するドライバ回路と、
前記電圧を前記ワード線にそれぞれ転送する、(N+1)個の転送トランジスタと
を具備し、前記転送トランジスタの各々は、半導体基板中に設けられた素子領域と、
前記素子領域上にゲート絶縁膜を介在して形成されたゲート電極と、
前記素子領域の表面内に形成され、一方が前記ドライバ回路に接続され、他方が前記ワード線に接続された2つの不純物拡散層と
を備え、前記(N+1)個の前記素子領域は、互いに電気的に分離され、且つ前記ゲート電極は共通接続され、
i番目(iは0〜Nの自然数)の前記ワード線に前記電圧を転送する前記転送トランジスタ上において、i番目の前記ワード線に近接するM本(M<N)の前記ワード線は、
前記不純物拡散層上を通過することなく、前記ゲート電極上の領域を、第1層目の金属配線によって通過する
ことを特徴とする半導体記憶装置。 - 電荷蓄積層と、前記電荷蓄積層上に形成された制御ゲートとを有する(N+1)個((N+1)は2以上の自然数)のメモリセルが直列接続されたメモリセルユニットと、
前記直列接続における0〜N番目の前記メモリセルの前記制御ゲートにそれぞれ接続された(N+1)本のワード線と、
前記メモリセルにデータのプログラム、読み出し、及び消去を行うために必要な電圧を供給するドライバ回路と、
前記電圧を前記ワード線にそれぞれ転送する、(N+1)個の転送トランジスタと
を具備し、前記転送トランジスタの各々は、半導体基板中に設けられた素子領域と、
前記素子領域上にゲート絶縁膜を介在して形成されたゲート電極と、
前記素子領域の表面内に形成され、一方が前記ドライバ回路に接続され、他方が前記ワード線に接続された2つの不純物拡散層と、
前記不純物拡散層のうちのいずれか一方上に形成され、前記ワード線に接続される第1コンタクトプラグと、
前記不純物拡散層のうちのいずれか他方上に形成され、前記ドライバ回路に接続される第2コンタクトプラグと
を備え、前記(N+1)個の前記素子領域は、互いに電気的に分離され、且つ前記ゲート電極は共通接続され、
i番目(iは0〜Nの自然数)の前記ワード線に前記電圧を転送する前記転送トランジスタ上において、i番目の前記ワード線に近接するM本(M<N)の前記ワード線のうちの一部は、
前記不純物拡散層上を通過することなく、前記ゲート電極上の領域を、第1層目の金属配線によって通過し、
前記M本のうちの残りは、前記不純物拡散層上であって、且つ前記第1、第2コンタクトプラグのいずれかを挟んで前記ゲート電極に相対する領域上を、前記第1層目の金属配線によって通過する
ことを特徴とする半導体記憶装置。 - 電荷蓄積層と、前記電荷蓄積層上に形成された制御ゲートとを有する(N+1)個((N+1)は2以上の自然数)のメモリセルが直列接続されたメモリセルユニットと、
前記直列接続における0〜N番目の前記メモリセルの前記制御ゲートにそれぞれ接続された(N+1)本のワード線と、
前記メモリセルにデータのプログラム、読み出し、及び消去を行うために必要な電圧を供給するドライバ回路と、
前記電圧を前記ワード線にそれぞれ転送する、(N+1)個の転送トランジスタと
を具備し、前記転送トランジスタの各々は、半導体基板中に設けられた素子領域と、
前記素子領域上にゲート絶縁膜を介在して形成されたゲート電極と、
前記素子領域の表面内に形成され、一方が前記ドライバ回路に接続され、他方が前記ワード線に接続された2つの不純物拡散層と
を備え、前記(N+1)個の前記素子領域は、互いに電気的に分離され、且つ前記ゲート電極は共通接続され、
i番目(iは0〜Nの自然数)の前記ワード線に前記電圧を転送する前記転送トランジスタ上において、前記i番目の前記ワード線に近接するM本(M<N)の前記ワード線のうちの一部は、
前記不純物拡散層上を通過することなく、前記ゲート電極上の領域を、第1層目の金属配線によって通過し、
前記M本のうちの残りは、前記第1層目の金属配線の上層に位置する第2層目以上の金属配線によって、前記転送トランジスタ上を通過する
ことを特徴とする半導体記憶装置。 - 前記i番目の前記ワード線に前記電圧を転送する前記転送トランジスタ上を通過する前記ワード線のうち、前記M本以外の前記ワード線は、
前記第1層目の金属配線層によって、前記i番目の前記ワード線に前記電圧を転送する前記転送トランジスタの前記不純物拡散層上の領域を通過する
ことを特徴とする請求項1乃至3いずれか1項記載の半導体記憶装置。 - 前記メモリセルに前記データを書き込む際、書き込み対象となる前記メモリセルに接続された前記ワード線には、正の第1電圧が印加され、
前記書き込み対象とならない前記メモリセルに接続された前記ワード線のいずれかには、前記メモリセルをカットオフするための第2電圧が印加され、
その他の前記ワード線には、前記第1電圧よりも低く、且つ前記第2電圧よりも高い正の第3電圧が印加され、
前記i番目の前記ワード線に接続された前記メモリセルが書き込み対象となる場合、前記第2電圧は、前記M本の前記ワード線のいずれかに対して印加される
ことを特徴とする請求項1乃至3いずれか1項記載の半導体記憶装置。
Priority Applications (10)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009019678A JP5491741B2 (ja) | 2009-01-30 | 2009-01-30 | 半導体記憶装置 |
US12/695,623 US8630106B2 (en) | 2009-01-30 | 2010-01-28 | Semiconductor memory device with memory cells each including a charge accumulation layer and a control gate |
US14/098,058 US9324432B2 (en) | 2009-01-30 | 2013-12-05 | Semiconductor memory device with memory cells each including a charge accumulation layer and a control gate |
US15/090,383 US9691484B2 (en) | 2009-01-30 | 2016-04-04 | Semiconductor memory device with memory cells each including a charge accumulation layer and a control gate |
US15/600,491 US10049745B2 (en) | 2009-01-30 | 2017-05-19 | Semiconductor memory device with memory cells each including a charge accumulation layer and a control gate |
US16/037,898 US10304538B2 (en) | 2009-01-30 | 2018-07-17 | Semiconductor memory device with memory cells each including a charge accumulation layer and a control gate |
US16/379,194 US10431309B2 (en) | 2009-01-30 | 2019-04-09 | Semiconductor memory device with memory cells each including a charge accumulation layer and a control gate |
US16/541,971 US10978151B2 (en) | 2009-01-30 | 2019-08-15 | Semiconductor memory device with memory cells each including a charge accumulation layer and a control gate |
US17/204,572 US11610630B2 (en) | 2009-01-30 | 2021-03-17 | Semiconductor memory device with memory cells each including a charge accumulation layer and a control gate |
US18/171,540 US20230207012A1 (en) | 2009-01-30 | 2023-02-20 | Semiconductor memory device with memory cells each including a charge accumulation layer and a control gate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009019678A JP5491741B2 (ja) | 2009-01-30 | 2009-01-30 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010177512A true JP2010177512A (ja) | 2010-08-12 |
JP5491741B2 JP5491741B2 (ja) | 2014-05-14 |
Family
ID=42397595
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009019678A Active JP5491741B2 (ja) | 2009-01-30 | 2009-01-30 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (9) | US8630106B2 (ja) |
JP (1) | JP5491741B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20120028231A (ko) * | 2010-09-13 | 2012-03-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
JP2020057679A (ja) * | 2018-10-01 | 2020-04-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5159289B2 (ja) | 2007-12-20 | 2013-03-06 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP5491741B2 (ja) | 2009-01-30 | 2014-05-14 | 株式会社東芝 | 半導体記憶装置 |
JP2012222114A (ja) * | 2011-04-07 | 2012-11-12 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP5254413B2 (ja) * | 2011-09-22 | 2013-08-07 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US9287406B2 (en) * | 2013-06-06 | 2016-03-15 | Macronix International Co., Ltd. | Dual-mode transistor devices and methods for operating same |
US9245603B2 (en) * | 2013-10-21 | 2016-01-26 | Macronix International Co., Ltd. | Integrated circuit and operating method for the same |
US9478556B2 (en) | 2014-09-11 | 2016-10-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
JP2019067474A (ja) * | 2017-10-05 | 2019-04-25 | 東芝メモリ株式会社 | 半導体記憶装置 |
US10411022B1 (en) | 2018-06-14 | 2019-09-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | SRAM structure |
US10714166B2 (en) * | 2018-08-13 | 2020-07-14 | Micron Technology, Inc. | Apparatus and methods for decoding memory access addresses for access operations |
US11538829B2 (en) * | 2020-02-09 | 2022-12-27 | Macronix International Co., Ltd. | Memory device with first switch and word line switches comprising a common control electrode and manufacturing method for the same |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002141477A (ja) * | 2000-10-31 | 2002-05-17 | Toshiba Corp | 半導体記憶装置 |
JP2008103643A (ja) * | 2006-10-20 | 2008-05-01 | Toshiba Corp | 不揮発性半導体メモリ |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR960008823B1 (en) * | 1993-11-30 | 1996-07-05 | Samsung Electronics Co Ltd | Non-volatile semiconductor memory device |
KR0145224B1 (ko) * | 1995-05-27 | 1998-08-17 | 김광호 | 불휘발성 반도체 메모리의 분리된 기입 및 독출 경로를 가지는 워드라인 구동회로 |
JP4157269B2 (ja) | 2000-06-09 | 2008-10-01 | 株式会社東芝 | 半導体記憶装置 |
US7099193B2 (en) * | 2003-09-08 | 2006-08-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device, electronic card and electronic apparatus |
JP4817615B2 (ja) * | 2004-05-31 | 2011-11-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR100687424B1 (ko) * | 2005-08-29 | 2007-02-26 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치 |
US7286408B1 (en) * | 2006-05-05 | 2007-10-23 | Sandisk Corporation | Boosting methods for NAND flash memory |
JP5159289B2 (ja) * | 2007-12-20 | 2013-03-06 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP5491741B2 (ja) * | 2009-01-30 | 2014-05-14 | 株式会社東芝 | 半導体記憶装置 |
JP5259505B2 (ja) * | 2009-06-26 | 2013-08-07 | 株式会社東芝 | 半導体記憶装置 |
JP2011192827A (ja) * | 2010-03-15 | 2011-09-29 | Toshiba Corp | Nand型不揮発性半導体記憶装置 |
JP2013197536A (ja) * | 2012-03-22 | 2013-09-30 | Toshiba Corp | 半導体記憶装置 |
US9466373B2 (en) * | 2013-12-27 | 2016-10-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device |
-
2009
- 2009-01-30 JP JP2009019678A patent/JP5491741B2/ja active Active
-
2010
- 2010-01-28 US US12/695,623 patent/US8630106B2/en active Active
-
2013
- 2013-12-05 US US14/098,058 patent/US9324432B2/en active Active
-
2016
- 2016-04-04 US US15/090,383 patent/US9691484B2/en active Active
-
2017
- 2017-05-19 US US15/600,491 patent/US10049745B2/en active Active
-
2018
- 2018-07-17 US US16/037,898 patent/US10304538B2/en active Active
-
2019
- 2019-04-09 US US16/379,194 patent/US10431309B2/en active Active
- 2019-08-15 US US16/541,971 patent/US10978151B2/en active Active
-
2021
- 2021-03-17 US US17/204,572 patent/US11610630B2/en active Active
-
2023
- 2023-02-20 US US18/171,540 patent/US20230207012A1/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002141477A (ja) * | 2000-10-31 | 2002-05-17 | Toshiba Corp | 半導体記憶装置 |
JP2008103643A (ja) * | 2006-10-20 | 2008-05-01 | Toshiba Corp | 不揮発性半導体メモリ |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20120028231A (ko) * | 2010-09-13 | 2012-03-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
JP2012084862A (ja) * | 2010-09-13 | 2012-04-26 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
KR101872926B1 (ko) * | 2010-09-13 | 2018-06-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
JP2020057679A (ja) * | 2018-10-01 | 2020-04-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP7065007B2 (ja) | 2018-10-01 | 2022-05-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US20230207012A1 (en) | 2023-06-29 |
US20140085977A1 (en) | 2014-03-27 |
US10431309B2 (en) | 2019-10-01 |
US9324432B2 (en) | 2016-04-26 |
US9691484B2 (en) | 2017-06-27 |
US10304538B2 (en) | 2019-05-28 |
US20210202002A1 (en) | 2021-07-01 |
US20180322924A1 (en) | 2018-11-08 |
US8630106B2 (en) | 2014-01-14 |
US11610630B2 (en) | 2023-03-21 |
US20190237143A1 (en) | 2019-08-01 |
US10978151B2 (en) | 2021-04-13 |
US20100195391A1 (en) | 2010-08-05 |
US10049745B2 (en) | 2018-08-14 |
US20160293257A1 (en) | 2016-10-06 |
US20170256318A1 (en) | 2017-09-07 |
US20190371404A1 (en) | 2019-12-05 |
JP5491741B2 (ja) | 2014-05-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5491741B2 (ja) | 半導体記憶装置 | |
JP5317742B2 (ja) | 半導体装置 | |
US7768057B2 (en) | NAND-type EEPROM with increased reading speed | |
US8693249B2 (en) | Semiconductor memory devices | |
JP3947135B2 (ja) | 不揮発性半導体記憶装置 | |
US20230207564A1 (en) | Semiconductor device and semiconductor memory device | |
US8369152B2 (en) | Semiconductor memory device including charge accumulation layer | |
US7486533B2 (en) | Nonvolatile semiconductor memory | |
US20110075489A1 (en) | Non-volatile semiconductor memory device | |
JP2009141278A (ja) | 不揮発性半導体記憶装置 | |
SG184615A1 (en) | Nonvolatile semiconductor memory device | |
JP2008277544A (ja) | 半導体記憶装置 | |
TWI729449B (zh) | 半導體裝置 | |
JP2010277656A (ja) | 不揮発性半導体記憶装置 | |
JP2007066355A (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110302 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130306 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130319 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130520 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131015 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20131205 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20131212 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131216 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20131219 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20131226 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20140109 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20140116 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140204 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140228 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5491741 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |