JP2005174533A5 - - Google Patents

Claims (17)

1. メモリセルと冗長メモリセルを含む第１の記憶回路と、
   前記第１の記憶回路が含む不良メモリセルのアドレスを記憶する第２の記憶回路と、
   ラッチ回路を含む保持回路と、
   前記不良メモリセルを前記冗長メモリセルに置き換える置き換え回路と、
   前記第２の記憶回路の情報を前記保持回路に書き込む検査回路と、を有し、
   前記メモリセルと前記冗長メモリセルの各々は、ビット線とワード線が絶縁体を介して交差する領域に設けられた記憶素子を有し、
   前記検査回路は複数のフリップフロップ回路とインターフェース回路を有することを特徴とする半導体装置。
2. メモリセルと冗長メモリセルを含む第１の記憶回路と、
   前記第１の記憶回路が含む不良メモリセルのアドレスを記憶する第２の記憶回路と、
   ラッチ回路を含む保持回路と、
   前記不良メモリセルを前記冗長メモリセルに置き換える置き換え回路と、
   前記第２の記憶回路の情報を前記保持回路に書き込む検査回路と、を有し、
   前記メモリセルと前記冗長メモリセルの各々は、ビット線とワード線が絶縁体を介して交差する領域に設けられた記憶素子を有し、
   前記検査回路は複数のフリップフロップ回路とインターフェース回路を有し、
   前記第１の記憶回路、前記保持回路、前記置き換え回路及び前記検査回路は同じ基板上に設けられており、
   前記第２の記憶回路は前記基板の接続端子に電気的に接続されることを特徴とする半導体装置。
3. メモリセルと冗長メモリセルを含む第１の記憶回路と、
   前記第１の記憶回路が含む不良メモリセルのアドレスを記憶する第２の記憶回路と、
   ラッチ回路を含む保持回路と、
   前記不良メモリセルを前記冗長メモリセルに置き換える置き換え回路と、
   前記第２の記憶回路の情報を前記保持回路に書き込む検査回路と、
   画像を表示する複数の画素回路と、を有し、
   前記メモリセルと前記冗長メモリセルの各々は、ビット線とワード線が絶縁体を介して交差する領域に設けられた記憶素子を有し、
   前記検査回路は複数のフリップフロップ回路とインターフェース回路を有することを特徴とする半導体装置。
4. メモリセルと冗長メモリセルを含む第１の記憶回路と、
   前記第１の記憶回路が含む不良メモリセルのアドレスを記憶する第２の記憶回路と、
   ラッチ回路を含む保持回路と、
   前記不良メモリセルを前記冗長メモリセルに置き換える置き換え回路と、
   前記第２の記憶回路の情報を前記保持回路に書き込む検査回路と、
   画像を表示する複数の画素回路と、を有し、
   前記メモリセルと前記冗長メモリセルの各々は、ビット線とワード線が絶縁体を介して交差する領域に設けられた記憶素子を有し、
   前記検査回路は複数のフリップフロップ回路とインターフェース回路を有し、
   前記第１の記憶回路、前記保持回路、前記置き換え回路、前記検査回路及び前記複数の画素回路は同じ基板上に設けられており、
   前記第２の記憶回路は前記基板の接続端子に電気的に接続されることを特徴とする半導体装置。
5. 請求項１乃至請求項４のいずれか一項において、
   前記記憶素子は、トランジスタ、抵抗素子及び容量素子から選択された１つ又は複数を有することを特徴とする半導体装置。
6. 請求項１乃至請求項５のいずれか一項において、
   前記第１の記憶回路はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又はＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であることを特徴とする半導体装置。
7. 請求項１乃至請求項６のいずれか一項において、
   前記第２の記憶回路はＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ、マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）又はＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）であることを特徴とする半導体装置。
8. 請求項１乃至請求項７のいずれか一項において、
   前記置き換え回路は、前記冗長メモリセルが配置されたアドレスの前記ビット線又は前記ワード線を選択状態にし、前記不良メモリセルが配置されたアドレスの前記ビット線又は前記ワード線を非選択状態にする選択回路を有することを特徴とする半導体装置。
9. 請求項１乃至請求項７のいずれか一項において、
   前記置き換え回路は、前記冗長メモリセルが配置されたアドレスの前記ビット線又は前記ワード線を選択状態にし、前記不良メモリセルが配置されたアドレスの前記ビット線又は前記ワード線を非選択状態にする選択回路と、前記不良メモリセルが配置されたアドレスの前記ビット線又は前記ワード線の電位を低電位電源の電位と同電位にする電位設定回路を有することを特徴とする半導体装置。
10. 請求項１乃至請求項７のいずれか一項において、
    前記置き換え回路は、前記冗長メモリセルが配置されたアドレスの前記ビット線又は前記ワード線のみを選択状態にする選択回路を有することを特徴とする半導体装置。
11. 請求項１乃至請求項７のいずれか一項において、
    前記置き換え回路は、前記冗長メモリセルが配置されたアドレスの前記ビット線又は前記ワード線のみを選択状態にする選択回路と、前記冗長メモリセルが配置されたアドレスの前記ビット線又は前記ワード線の電位を高電位電源の電位と同電位にする電位設定回路を有することを特徴とする半導体装置。
12. 請求項１乃至請求項７のいずれか一項において、
    前記置き換え回路は、前記冗長メモリセルが配置されたアドレスの前記ビット線又は前記ワード線のみを選択状態にし、前記不良メモリセルが配置されたアドレスの前記ビット線又は前記ワード線を非選択状態にする選択回路を有することを特徴とする半導体装置。
13. 請求項１乃至請求項７のいずれか一項において、
    前記置き換え回路は、前記冗長メモリセルが配置されたアドレスの前記ビット線又は前記ワード線のみを選択状態にし、前記不良メモリセルが配置されたアドレスの前記ビット線又は前記ワード線を非選択状態にする選択回路と、前記冗長メモリセルが配置されたアドレスの前記ビット線又は前記ワード線の電位を高電位電源の電位と同電位にする電位設定回路を有することを特徴とする半導体装置。
14. 請求項１乃至請求項１３のいずれか一項に記載の前記半導体装置を用いた電子機器。
15. 請求項１乃至請求項１３のいずれか一項に記載の前記半導体装置を用いたＩＣカード。
16. メモリセルと冗長メモリセルを含む第１の記憶回路と、前記第１の記憶回路が有する不良メモリセルのアドレスを記憶する第２の記憶回路と、検査回路と、保持回路と、選択回路と、電位設定回路とを有し、
    前記検査回路は、前記第２の記憶回路に記憶された情報を読み取り、前記情報を前記保持回路に書き込み、
    前記選択回路は、前記保持回路に記憶された情報に従って、前記冗長メモリセルが配置されたアドレスの前記ビット線又は前記ワード線を選択状態にし、前記不良メモリセルが配置されたアドレスの前記ビット線又は前記ワード線を非選択状態にし、
    前記電位設定回路は、前記不良メモリセルが配置されたアドレスの前記ビット線又は前記ワード線の電位を低電位電源の電位と同電位にすることを特徴とする半導体装置の駆動方法。
17. メモリセルと冗長メモリセルを含む第１の記憶回路と、前記第１の記憶回路が有する不良メモリセルのアドレスを記憶する第２の記憶回路と、検査回路と、保持回路と、選択回路と、電位設定回路とを有し、
    前記検査回路は、前記第２の記憶回路に記憶された情報を読み取り、前記情報を前記保持回路に書き込み、
    前記選択回路は、前記保持回路に記憶された情報に従って、前記冗長メモリセルが配置されたアドレスの前記ビット線又は前記ワード線のみを選択状態にし、前記不良メモリセルが配置されたアドレスの前記ビット線又は前記ワード線を非選択状態にし、
    前記電位設定回路は、前記冗長メモリセルが配置されたアドレスの前記ビット線又は前記ワード線の電位を高電位電源の電位と同電位にすることを特徴とする半導体装置の駆動方法。