JP3751781B2 - フラッシュメモリ装置の消去方法及びリカバリ用基板電圧供給回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリ装置の消去方法及びリカバリ用基板電圧供給回路に係り、特にセルの基板に電圧を印加してリカバリを行うことにより、ビット線に存在する過消去されたセルの数に関係なくリカバリし得るフラッシュメモリ装置の消去方法及びリカバリ用基板電圧供給回路に関する。
【０００２】
【従来の技術】
スタックゲート型フラッシュメモリ素子は、過消去(over erase)を防止するために、図１に示すように、プリプログラム(pre program)１１、プリプログラムベリファイ(verify)１２、消去１３、消去ベリファイ１４、リカバリ１５及びリカバリベリファイ１６を介して消去動作を行う。
【０００３】
プリプログラム１１は、全てのセルにプログラムしきい値電圧(threshold voltage:Ｖt)という高いしきい値電圧をもたせるために実施するもので、プリプログラムベリファイ１１はプリプログラムが成功的に行われたかを検証するものである。
【０００４】
消去１３はメモリセルを消去し、消去ベリファイ１４はメモリセルの消去状態を検証するものである。
【０００５】
リカバリ１５は消去１３及び消去ベリファイ１４過程で過消去されたセルのしきい値電圧を所望のしきい値電圧に復旧するために行うもので、リカバリベリファイ１６はリカバリ１５状態を検証するものである。
【０００６】
既存のスタックドゲート型フラッシュメモリ素子では、消去を行った後、図２に示すようにビットライン毎にリカバリを行う。即ち、ゲートに０Ｖ、ドレインに５Ｖ、ソース及び基板に接地電圧ＶSSのバイアスを印加する。
【０００７】
ところが、ビット線に過消去されたセル（しきい値電圧が０Ｖより小さいセル）がかなり多く存在する場合、ビット線に印加する電圧、即ちドレインに印加する電圧がビット線から漏洩される電流によって著しく減少してしまう。これによりリカバリされないか、あるいはリカバリ時間が長時間長くなって、素子の信頼性を低下させるという問題点がある。
【０００８】
【発明が解決しようとする課題】
従って、本発明の目的は、ビット線に存在する過消去されたセルの数にあまり影響を与えることなくリカバリできるようにセルの基板に電圧を印加してリカバリを行うフラッシュメモリ装置の消去方法及びリカバリ用基板電圧供給回路を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するために、本発明によるフラッシュメモリ装置の消去方法は、全てのメモリセルに同じしきい値電圧をもたせるためのプリプログラム段階と、前記プリプログラムが成功的に行われたかを検証するためのプリプログラムベリファイ段階と、前記プリプログラム及びプリプログラムベリファイ段階が成功的に行われたメモリセルに対して消去を行う消去段階と、前記消去が成功的に行われたかを検証する消去ベリファイ段階と、前記消去及び消去ベリファイを成功的に行ったメモリセルの基板に電圧を印加した状態で過消去されたメモリセルを復旧するためのリカバリ段階と、前記リカバリが成功的に行われたかを検証するリカバリベリファイ段階とを含んでなることを特徴とする。
【００１０】
また、前記目的を達成するために、本発明によるフラッシュメモリ装置のリカバリ用基板電圧供給回路は、互いに異なる電圧を発生させる多数の電圧発生手段と、順次遷移する多数の制御信号に基づいて前記電圧発生手段からの電圧を順次供給するために前記電圧発生手段と対応して構成された多数のスイッチング手段と、前記スイッチング手段を介して前記電圧発生手段から順次供給された電圧に基づいて基板に印加される電圧を調節するための第２スイッチング手段と、前記多数の制御信号のうち、遷移する制御信号を検出するための検出手段と、前記検出手段の反転された出力信号に基づいて前記基板電位を接地電圧に降下させるための第３スイッチング手段とを含んでなることを特徴とする。
【００１１】
【発明の実施の形態】
以下、添付図面を参照して本発明を詳細に説明する。
本発明ではフラッシュメモリ装置の消去方法で過消去されたセルを復旧するためにメモリセルの基板に電圧を印加した状態でリカバリを行う。
【００１２】
まず、図３、図４及び図５を用いて本発明に適用される原理を説明する。消去を行うと、図３に示すように０Ｖより小さいしきい値電圧を有するセルが存在するが、このようなセルを過消去されたセルと判定する。このようなセルとしきい値電圧との関係においてセルの基板に電圧を印加すると、図４に示すように過消去されたセルが減ってしまう。即ち、セルの基板に電圧を印加すると、図５に示すように印加する電圧の増加に伴なってセルのしきい値電圧が増加し、これにより過消去されたセルが減ってしまう。
【００１３】
このような原理を用いて０Ｖ以下のしきい値電圧を有する過度消去されたセルのしきい値電圧を０Ｖ以上に高めてビット線毎にリカバリを施すと、過消去されたセルによるビット線から漏洩される電流がなくなってリカバリを効果的に行うことができる。
【００１４】
図６及び図７を参照して本発明によるフラッシュメモリ装置の基板電圧供給回路を説明する。
図６は本発明の一実施例による基板電圧供給回路の回路図であって、次のように構成される。
【００１５】
ＮＡＮＤゲート４には第１、第２及び第３信号（Ｓ１、Ｓ２及びＳ３）が入力され、これを組合せて出力する。第１、第２及び第３信号（Ｓ１、Ｓ２及びＳ３）はハイ状態を維持し、順次ロー状態に遷移する。ＮＡＮＤゲート４の出力信号を反転させるインバータＩの出力端子とゲートが接続された第２ＮＭＯＳトランジスタＮ２は、出力ノードＱ２と接地端子ＶSSとの間に接続され、出力ノードＱ２の電位を接地電位に降下させる。第１、第２及び第３ＰＭＯＳトランジスタＰ１、Ｐ２及びＰ３は、第１、第２及び第３信号（Ｓ１、Ｓ２及びＳ３）をそれぞれゲートに入力し、第１、第２及び第３電圧発生手段（１、２及び３）と第１ＮＭＯＳトランジスタＮ１との間に接続される。第１、第２及び第３電圧発生手段（１、２及び３）は互いに異なるバイアス、例えば３Ｖ、２Ｖ及び１Ｖのバイアスを発生させる。ネイティブＮＭＯＳトランジスタ（しきい値電圧が０Ｖに近いＮＭＯＳトランジスタ）の第１ＮＭＯＳトランジスタＮ１は、電源端子と出力ノードＱ２との間に接続され、第１、第２及び第３電圧発生手段（１、２及び３）からのいずれかの電圧によって決定される第１ノードＱ１の電位がゲートに入力され、その電位分の電源電圧をセルの基板に入力させる。
【００１６】
以下、このように構成される本発明による基板電圧供給回路の駆動方法を入力信号及び基板に印加される電圧波形図の図６を参照して説明する。
【００１７】
まず、第１、第２及び第３信号（Ｓ１、Ｓ２及びＳ３）がハイ状態に印加されると、第１乃至第３ＰＭＯＳトランジスタ（Ｐ１乃至Ｐ３）がターンオフされ、第１、第２及び第３電圧発生手段（１、２及び３）からの電圧が印加されない。従って、第１ノードＱ１はロー状態を維持し、第１ＮＭＯＳトランジスタＮ１をターンオフさせる。一方、ハイ状態の第１、第２及び第３信号（Ｓ１、Ｓ２及びＳ３）がＮＡＮＤゲート４に入力され、ロー状態の信号が出力され、この信号がインバータＩによってハイ状態に反転されて第２ＮＭＯＳトランジスタＮ２をターンオンさせる。従って、出力ノードＱ２はロー状態の電位を維持し、セルの基板電位もロー状態に降下して初期化される。
【００１８】
図７のｔ１区間でのように、第１信号Ｓ１がロー状態に入力され、第２及び第３信号（Ｓ２及びＳ３）がハイ状態に入力されると、第１ＰＭＯＳトランジスタＰ１がターンオンされ、第２及び第３ＰＭＯＳトランジスタＰ２及びＰ３がターンオフされて、第１電圧発生手段１からの３Ｖの電圧が印加される。従って、第１ノードＱ１は第１電圧発生手段１からの約３Ｖの電位を維持し、この電位によって第１ＮＭＯＳトランジスタＮ１がターンオンされる。一方、ロー状態の第１信号Ｓ１、ハイ状態の第２及び第３信号（Ｓ２及びＳ３）がＮＡＮＤゲート４に入力されてハイ状態の信号が出力され、この信号がインバータＩによってロー状態に反転されて、第２ＮＭＯＳトランジスタＮ２をターンオフさせる。したがって、第１ＮＭＯＳトランジスタＮ１によって印加される電源電圧が出力ノードＱ２を介してセルの基板に供給される。ところが、第１ＮＭＯＳトランジスタＮ１の特性上、セルの基板には約３Ｖの電圧が印加されてリカバリ動作が行われる。
【００１９】
上述のように３Ｖ基板電圧を印加した状態でリカバリ動作を行うと、図４で説明したようにしきい値電圧がやや増加し、過消去されたセルが減ってしまう。
【００２０】
図７のｔ１’区間でのように、第１、第２及び第３信号（Ｓ１、Ｓ２及びＳ３）がハイ状態に印加される場合、前記初期化過程と同様に、セルの基板に供給された３Ｖの電圧が接地端子ＶSSにパスされて出力ノードＱ２及びセルの基板が接地電位の状態となる。
【００２１】
図７のｔ２区間でのように、第２信号Ｓ２がロー状態に入力され、第１及び第３信号（Ｓ１及びＳ３）がハイ状態に入力されると、第２ＰＭＯＳトランジスタＰ２がターンオンされ、第１及び第３ＰＭＯＳトランジスタ（Ｐ１及びＰ３）がターンオフされて、第２電圧発生手段２からの電圧が印加される。従って、第１ノードＱ１は第２電圧発生手段２からの約２Ｖの電位を維持し、この電位によって第１ＮＭＯＳトランジスタＮ１がターンオンされる。一方、ロー状態の第２信号Ｓ２、ハイ状態の第１及び第３信号（Ｓ１及びＳ３）がＮＡＮＤゲート４に入力されてハイ状態の信号が出力され、この信号がインバータＩによってロー状態に反転されて、第２ＮＭＯＳトランジスタＮ２をターンオフさせる。従って、第１ＮＭＯＳトランジスタＮ１によって印加される電源電圧が出力ノードＱ２を介してセルの基板に供給される。ところが、第１ＮＭＯＳトランジスタＮ１の特性上、セルの基板には約２Ｖの電圧が印加されてリカバリ動作が行われる。
【００２２】
図７のｔ２’区間でのように、第１、第２及び第３信号（Ｓ１、Ｓ２及びＳ３）がハイ状態に印加される場合、前記初期化過程及びｔ１’と同様にセルの基板に供給された２Ｖの電圧が接地端子ＶSSにパスされて出力ノードＱ２及びセルの基板が接地電位の状態となる。
【００２３】
図７のｔ３区間でのように、第３信号Ｓ３がロー状態に入力され、第１及び第２信号（Ｓ１及びＳ２）がハイ状態に入力されると、第３ＰＭＯＳトランジスタＰ３がターンオンされ、第１及び第２ＰＭＯＳトランジスタＰ１及びＰ２がターンオフされて、第３電圧発生手段３からの電圧が印加される。従って、第１ノードＱ１は第３電圧発生手段３からの約１Ｖの電位を維持し、この電位によって第１ＮＭＯＳトランジスタＮ１がターンオンされる。一方、ロー状態の第３信号Ｓ３、ハイ状態の第１及び第２信号（Ｓ１及びＳ２）がＮＡＮＤゲート４に入力されてハイ状態の信号が出力され、この信号がインバータＩによってロー状態に反転されて第２ＮＭＯＳトランジスタＮ２をターンオフさせる。したがって、第１ＮＭＯＳトランジスタＮ１によって印加される電源電圧が出力ノードＱ２を介してセルの基板に供給される。ところが、第１ＮＭＯＳトランジスタＮ１の特性上、セルの基板には約１Ｖの電圧が印加されてリカバリ動作が行われる。
【００２４】
図７のｔ３’区間でのように第１、第２及び第３信号（Ｓ１、Ｓ２及びＳ３）がハイ状態に印加される場合、前記初期化過程、区間ｔ１’及びｔ２’と同様に、セルの基板に供給された１Ｖの電圧が接地端子ＶSSにパスされて出力ノードＱ２及びセルの基板が接地電位の状態となる。
【００２５】
前記の例では３種類の電圧発生手段を例として説明したが、電圧発生手段はフラッシュメモリ装置の設計時にその数を増やすことができる。例えば、消去過程で発生された多数の過消去されたセルを全てリカバリするためには、前述の過程を高電圧から低電圧にその数を増やして施すことができる。
【００２６】
【発明の効果】
上述したように本発明によれば、セルの基板に電圧を順次印加した状態でリカバリ動作を行うことにより、ビット線毎に行われるリカバリ動作において不良セルの個数に大きい影響を受けていない状態でリカバリ動作を行うことができ、素子の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】フラッシュメモリ装置の消去方法を説明するためのフローチャートである。
【図２】一般的なリカバリ時のバイアス条件を説明するためのセルアレイである。
【図３】消去後のセルとしきい値電圧との関係を説明するためのグラフである。
【図４】セルの基板に電圧を印加した後のセルとしきい値電圧との関係を説明するためのグラフである。
【図５】セルの基板に印加されるバイアスによるセルのしきい値電圧の変化を説明するためのグラフである。
【図６】本発明の一実施例によるフラッシュメモリ装置の基板電圧供給回路の回路図である。
【図７】本発明の一実施例によるフラッシュメモリ装置の基板電圧供給回路に印加される信号及びセルの基板に印加されるバイアスの波形図である。
【符号の説明】
１、２及び３ 第１、第２及び第３電圧発生手段
４ ＮＡＮＤゲート
Ｉ インバータ
Ｐ１乃至Ｐ３ 第１乃至第３ＰＭＯＳトランジスタ
Ｎ１及びＮ２ 第１及び第２ＮＭＯＳトランジスタ
Ｑ１ 第１ノード
Ｑ２ 出力ノード
【発明の属する技術分野】
本発明はフラッシュメモリ装置の消去方法及びリカバリ用基板電圧供給回路に係り、特にセルの基板に電圧を印加してリカバリを行うことにより、ビット線に存在する過消去されたセルの数に関係なくリカバリし得るフラッシュメモリ装置の消去方法及びリカバリ用基板電圧供給回路に関する。
【０００２】
【従来の技術】
スタックゲート型フラッシュメモリ素子は、過消去(over erase)を防止するために、図１に示すように、プリプログラム(pre program)１１、プリプログラムベリファイ(verify)１２、消去１３、消去ベリファイ１４、リカバリ１５及びリカバリベリファイ１６を介して消去動作を行う。
【０００３】
プリプログラム１１は、全てのセルにプログラムしきい値電圧(threshold voltage:Ｖt)という高いしきい値電圧をもたせるために実施するもので、プリプログラムベリファイ１１はプリプログラムが成功的に行われたかを検証するものである。
【０００４】
消去１３はメモリセルを消去し、消去ベリファイ１４はメモリセルの消去状態を検証するものである。
【０００５】
リカバリ１５は消去１３及び消去ベリファイ１４過程で過消去されたセルのしきい値電圧を所望のしきい値電圧に復旧するために行うもので、リカバリベリファイ１６はリカバリ１５状態を検証するものである。
【０００６】
既存のスタックドゲート型フラッシュメモリ素子では、消去を行った後、図２に示すようにビットライン毎にリカバリを行う。即ち、ゲートに０Ｖ、ドレインに５Ｖ、ソース及び基板に接地電圧ＶSSのバイアスを印加する。
【０００７】
ところが、ビット線に過消去されたセル（しきい値電圧が０Ｖより小さいセル）がかなり多く存在する場合、ビット線に印加する電圧、即ちドレインに印加する電圧がビット線から漏洩される電流によって著しく減少してしまう。これによりリカバリされないか、あるいはリカバリ時間が長時間長くなって、素子の信頼性を低下させるという問題点がある。
【０００８】
【発明が解決しようとする課題】
従って、本発明の目的は、ビット線に存在する過消去されたセルの数にあまり影響を与えることなくリカバリできるようにセルの基板に電圧を印加してリカバリを行うフラッシュメモリ装置の消去方法及びリカバリ用基板電圧供給回路を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するために、本発明によるフラッシュメモリ装置の消去方法は、全てのメモリセルに同じしきい値電圧をもたせるためのプリプログラム段階と、前記プリプログラムが成功的に行われたかを検証するためのプリプログラムベリファイ段階と、前記プリプログラム及びプリプログラムベリファイ段階が成功的に行われたメモリセルに対して消去を行う消去段階と、前記消去が成功的に行われたかを検証する消去ベリファイ段階と、前記消去及び消去ベリファイを成功的に行ったメモリセルの基板に電圧を印加した状態で過消去されたメモリセルを復旧するためのリカバリ段階と、前記リカバリが成功的に行われたかを検証するリカバリベリファイ段階とを含んでなることを特徴とする。
【００１０】
また、前記目的を達成するために、本発明によるフラッシュメモリ装置のリカバリ用基板電圧供給回路は、互いに異なる電圧を発生させる多数の電圧発生手段と、順次遷移する多数の制御信号に基づいて前記電圧発生手段からの電圧を順次供給するために前記電圧発生手段と対応して構成された多数のスイッチング手段と、前記スイッチング手段を介して前記電圧発生手段から順次供給された電圧に基づいて基板に印加される電圧を調節するための第２スイッチング手段と、前記多数の制御信号のうち、遷移する制御信号を検出するための検出手段と、前記検出手段の反転された出力信号に基づいて前記基板電位を接地電圧に降下させるための第３スイッチング手段とを含んでなることを特徴とする。
【００１１】
【発明の実施の形態】
以下、添付図面を参照して本発明を詳細に説明する。
本発明ではフラッシュメモリ装置の消去方法で過消去されたセルを復旧するためにメモリセルの基板に電圧を印加した状態でリカバリを行う。
【００１２】
まず、図３、図４及び図５を用いて本発明に適用される原理を説明する。消去を行うと、図３に示すように０Ｖより小さいしきい値電圧を有するセルが存在するが、このようなセルを過消去されたセルと判定する。このようなセルとしきい値電圧との関係においてセルの基板に電圧を印加すると、図４に示すように過消去されたセルが減ってしまう。即ち、セルの基板に電圧を印加すると、図５に示すように印加する電圧の増加に伴なってセルのしきい値電圧が増加し、これにより過消去されたセルが減ってしまう。
【００１３】
このような原理を用いて０Ｖ以下のしきい値電圧を有する過度消去されたセルのしきい値電圧を０Ｖ以上に高めてビット線毎にリカバリを施すと、過消去されたセルによるビット線から漏洩される電流がなくなってリカバリを効果的に行うことができる。
【００１４】
図６及び図７を参照して本発明によるフラッシュメモリ装置の基板電圧供給回路を説明する。
図６は本発明の一実施例による基板電圧供給回路の回路図であって、次のように構成される。
【００１５】
ＮＡＮＤゲート４には第１、第２及び第３信号（Ｓ１、Ｓ２及びＳ３）が入力され、これを組合せて出力する。第１、第２及び第３信号（Ｓ１、Ｓ２及びＳ３）はハイ状態を維持し、順次ロー状態に遷移する。ＮＡＮＤゲート４の出力信号を反転させるインバータＩの出力端子とゲートが接続された第２ＮＭＯＳトランジスタＮ２は、出力ノードＱ２と接地端子ＶSSとの間に接続され、出力ノードＱ２の電位を接地電位に降下させる。第１、第２及び第３ＰＭＯＳトランジスタＰ１、Ｐ２及びＰ３は、第１、第２及び第３信号（Ｓ１、Ｓ２及びＳ３）をそれぞれゲートに入力し、第１、第２及び第３電圧発生手段（１、２及び３）と第１ＮＭＯＳトランジスタＮ１との間に接続される。第１、第２及び第３電圧発生手段（１、２及び３）は互いに異なるバイアス、例えば３Ｖ、２Ｖ及び１Ｖのバイアスを発生させる。ネイティブＮＭＯＳトランジスタ（しきい値電圧が０Ｖに近いＮＭＯＳトランジスタ）の第１ＮＭＯＳトランジスタＮ１は、電源端子と出力ノードＱ２との間に接続され、第１、第２及び第３電圧発生手段（１、２及び３）からのいずれかの電圧によって決定される第１ノードＱ１の電位がゲートに入力され、その電位分の電源電圧をセルの基板に入力させる。
【００１６】
以下、このように構成される本発明による基板電圧供給回路の駆動方法を入力信号及び基板に印加される電圧波形図の図６を参照して説明する。
【００１７】
まず、第１、第２及び第３信号（Ｓ１、Ｓ２及びＳ３）がハイ状態に印加されると、第１乃至第３ＰＭＯＳトランジスタ（Ｐ１乃至Ｐ３）がターンオフされ、第１、第２及び第３電圧発生手段（１、２及び３）からの電圧が印加されない。従って、第１ノードＱ１はロー状態を維持し、第１ＮＭＯＳトランジスタＮ１をターンオフさせる。一方、ハイ状態の第１、第２及び第３信号（Ｓ１、Ｓ２及びＳ３）がＮＡＮＤゲート４に入力され、ロー状態の信号が出力され、この信号がインバータＩによってハイ状態に反転されて第２ＮＭＯＳトランジスタＮ２をターンオンさせる。従って、出力ノードＱ２はロー状態の電位を維持し、セルの基板電位もロー状態に降下して初期化される。
【００１８】
図７のｔ１区間でのように、第１信号Ｓ１がロー状態に入力され、第２及び第３信号（Ｓ２及びＳ３）がハイ状態に入力されると、第１ＰＭＯＳトランジスタＰ１がターンオンされ、第２及び第３ＰＭＯＳトランジスタＰ２及びＰ３がターンオフされて、第１電圧発生手段１からの３Ｖの電圧が印加される。従って、第１ノードＱ１は第１電圧発生手段１からの約３Ｖの電位を維持し、この電位によって第１ＮＭＯＳトランジスタＮ１がターンオンされる。一方、ロー状態の第１信号Ｓ１、ハイ状態の第２及び第３信号（Ｓ２及びＳ３）がＮＡＮＤゲート４に入力されてハイ状態の信号が出力され、この信号がインバータＩによってロー状態に反転されて、第２ＮＭＯＳトランジスタＮ２をターンオフさせる。したがって、第１ＮＭＯＳトランジスタＮ１によって印加される電源電圧が出力ノードＱ２を介してセルの基板に供給される。ところが、第１ＮＭＯＳトランジスタＮ１の特性上、セルの基板には約３Ｖの電圧が印加されてリカバリ動作が行われる。
【００１９】
上述のように３Ｖ基板電圧を印加した状態でリカバリ動作を行うと、図４で説明したようにしきい値電圧がやや増加し、過消去されたセルが減ってしまう。
【００２０】
図７のｔ１’区間でのように、第１、第２及び第３信号（Ｓ１、Ｓ２及びＳ３）がハイ状態に印加される場合、前記初期化過程と同様に、セルの基板に供給された３Ｖの電圧が接地端子ＶSSにパスされて出力ノードＱ２及びセルの基板が接地電位の状態となる。
【００２１】
図７のｔ２区間でのように、第２信号Ｓ２がロー状態に入力され、第１及び第３信号（Ｓ１及びＳ３）がハイ状態に入力されると、第２ＰＭＯＳトランジスタＰ２がターンオンされ、第１及び第３ＰＭＯＳトランジスタ（Ｐ１及びＰ３）がターンオフされて、第２電圧発生手段２からの電圧が印加される。従って、第１ノードＱ１は第２電圧発生手段２からの約２Ｖの電位を維持し、この電位によって第１ＮＭＯＳトランジスタＮ１がターンオンされる。一方、ロー状態の第２信号Ｓ２、ハイ状態の第１及び第３信号（Ｓ１及びＳ３）がＮＡＮＤゲート４に入力されてハイ状態の信号が出力され、この信号がインバータＩによってロー状態に反転されて、第２ＮＭＯＳトランジスタＮ２をターンオフさせる。従って、第１ＮＭＯＳトランジスタＮ１によって印加される電源電圧が出力ノードＱ２を介してセルの基板に供給される。ところが、第１ＮＭＯＳトランジスタＮ１の特性上、セルの基板には約２Ｖの電圧が印加されてリカバリ動作が行われる。
【００２２】
図７のｔ２’区間でのように、第１、第２及び第３信号（Ｓ１、Ｓ２及びＳ３）がハイ状態に印加される場合、前記初期化過程及びｔ１’と同様にセルの基板に供給された２Ｖの電圧が接地端子ＶSSにパスされて出力ノードＱ２及びセルの基板が接地電位の状態となる。
【００２３】
図７のｔ３区間でのように、第３信号Ｓ３がロー状態に入力され、第１及び第２信号（Ｓ１及びＳ２）がハイ状態に入力されると、第３ＰＭＯＳトランジスタＰ３がターンオンされ、第１及び第２ＰＭＯＳトランジスタＰ１及びＰ２がターンオフされて、第３電圧発生手段３からの電圧が印加される。従って、第１ノードＱ１は第３電圧発生手段３からの約１Ｖの電位を維持し、この電位によって第１ＮＭＯＳトランジスタＮ１がターンオンされる。一方、ロー状態の第３信号Ｓ３、ハイ状態の第１及び第２信号（Ｓ１及びＳ２）がＮＡＮＤゲート４に入力されてハイ状態の信号が出力され、この信号がインバータＩによってロー状態に反転されて第２ＮＭＯＳトランジスタＮ２をターンオフさせる。したがって、第１ＮＭＯＳトランジスタＮ１によって印加される電源電圧が出力ノードＱ２を介してセルの基板に供給される。ところが、第１ＮＭＯＳトランジスタＮ１の特性上、セルの基板には約１Ｖの電圧が印加されてリカバリ動作が行われる。
【００２４】
図７のｔ３’区間でのように第１、第２及び第３信号（Ｓ１、Ｓ２及びＳ３）がハイ状態に印加される場合、前記初期化過程、区間ｔ１’及びｔ２’と同様に、セルの基板に供給された１Ｖの電圧が接地端子ＶSSにパスされて出力ノードＱ２及びセルの基板が接地電位の状態となる。
【００２５】
前記の例では３種類の電圧発生手段を例として説明したが、電圧発生手段はフラッシュメモリ装置の設計時にその数を増やすことができる。例えば、消去過程で発生された多数の過消去されたセルを全てリカバリするためには、前述の過程を高電圧から低電圧にその数を増やして施すことができる。
【００２６】
【発明の効果】
上述したように本発明によれば、セルの基板に電圧を順次印加した状態でリカバリ動作を行うことにより、ビット線毎に行われるリカバリ動作において不良セルの個数に大きい影響を受けていない状態でリカバリ動作を行うことができ、素子の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】フラッシュメモリ装置の消去方法を説明するためのフローチャートである。
【図２】一般的なリカバリ時のバイアス条件を説明するためのセルアレイである。
【図３】消去後のセルとしきい値電圧との関係を説明するためのグラフである。
【図４】セルの基板に電圧を印加した後のセルとしきい値電圧との関係を説明するためのグラフである。
【図５】セルの基板に印加されるバイアスによるセルのしきい値電圧の変化を説明するためのグラフである。
【図６】本発明の一実施例によるフラッシュメモリ装置の基板電圧供給回路の回路図である。
【図７】本発明の一実施例によるフラッシュメモリ装置の基板電圧供給回路に印加される信号及びセルの基板に印加されるバイアスの波形図である。
【符号の説明】
１、２及び３ 第１、第２及び第３電圧発生手段
４ ＮＡＮＤゲート
Ｉ インバータ
Ｐ１乃至Ｐ３ 第１乃至第３ＰＭＯＳトランジスタ
Ｎ１及びＮ２ 第１及び第２ＮＭＯＳトランジスタ
Ｑ１ 第１ノード
Ｑ２ 出力ノード
Claims (8)
- 全てのメモリセルが同一のしきい値電圧をもつようにするためのプリプログラム段階と、
前記プリプログラムが成功的に行われたかを検証するためのプリプログラムベリファイ段階と、
前記プリプログラム及びプリプログラムベリファイ段階が成功的に行われたメモリセルについて消去を行う消去段階と、
前記消去が成功的に行われたかを検証する消去ベリファイ段階と、
前記消去及び消去ベリファイが成功的に行われたメモリセルの基板に高電圧から低電圧を順次印加して過消去されたメモリセルを復旧するためのリカバリ段階と、
前記リカバリが成功的に行われたかを検証するリカバリベリファイ段階とを含んでなることを特徴とするフラッシュメモリ装置の消去方法。 - 順次遷移する複数の制御信号に基づいて互いに異なる電圧を基板に順次供給するための第１手段と、
前記制御信号に基づいて基板の電位を接地電位に降下させるための第２手段とを含んでなることを特徴とするフラッシュメモリ装置のリカバリ用基板電圧供給回路。 - 前記第１手段は、互いに異なる電圧を発生させる複数の電圧発生手段と、
順次遷移する複数の制御信号に基づいて前記電圧発生手段からの電圧を順次供給するために前記電圧発生手段と対応して構成された複数のスイッチング手段と、
前記スイッチング手段を介して前記電圧発生手段から順次供給された電圧に基づいて基板に印加される電圧を調節するための第２スイッチング手段とを含んでなることを特徴とする請求項２記載のフラッシュメモリ装置のリカバリ用基板電圧供給回路。 - 前記第１手段は、前記複数の制御信号のうち遷移する制御信号を検出するための検出手段と、
前記検出手段の反転された出力信号に基づいて前記基板電位を接地電位に降下させるための第３スイッチング手段とを含んでなることを特徴とする請求項２記載のフラッシュメモリ装置のリカバリ用基板電圧供給回路。 - 前記電圧発生手段と対応して構成された複数のスイッチング手段は、それぞれＰＭＯＳトランジスタであることを特徴とする請求項３記載のフラッシュメモリ装置のリカバリ用基板電圧供給回路。
- 前記第２スイッチングは、ＮＭＯＳトランジスタであることを特徴とする請求項３記載のフラッシュメモリ装置のリカバリ用基板電圧供給回路。
- 前記検出手段はＮＡＮＤゲートであることを特徴とする請求項４記載のフラッシュメモリ装置のリカバリ用基板電圧供給回路。
- 前記第３スイッチング手段はＮＭＯＳトランジスタであることを特徴とする請求項４記載のフラッシュメモリ装置のリカバリ用基板電圧供給回路。
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