JPH10199275A - 半導体不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】ワード線のドライブ系回路の動作速度を速くで
き、かつ回路面積を小さくできる半導体不揮発性記憶装
置を提供する。 【解決手段】動作起動信号を受けて動作モードに応じた
レベルの信号を出力する低電圧系回路110,120 と、低電
圧系回路の出力信号ADECをラッチした後、その出力信号
が読み出しモードを示す場合には信号レベルを電源電圧
Ｖ_CCレベルにシフトしてワード線ＷＬに印加し、消去、
書き込みモードを示す場合には信号レベルを正または負
の高電圧PV1,MV1 にシフトしてワード線ＷＬに印加する
高電圧系回路180,170aと、転送ゲート190 と、読み出し
モード時には転送ゲート190 を導通状態に制御し、消
去、書き込み時には、高電圧系回路が低電圧系回路の出
力信号をラッチするまで導通状態に制御し、高電圧系回
路がレベルシフトしてワード線に第２の電圧を印加する
期間は非導通状態に制御する制御回路200 とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書き換え
可能な半導体不揮発性記憶装置に係り、特にそのデコー
ダ系回路の改良に関するものである。

【０００２】

【従来の技術】電気的に書き換え可能な半導体不揮発性
記憶装置、たとえばフラッシュメモリとしては、チャネ
ルホットエレクトロン（ＣＨＥ）注入によりフローティ
ングゲートに電子を注入してデータのプログラムを行う
ＮＯＲ型のものや、ＦＮ(Fowler-Nordheim) トンネル現
象を利用してフローティングゲートから電子を引き抜く
データのプログラムを行うＤＩＮＯＲ(DIvided NOR) 型
のものが知られている。

【０００３】これらのうちたとえば負電圧消去型のＮＯ
Ｒ型フラッシュメモリ、およびＤＩＮＯＲ型やＮＡＮＤ
型等のフラッシュメモリは消去／書き込み時に正と負の
高電圧を用いる。具体的には、たとえばＤＩＮＯＲ型フ
ラッシュメモリの場合、書き込み（Ｗｒｉｔｅ）時に
は、図８（ａ）に示すように、コントロールゲートＣ
Ｇ、すなわちワード線に負の高電圧−１０Ｖ、ドレイン
に６Ｖを印加し、ソースをオープン状態に保持する。ま
た、消去（Ｅｒａｓｅ）時には、図８（ｂ）に示すよう
に、コントロールゲートＣＧ（ワード線）に正の高電圧
１０Ｖ、ソースに６Ｖを印加し、ドレインをオープン状
態に保持する。このように、正負の高電圧をドライブす
る必要があるため、２段階のレベルシフトが必要であ
る。

【０００４】図９は、正負の高電圧をワード線に供給す
るＤＩＮＯＲ型フラッシュメモリのロウデコーダ回路の
構成例を示す回路図である。このロウデコーダ回路１０
は、２入力ＮＡＮＤゲート１１０、書き込み論理反転回
路１２０、転送ゲートとしてのＮＭＯＳトランジスタ１
３０およびＰＭＯＳトランジスタ１４０、第１のレベル
シフト回路１５０、第２のレベルシフト１６０、および
出力回路１７０により構成されている。

【０００５】ＮＡＮＤゲート１１０の第１入力端子はロ
ウ系アドレスのデコード信号ＡＤＥＣ１の入力ラインに
接続され、第２入力端子は同じくロウ系アドレスのデコ
ード信号ＡＤＥＣ２の入力ラインに接続されている。Ｎ
ＡＮＤゲート１１０の出力端子は書き込み論理反転回路
１２０の入力に接続されている。これらの信号ＡＤＥＣ
１，ＡＤＥＣ２は、各動作モードで選択時にはハイレベ
ルで供給される。

【０００６】書き込み論理反転回路１２０は、読み出
し、消去時は選択されたワード線がハイレベルとなる
が、書き込み時は選択されたワード線がローレベルとな
るため、書き込み時に、ＮＡＮＤゲート１１０の出力信
号レベルを反転させる。書き込み論理反転回路１２０の
出力端子は直接およびＮＭＯＳトランジスタ１３０を介
して第１のレベルシフト回路１５０に接続されている。

【０００７】第１のレベルシフト回路１５０は、ＰＭＯ
Ｓトランジスタ１５１，１５２、およびＮＭＯＳトラン
ジスタ１５３，１５４により構成されている。ＰＭＯＳ
トランジスタ１５１，１５２のソースは正の高電圧ＰＶ
の供給ラインに接続され、ＮＭＯＳトランジスタ１５
３，１５４のソースは接地ラインＧＮＤに接続されてい
る。ＰＭＯＳトランジスタ１５１およびＮＭＯＳトラン
ジスタ１５３のドレイン同士が接続され、その接続点は
ＰＭＯＳトランジスタ１５２のゲート、並びにＮＭＯＳ
トランジスタ１３０を介して書き込み論理反転回路１２
０の出力端子に接続されている。ＰＭＯＳトランジスタ
１５２およびＮＭＯＳトランジスタ１５４のドレイン同
士が接続され、その接続点はＰＭＯＳトランジスタ１５
１，ＮＭＯＳトランジスタ１５３のゲートに接続されて
いるとともに、直接およびＰＭＯＳトランジスタ１４０
を介して第２のレベルシフト回路１６０に接続されてい
る。また、ＮＭＯＳトランジスタ１５４のゲートは書き
込み論理反転回路１２０の出力端子に接続されている。

【０００８】第２のレベルシフト回路１６０は、ＰＭＯ
Ｓトランジスタ１６１，１６２、およびＮＭＯＳトラン
ジスタ１６３，１６４により構成されている。ＰＭＯＳ
トランジスタ１６１，１６２のソースは正の高電圧ＰＶ
の供給ラインに接続され、ＮＭＯＳトランジスタ１６
３，１６４のソースは負の高電圧ＭＶの供給ラインに接
続されている。ＰＭＯＳトランジスタ１６１およびＮＭ
ＯＳトランジスタ１６３のドレイン同士が接続され、そ
の接続点はＮＭＯＳトランジスタ１６４のゲート、並び
にＰＭＯＳトランジスタ１４０を介して第１のレベルシ
フト回路１５０のＰＭＯＳトランジスタ１５２およびＮ
ＭＯＳトランジスタ１５４のドレイン同士の接続点に接
続されている。ＰＭＯＳトランジスタ１６２およびＮＭ
ＯＳトランジスタ１６４のドレイン同士が接続され、そ
の接続点はＰＭＯＳトランジスタ１６１，ＮＭＯＳトラ
ンジスタ１６３のゲートおよび出力回路１７０に接続さ
れている。そして、ＰＭＯＳトランジスタ１６２のゲー
トが第１のレベルシフト回路１５０のＰＭＯＳトランジ
スタ１５２およびＮＭＯＳトランジスタ１５４のドレイ
ン同士の接続点に接続されている。

【０００９】出力回路１７０は、ＰＭＯＳトランジスタ
１７１およびＮＭＯＳトランジスタ１７１により構成さ
れている。ＰＭＯＳトランジスタのソースは正の高電圧
ＶＴＨの供給ラインに接続され、ＮＭＯＳトランジスタ
１７２のソースは負の高電圧ＭＶの供給ラインに接続さ
れて ＰＭＯＳトランジスタ１７１およびＮＭＯＳトラ
ンジスタ１７２のゲートが第２のレベルシフト回路１６
０のＰＭＯＳトランジスタ１６２およびＮＭＯＳトラン
ジスタ１６４のドレイン同士の接続点に接続されてい
る。そして、ＰＭＯＳトランジスタ１７１のドレインお
よびＮＭＯＳトランジスタ１７２のドレインが接続さ
れ、その接続点により消去／書き込み／ベリファイ用ワ
ード線ドライブ電圧の出力ノードＮＤ１０が構成され、
この出力ノードＤＮ１０がワード線ＷＬの他端に接続さ
れている。なお、転送ゲートとしてのＮＭＯＳトランジ
ス１３０のゲートは電源電圧Ｖ_CCの供給ラインに接続さ
れている。また、転送ゲートとしてのＰＭＯＳトランジ
スタ１４０の基板は正の高電圧ＰＶの供給ラインに接続
され、ゲートは接地されている。

【００１０】なお、正の高電圧ＰＶは、読み出し（Ｒｅ
ａｄ）モード時および書き込み（Ｗｒｉｔｅ）モード時
には電源電圧Ｖ_CC、書き込みベリファイ（Ｗ Ｖｅｒｉ
ｆｙ）モード時には電源電圧Ｖ_CC、および消去（Ｅｒａ
ｓｅ）モード時には１０Ｖに設定される。正の高電圧Ｖ
ＴＨは読み出し（Ｒｅａｄ）モード時および書き込み
（Ｗｒｉｔｅ）モード時には電源電圧Ｖ_CC、書き込みベ
リファイ（Ｗ Ｖｅｒｉｆｙ）モード時には判定電圧Ｖ
ｔｈ、および消去（Ｅｒａｓｅ）モード時には１０Ｖに
設定される。負の高電圧ＭＶは、書き込み（Ｗｒｉｔ
ｅ）モード時には−１０Ｖ、読み出しおよび書き込みベ
リファイ（Ｗ Ｖｅｒｉｆｙ）モード時には接地電圧Ｇ
ＮＤ、および消去（Ｅｒａｓｅ）モード時には接地電圧
ＧＮＤに設定される。

【００１１】このような構成において、たとえば読み出
しモード時には、選択されているデコーダにハイレベル
のデコード信号ＡＤＥＣ１，ＡＤＥＣ２がＮＡＮＤゲー
ト１１０に入力される。その結果、ＮＡＮＤゲート１１
０に出力信号はローレベルで書き込み論理反転回路１２
０に入力される。このローレベルの信号は、書き込み論
理反転回路１２０でそのままのローレベルで、第１のレ
ベルシフト回路１５０のＰＭＯＳトランジスタ１５２お
よびＮＭＯＳトランジスタ１５４のゲートに供給され
る。これにより、ＰＭＯＳトランジスタ１５２が導通状
態に保持され、ＮＭＯＳトランジスタ１５４が非導通状
態に保持される。その結果、ＰＭＯＳトランジスタ１５
２のドレインが電源電圧Ｖ_CCレベルに引き上げられ、Ｎ
ＭＯＳトランジスタ１５３および１６４が導通状態に保
持され、ＰＭＯＳトランジスタ１５１，１６２が非導通
状態に保持される。

【００１２】ＮＭＯＳトランジスタ１５３が導通状態に
なったことに伴い、ＰＭＯＳトランジスタ１５２のゲー
ト電位は接地レベルＧＮＤレベルに保持され、ＰＭＯＳ
トランジスタ１５２が安定に導通状態に保持される。ま
た、第２のレベルシフト回路１６０では、ＮＭＯＳトラ
ンジスタ１６４が導通状態になったことに伴い、ＰＭＯ
Ｓトランジスタ１６１，１７１のゲートおよびＮＭＯＳ
トランジスタ１６３，１７２のゲート電位が接地電圧Ｇ
ＮＤレベルに保持される。その結果、ＰＭＯＳトランジ
スタ１６１，１７１が導通状態に保持され、ＮＭＯＳト
ランジスタ１６３，１７２が非導通状態に保持される。

【００１３】ＰＭＯＳトランジスタ１６１が導通状態に
なったことに伴い、ＮＭＯＳトランジスタ１６４のゲー
ト電位が電源電圧Ｖ_CCレベルに保持され、ＮＭＯＳトラ
ンジスタ１６４が安定に導通状態に保持される。そし
て、出力回路１７０において、ＰＭＯＳトランジスタ１
７１が導通状態になっとことに伴い、出力ノードＮＤ１
０が電源電圧Ｖ_CCレベルに引き上げられ、ワード線ＷＬ
の一端側に、電源電圧Ｖ_CCが印加され、読み出しが行わ
れる。

【００１４】書き込みモード時には、ハイレベルのデコ
ード信号ＡＤＥＣ１，ＡＤＥＣ２がＮＡＮＤゲート１１
０に入力される。その結果、ＮＡＮＤゲート１１０の出
力信号はローレベルで書き込み論理反転回路１２０に入
力される。このローレベルの信号は、書き込み論理反転
回路１２０で反転されてハイレベルで、第１のレベルシ
フト回路１５０のＰＭＯＳトランジスタ１５２およびＮ
ＭＯＳトランジスタ１５４のゲートに供給される。これ
により、ＮＭＯＳトランジスタ１５４が導通状態に保持
され、ＰＭＯＳトランジスタ１５２が非導通状態に保持
される。その結果、ＮＭＯＳトランジスタ１５４のドレ
インが接地電圧ＧＮＤに引き下げられ、ＰＭＯＳトラン
ジスタ１５１および１６２が導通状態に保持され、ＮＭ
ＯＳトランジスタ１５３，１６４が非導通状態に保持さ
れる。

【００１５】ＰＭＯＳトランジスタ１５１が導通状態に
なったことに伴い、ＰＭＯＳトランジスタ１５２のゲー
ト電位は正の高電圧ＰＶレベルに保持され、ＰＭＯＳト
ランジスタ１５２が安定に非導通状態に保持される。ま
た、第２のレベルシフト回路１６０では、ＰＭＯＳトラ
ンジスタ１６２が導通状態になったことに伴い、ＰＭＯ
Ｓトランジスタ１６１，１７１のゲートおよびＮＭＯＳ
トランジスタ１６３，１７２のゲート電位が正の高電圧
ＰＶレベルに保持される。その結果、ＰＭＯＳトランジ
スタ１６１，１７１が非導通状態に保持され、ＮＭＯＳ
トランジスタ１６３，１７２が導通状態に保持される。

【００１６】ＮＭＯＳトランジスタ１６３が導通状態に
なったことに伴い、ＮＭＯＳトランジスタ１６４のゲー
ト電位が負の高電圧ＭＶレベルに保持され、ＮＭＯＳト
ランジスタ１６４が安定に非導通状態に保持される。そ
して、出力回路１７０において、ＮＭＯＳトランジスタ
１７２が導通状態になっとことに伴い、出力ノードＮＤ
１０が負の高電圧ＭＶに引き下げられ、ワード線ＷＬの
一端側に、−１０Ｖが印加され、書き込みが行われる。

【００１７】また、消去時には、ハイレベルのデコード
信号ＡＤＥＣ１，ＡＤＥＣ２がＮＡＮＤゲート１１０に
入力される。その結果、ＮＡＮＤゲート１１０に出力信
号はローレベルで書き込み論理反転回路１２０に入力さ
れる。このローレベルの信号は、書き込み論理反転回路
１２０でそのままのローレベルで、第１のレベルシフト
回路１５０のＰＭＯＳトランジスタ１５２およびＮＭＯ
Ｓトランジスタ１５４のゲートに供給される。これによ
り、ＰＭＯＳトランジスタ１５２が導通状態に保持さ
れ、ＮＭＯＳトランジスタ１５４が非導通状態に保持さ
れる。その結果、ＰＭＯＳトランジスタ１５２のドレイ
ンが正の高電圧ＰＶレベルに引き上げられ、ＮＭＯＳト
ランジスタ１５３および１６４が導通状態に保持され、
ＰＭＯＳトランジスタ１５１，１６２が非導通状態に保
持される。

【００１８】ＮＭＯＳトランジスタ１５３が導通状態に
なったことに伴い、ＰＭＯＳトランジスタ１５２のゲー
ト電位は接地レベルＧＮＤレベルに保持され、ＰＭＯＳ
トランジスタ１５２が安定に導通状態に保持される。ま
た、第２のレベルシフト回路１６０では、ＮＭＯＳトラ
ンジスタ１６４が導通状態になったことに伴い、ＰＭＯ
Ｓトランジスタ１６１，１７１のゲートおよびＮＭＯＳ
トランジスタ１６３，１７２のゲート電位が負の高電圧
ＭＶレベルに保持される。その結果、ＰＭＯＳトランジ
スタ１６１，１７１が導通状態に保持され、ＮＭＯＳト
ランジスタ１６３，１７２が非導通状態に保持される。

【００１９】ＰＭＯＳトランジスタ１６１が導通状態に
なったことに伴い、ＮＭＯＳトランジスタ１６４のゲー
ト電位が正の高電圧ＰＶレベルに保持され、ＮＭＯＳト
ランジスタ１６４が安定に導通状態に保持される。そし
て、出力回路１７０において、ＰＭＯＳトランジスタ１
７１が導通状態になったことに伴い、出力ノードＮＤ１
０が正の高電圧ＭＶに引き上げられ、ワード線ＷＬの一
端側に、＋１０Ｖが印加され、消去が行われる。

【００２０】このように、ロウデコーダ回路１０では、
電源電圧Ｖ_CCまたは接地電圧ＧＮＤレベルの信号が第１
のレベルシフト回路１５０で接地電圧ＧＮＤまたは正の
高電圧ＰＶレベル（Ｖ_CCレベル）にシフトされ、さらに
第２のレベルシフト回路１６０で負の高電圧ＭＶまたは
正の高電圧ＰＶレベルにシフトされ、出力回路１７０を
介してワード線ＷＬに動作モードに応じた負の高電圧Ｍ
Ｖまたは正の高電圧ＶＴＨが供給される。

【００２１】

【発明が解決しようとする課題】しかしながら、上述し
た従来のロウデコーダ回路１０では、２段階のレベルシ
フト回路１５０，１６０を設ける必要があることから、
回路の動作速度が遅くなり、また回路面積の増大を招く
という不利益がある。

【００２２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ワード線のドライブ系回路の動
作速度を速くでき、かつ回路面積を小さくできる半導体
不揮発性記憶装置を提供することにある。

【００２３】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、動作モードに応じてメモリセルが接続さ
れたワード線のドライブ電圧が異なる半導体不揮発性記
憶装置であって、動作起動信号を受けて動作モードに応
じたレベルの信号を出力する低電圧系回路と、上記低電
圧系回路の出力信号をラッチした後、その出力信号が第
１の動作モードを示す場合には信号レベルを第１の電圧
レベルにシフトして上記ワード線に印加し、第２の動作
モードを示す場合には信号レベルを第２の電圧レベルに
シフトして上記ワード線に印加する高電圧系回路と、上
記低電圧系回路と上記高電圧系回路との間の信号転送ラ
インに接続された転送ゲートと、上記第１の動作モード
時には上記転送ゲートを導通状態に制御し、上記第２の
動作モード時には、上記高電圧系回路が低電圧系回路の
出力信号をラッチするまで導通状態に制御し、上記高電
圧系回路がレベルシフトしてワード線に第２の電圧を印
加する期間は非導通状態に制御する転送ゲート制御回路
とを有する。

【００２４】また、本発明では、上記第１の動作は読み
出し動作であり、上記第１の電圧レベルは上記低電圧系
回路の電源電圧レベルである。

【００２５】また、本発明では、上記第２の動作は消去
または書き込み動作であり、上記第２の電圧レベルは上
記低電圧系回路の電源電圧を昇圧した正の高電圧または
負の高電圧である。

【００２６】また、本発明では、上記第１の動作は読み
出し動作であり、上記第１の電圧レベルは上記低電圧系
回路の電源電圧を昇圧し高電圧であり、かつ、上記転送
ゲート制御回路は、第１の動作モード時には、上記転送
ゲートに対して上記低電圧系回路から上記高電圧系回路
への信号の転送を許容し、上記高電圧系回路から低電圧
系回路への電圧の供給を遮断するように制御する。

【００２７】本発明によれば、第１の動作モード時に
は、転送ゲート制御回路により転送ゲートが導通状態に
保持される。この状態で低電圧系回路から第１の動作モ
ードを示す信号が高電圧系回路に転送されラッチされ
る。そして、ラッチ信号が第１のレベルにシフトされて
ワード線に印加される。このとき、第１の電圧が昇圧レ
ベルの場合には、転送ゲートが低電圧系回路から高電圧
系回路への信号の転送を許容し、高電圧系回路から低電
圧系回路への電圧の供給を遮断するように制御され、逆
流が防止される。

【００２８】また、第２の動作モード時には、転送ゲー
ト制御回路により転送ゲートが導通状態に保持される。
この状態で低電圧系回路から第２の動作モードを示す信
号が高電圧系回路に転送されラッチされる。そしてラッ
チしてから、転送ゲートが非導通状態に制御され、高電
圧系回路において信号レベルが第２の電圧レベルにシフ
トされ、ワード線に印加される。

【００２９】

【発明の実施の形態】第１実施形態 図１は、本発明に係るフラッシュメモリのロウデコーダ
回路の第１の実施形態を示す回路図であって、従来例を
示す図９と同一構成部分は同一符号をもって表す。

【００３０】すなわち、図１に示すように、このロウデ
コーダ回路１０ａは、２入力ＮＡＮＤゲート１１０、書
き込み論理反転回路１２０、出力回路１７０、レベルシ
フト回路１８０、転送ゲート１９０、および転送ゲート
制御回路２００により構成されている。

【００３１】ロウデコーダ回路１０ａは、読み出しモー
ド時には、電源電圧Ｖ_CCたとえば３Ｖに設定した電圧Ｖ
ＴＨをワード線ＷＬに印加し、消去モード時は高電圧Ｐ
Ｖ、たとえば１０Ｖをワード線ＷＬに印加し、書き込み
モード時は負の高電圧ＭＶをワード線ＷＬに印加する。

【００３２】ＮＡＮＤゲート１１０の第１入力端子はロ
ウ系アドレスのデコード信号ＡＤＥＣ１の入力ラインに
接続され、第２入力端子は同じくロウ系アドレスのデコ
ード信号ＡＤＥＣ２の入力ラインに接続されている。こ
れらの信号ＡＤＥＣ１，ＡＤＥＣ２は、各動作モードに
は選択時にハイレベルで供給される。

【００３３】書き込み論理反転回路１２０は、ＰＭＯＳ
トランジスタとＮＭＯＳトランジスタのソース・ドレイ
ン同士を接続してなる転送ゲート１２１，１２２、およ
びインバータ１２３〜１２６により構成されている。

【００３４】この書き込み論理反転回路１２０では、Ｎ
ＡＮＤゲート１１０の出力が転送ゲート１２１の一方の
入出力端子ａに接続されているとともに、インバータ１
２３を介して転送ゲート１２２の一方の入出力端子ａに
接続されている。また、インバータ１２４の入力端子は
書き込み信号ＷＲＴの入力ラインに接続され、出力端子
は転送ゲート１２１のＮＭＯＳトランジスタのゲート、
転送ゲート１２２のＰＭＯＳトランジスタのゲート、並
びにインバータ１２５の入力端子に接続されている。そ
して、インバータ１２５の出力端子が転送ゲート１２１
のＰＭＯＳトランジスタのゲートおよび転送ゲート１２
２のＮＭＯＳトランジスタのゲートに接続されている。
転送ゲート１２１および１２２の他方の入出力端子ｂは
インバータ１２６の入力端子に共通に接続されている。
インバータ１２６の出力端子は転送ゲート１９０の一方
の入出力端子に接続されている。

【００３５】ＮＡＮＤゲート１１０および書き込み論理
反転回路１２０によりＶ_CC系回路が構成されており、Ｖ
_CC系回路の出力信号はＡＤＥＣとして転送ゲート１９０
を介してレベルシフト回路１８０に転送される。

【００３６】出力回路１７０ａはＰＭＯＳトランジスタ
１７１およびＮＭＯＳトランジスタ１７２により構成さ
れている。ＰＭＯＳトランジスタ１７１のソースは電圧
ＶＴＨの供給ラインに接続され、ＮＭＯＳトランジスタ
１７２のソースは負の高電圧ＭＶ１の供給ラインに接続
されている。そして、ＮＭＯＳトランジスタ１７１のド
レインおよびＮＭＯＳトランジスタ１７２のドレイン同
士およびゲート同士が接続され、ドレイン同士の接続点
により読み出し／消去／書き込み／ベリファイ用ワード
線ドライブ電圧の出力ノードＮＤ１０が構成され、この
出力ノードＤＮ１０がワード線ＷＬの一端に接続されて
いる。

【００３７】レベルシフト回路１８０はＰＭＯＳトラン
ジスタ１８１，１８２およびＮＭＯＳトランジスタ１８
３，１８４により構成されている。ＰＭＯＳトランジス
タ１８１，１８２のソースは正の高電圧ＰＶ１の供給ラ
インに接続され、ＮＭＯＳトランジスタ１８３，１８４
のソースは負の高電圧ＭＶ１の供給ラインに接続されて
いる。ＰＭＯＳトランジスタ１８１およびＮＭＯＳトラ
ンジスタ１８３のドレイン同士が接続され、その接続点
が転送ゲート１９０の他方の入出力端子ｂ、並びにＰＭ
ＯＳトランジスタ１８２およびＮＭＯＳトランジスタ１
８４のゲートに接続されている。また、ＰＭＯＳトラン
ジスタ１８２およびＮＭＯＳトランジスタ１８４のドレ
イン同士が接続され、その接続点がＰＭＯＳトランジス
タ１８１およびＮＭＯＳトランジスタ１８３のゲート、
並びに出力回路１７０ａのＰＭＯＳトランジスタ１７１
およびＮＭＯＳトランジスタ１７２のゲート同士の接続
点に接続されている。

【００３８】転送ゲート１９０はＰＭＯＳトランジスタ
１９１およびＮＭＯＳトランジスタ１９２のソース・ド
レイン同士を接続して構成されているおり、書き込み論
理反転回路１２０とレベルシフト回路１８０との間に接
続されている。すなわち、一方の入出力端子ａが書き込
み論理反転回路１２０の信号ＡＤＥＣの出力ラインに接
続され、他方の入出力端子ｂがレベルシフト回路１８０
の入力端子としてのＰＭＯＳトランジスタ１８２および
ＮＭＯＳトランジスタ１８４のゲートに接続されてい
る。

【００３９】転送ゲート制御回路２００は、読み出しモ
ードおよびベリファイモード時には、導通制御信号ＴＲ
ＮＳＰを接地電圧レベル（ローレベル）で転送ゲート１
９０のＰＭＯＳトランジスタ１９１のゲートに供給する
とともに、導通制御信号ＴＲＮＳＮを電源電圧Ｖ_CCレベ
ル（ハイレベル）で転送ゲート１９０のＮＭＯＳトラン
ジスタ１９２のゲートに供給する。書き込みモード時に
は、導通制御信号ＴＲＮＳＰを正の高電圧ＰＶレベル
（Ｖ_CC、ハイレベル）で転送ゲート１９０のＰＭＯＳト
ランジスタ１９１１のゲートに供給するとともに、導通
制御信号ＴＲＮＳＮを負の高電圧ＭＶレベル（−１０
Ｖ，ローレベル）で転送ゲート１９０のＮＭＯＳトラン
ジスタ１９２のゲートに供給する。消去モード時には、
導通制御信号ＴＲＮＳＰを正の高電圧ＰＶレベル（１０
Ｖ、ハイレベル）で転送ゲート１９０のＰＭＯＳトラン
ジスタ１９１のゲートに供給するとともに、導通制御信
号ＴＲＮＳＮを負の高電圧ＭＶレベル（接地電圧ＧＮ
Ｄ，ローレベル）で転送ゲート１９０のＮＭＯＳトラン
ジスタ１９２のゲートに供給する。

【００４０】この転送ゲート制御回路２００は、インバ
ータ２０１〜２０３、２入力ＮＡＮＤゲート２０４、転
送ゲートとしてのＮＭＯＳトランジスタ２０５およびＰ
ＭＯＳトランジスタ２０６、並びにレベルシフト回路を
構成するＰＭＯＳトランジスタ２０７〜２０９およびＮ
ＭＯＳトランジスタ２１０〜２１２により構成されてい
る。

【００４１】インバータ２０１の入力端子は書き込みモ
ード時にハイレベルとなる信号ＷＣＰＵＭＰの入力ライ
ンに接続され、出力端子はＮＡＮＤゲート２０４の第１
入力端子に接続されている。インバータ２０２の入力端
子は消去モード時にハイレベルとなる信号ＥＣＰＵＭＰ
の入力ラインに接続され、出力端子はＮＡＤＮゲート２
０４の第２入力端子に接続されている。ＮＡＮＤゲート
２０４の出力端子はインバータ２０３の入力端子に接続
されているとともに、ＰＭＯＳトランジスタ２０６を介
してＰＭＯＳトランジスタ２０９のゲートおよびＮＭＯ
Ｓトランジスタ２１２のゲート、並びにＮＭＯＳトラン
ジスタ２１１のドレインに接続されている。インバータ
２０３の出力端子はＮＭＯＳトランジスタ２０５を介し
てＰＭＯＳトランジスタ２０８のゲートおよびＮＭＯＳ
トランジスタ２１０のゲート、並びにＰＭＯＳトランジ
スタ２０７のドレインに接続されている。ＰＭＯＳトラ
ンジスタ２０７および２０８のソースは正の高電圧ＰＶ
２の供給ラインに接続され、ＮＭＯＳトランジスタ２１
０のソースは接地されている。そして、ＰＭＯＳトラン
ジスタ２０８とＮＭＯＳトランジスタ２１０のドレイン
同士の接続により導通制御信号ＴＲＮＳＰの出力ノード
ＮＤＰが構成され、この出力ノードＮＤＰはＰＭＯＳト
ランジスタ２０７のゲートに接続されている。また、Ｐ
ＭＯＳトランジスタ２０９とＮＭＯＳトランジスタ２１
２のドレイン同士の接続により導通制御信号ＴＲＮＳＮ
の出力ノードＮＤＮが構成され、この出力ノードＮＤＮ
はＮＭＯＳトランジスタ２１１のゲートに接続されてい
る。

【００４２】なお、電圧ＶＴＨ、ＰＶ１，ＰＶ２、ＭＶ
１，ＭＶ２は動作モードに応じて図２に示すような値に
設定される。すなわち、電圧ＶＴＨは、読み出し（Ｒｅ
ａｄ）モード時には電源電圧Ｖ_CC、書き込み（Ｗｒｉｔ
ｅ）モード時には接地電圧ＧＮＤ、書き込みベリファイ
（ＷＶｅｒｉｆｙ）モード時にはしきい値電圧Ｖｔｈ、
および消去（Ｅｒａｓｅ）モード時には１０Ｖに設定さ
れる。正の高電圧ＰＶ１，ＰＶ２は、読み出し（Ｒｅａ
ｄ）モード時には電源電圧Ｖ_CC、書き込み（Ｗｒｉｔ
ｅ）モード時には電源電圧Ｖ_CC、書き込みベリファイ
（Ｗ Ｖｅｒｉｆｙ）モード時には電源電圧Ｖ_CC、およ
び消去（Ｅｒａｓｅ）モード時には１０Ｖに設定され
る。負の高電圧ＭＶ１，ＭＶ２は、読み出し（Ｒｅａ
ｄ）モード時には接地電圧ＧＮＤ、書き込み（Ｗｒｉｔ
ｅ）モード時には−１０Ｖ、書き込みベリファイ（ＷＶ
ｅｒｉｆｙ）モード時には接地電圧ＧＮＤ、および消去
（Ｅｒａｓｅ）モード時には接地電圧ＧＮＤに設定され
る。

【００４３】図３に、正の高電圧ＰＶ１，ＰＶ２および
負の高電圧ＭＶ１，ＭＶ２を生成する昇圧回路３００の
構成例を示す。この昇圧回路３００は、昇圧用クロック
信号ＣＬＫを生成する発振回路４００、正の高電圧生成
回路５００、および負の高電圧生成回路６００により構
成されている。

【００４４】発振回路４００は、２入力ＮＯＲゲート４
０１、４０２、ＮＯＲゲート４０２の出力端子に対して
直列に接続されたインバータ４０３〜４０７、電源電圧
Ｖ_CCの供給ラインとＮＯＲゲート４０２、インバータ４
０３〜４０５の出力端子との間にそれぞれ接続されたＰ
ＭＯＳトランジスタのソース・ドレインを接続してなる
容量素子４０８〜４１１、および接地ラインＧＮＤとＮ
ＯＲゲート４０２、インバータ４０３〜４０５の出力端
子との間にそれぞれ接続されたＮＭＯＳトランジスタの
ソース・ドレインを接続してなる容量素子４１２〜４１
５により構成されている。そして、ＮＯＲゲート４０１
の出力端子がＮＯＲゲート４０２の第１の入力端子に接
続され、ＮＯＲゲート４０２の第２の入力端子にインバ
ータ４０６の出力端子が接続されており、書き込み信号
ＷＲＴまたは消去信号ＥＲＳがハイレベルで入力された
ときに発振しインバータ４０７からクロック信号ＣＬＫ
が出力される。

【００４５】正の高電圧生成回路５００は、２入力ＮＡ
ＮＤゲート５０１、インバータ５０２〜５０４、電源電
圧Ｖ_CCの供給ラインと出力端子ＴPVとの間にダイオード
接続されて直列接続された複数のＮＭＯＳトランジスタ
Ｎ５０１〜Ｎ５０ｍ、ＮＭＯＳトランジスタのソース・
ドレインを接続してなる容量素子Ｃ５０１〜Ｃ５０ｍに
より構成されている。ＮＡＮＤゲート５０１の第１の入
力端子が発振回路４００のインバータ４０７の出力端子
に接続され、第２の入力端子に消去時にハイレベルに設
定される信号ＴＲＮＳＥの入力ラインに接続されてい
る。ＮＡＮＤゲート５０１の出力端子はインバータ５０
２の入力端子、およびインバータ５０３の入力端子に接
続されている。また、インバータ５０３にはインバータ
５０４が直列に接続されている。そして、インバータ５
０２の出力端子が奇数段のＮＭＯＳトランジスタＮ５０
１，Ｎ５０３，…、のソース・ドレインに接続された容
量素子Ｃ５０１，Ｃ５０３に接続され、インバータ５０
４の出力端子が偶数段のＮＭＯＳトランジスタＮ５０
２，Ｎ５０４，…のソース・ドレインに接続された容量
素子Ｃ５０２，Ｃ５０４，…、に接続されている。奇数
段の容量素子Ｃ５０１，Ｃ５０３，…、および偶数段の
容量素子Ｃ５０２，Ｃ５０４，…、には逆相のクロック
信号が供給され、容量結合により順次に昇圧されて正の
高電圧ＰＶ１，ＰＶ２が生成される。

【００４６】負の高電圧生成回路６００は、２入力ＮＡ
ＮＤゲート６０１、インバータ６０２〜６０４、接地電
圧ＧＮＤの供給ラインと出力端子ＴMVとの間にダイオー
ド接続されて直列接続された複数のＰＭＯＳトランジス
タＰ６０１〜Ｐ６０ｍ、ＮＭＯＳトランジスタのソース
・ドレインを接続してなる容量素子Ｃ６０１〜Ｃ６０ｍ
により構成されている。ＮＡＮＤゲート６０１の第１の
入力端子が発振回路４００のインバータ４０７の出力端
子に接続され、第２の入力端子に書き込み時にハイレベ
ルに設定される信号ＴＲＮＳＷの入力ラインに接続され
ている。ＮＡＮＤゲート６０１の出力端子はインバータ
６０２の入力端子、およびインバータ６０３の入力端子
に接続されている。また、インバータ６０３にはインバ
ータ６０４が直列に接続されている。そして、インバー
タ６０２の出力端子が奇数段のＰＭＯＳトランジスタＰ
６０１，Ｐ６０３，…、のソース・ドレインに接続され
た容量素子Ｃ６０１，Ｃ６０３に接続され、インバータ
６０４の出力端子が偶数段のＰＭＯＳトランジスタＰ６
０２，Ｐ６０４，…のソース・ドレインに接続された容
量素子Ｃ６０２，Ｃ６０４，…、に接続されている。奇
数段の容量素子Ｃ６０１，Ｃ６０３，…、および偶数段
の容量素子Ｃ６０２，Ｃ６０４，…、には逆相のクロッ
ク信号が供給され、容量結合により順次に昇圧されて負
の高電圧ＭＶ１，ＭＶ２が生成される。

【００４７】次に、上記構成による動作を説明する。な
お、書き込み動作は図４、消去動作は図５のタイミング
チャートを参照しながら説明する。読み出しモード時
は、信号ＷＣＰＵＭＰおよびＥＣＰＵＭＰがともに非ア
クティブのローレベルで転送ゲート制御回路２００のイ
ンバータ２０１，２０２を介してハイレベルでＮＡＮＤ
ゲート２０４に入力される。その結果、ＮＡＮＤゲート
２０４の出力信号はローレベルとなり、インバータ２０
３でレベル反転され、ハイレベルでＮＭＯＳトランジス
タ２０５を介してＰＭＯＳトランジスタ２０８およびＮ
ＭＯＳトランジスタ２１０のゲートに供給されるととも
に、ローレベルでＰＭＯＳトランジスタ２０６を介して
ＰＭＯＳトランジスタ２０９およびＮＭＯＳトランジス
タ２１２のゲートに供給される。これにより、ＰＭＯＳ
トランジスタ２０８およびＮＭＯＳトランジスタ２１２
が非導通状態に保持され、ＮＭＯＳトランジスタ２１０
およびＰＭＯＳトランジスタ２０９が導通状態に保持さ
れる。

【００４８】その結果、出力ノードＮＤＰは接地レベル
に引き込まれ、接地電圧ＧＮＤレベルの導通制御信号Ｔ
ＲＮＳＰが転送ゲート１９０のＰＭＯＳトランジスタ１
９１のゲートに出力される。一方、出力ノードＮＤＮは
電源電圧Ｖ_CCレベルに引き上げられ、電源電圧Ｖ_CCレベ
ルの導通制御信号ＴＲＮＳＮが転送ゲート１９０のＮＭ
ＯＳトランジスタ１９２のゲートに出力される。これに
より、転送ゲート１９０は導通状態に保持される。

【００４９】また、ロウデコーダ回路１０ａには、アド
レスで選択された時にハイレベルのデコード信号ＡＤＥ
Ｃ１およびＡＤＥＣ２がＮＡＮＤゲート１１０に入力さ
れる。その結果、ＮＡＮＤゲート１１０の出力信号は転
送ゲート１２１およびインバータ１２３を介してハイレ
ベルで転送ゲート１２２に入力される。このとき、書き
込み信号ＷＲＴはローレベルであるから、インバータ１
２４の出力信号がハイレベルで、インバータ１２５の出
力信号がローレベルで転送ゲート１２１，１２２に供給
される。その結果、転送ゲート１２１が導通状態に保持
され、転送ゲート１２２が非導通状態に保持される。

【００５０】したがって、ローレベルの信号がインバー
タ１２６に入力され、ここでレベル反転されてハイレベ
ルの信号が転送ゲート１９０を介してレベルシフト回路
１８０のＰＭＯＳトランジスタ１８２のゲートおよびＮ
ＭＯＳトランジスタ１８４のゲートに入力される。これ
により、ＰＭＯＳトランジスタ１８２が非導通状態に保
持され、ＮＭＯＳトランジスタ１８４が導通状態に保持
される。その結果、ＮＭＯＳトランジスタ１８４のドレ
インが負の高電圧ＭＶ１（読み出し時は接地電圧ＧＮ
Ｄ）に引き下げられる。その結果、ＰＭＯＳトランジス
タ１８１および１７１が導通状態に保持され、ＮＭＯＳ
トランジスタ１８３，１７２が非導通状態に保持され
る。

【００５１】ＰＭＯＳトランジスタ１８１が導通状態に
なったことに伴い、ＰＭＯＳトランジスタ１８２および
ＮＭＯＳトランジスタ１８４のゲート電位は正の高電圧
ＰＶ１（読み出し時は電源電圧Ｖ_CC）に保持され、ＰＭ
ＯＳトランジスタ１８２が非導通状態に、ＮＭＯＳトラ
ンジスタ１８４が導通状態に安定に保持される。また、
出力回路１７０ａのＰＭＯＳトランジスタ１７１が導通
状態になったことに伴い、出力ノードＮＤ１０が電圧Ｖ
ＴＨ（読み出し時には電源電圧Ｖ_CC）に引き上げられ、
ワード線ＷＬの一端側に印加される。

【００５２】以上の読み出し時において、レベルシフト
回路が１段であるため、ワード線の立ち上がりは従来回
路に比べて高速に行われる。

【００５３】書き込みモード時は、ロウデコーダ回路１
０ａには、アドレスが選択されている時、ハイレベルの
デコード信号ＡＤＥＣ１およびＡＤＥＣ２がＮＡＮＤゲ
ート１１０に入力される。その結果、ＮＡＮＤゲート１
１０の出力信号は転送ゲート１２１およびインバータ１
２４を介してハイレベルで転送ゲート１２２に入力され
る。このとき、書き込み信号ＷＲＴはハイレベルである
から、インバータ１２４の出力信号がローレベルで、イ
ンバータ１２５の出力信号がハイレベルで転送ゲート１
２１，１２２に供給される。その結果、転送ゲート１２
１が非導通状態に保持され、転送ゲート１２２が導通状
態に保持される。

【００５４】したがって、ハイレベルの信号がインバー
タ１２６に入力され、ここでレベル反転されてローレベ
ルの信号が、すなわち書き込み論理が反転されて転送ゲ
ート１９０に入力される。

【００５５】この書き込みモード時には、図４（ｃ）お
よび（ｆ）に示すように、書き込み信号ＷＲＴがハイレ
ベルになってからしばらくの間は信号ＷＣＰＵＭＰがロ
ーレベルであるから（ＥＣＰＵＭＰはローレベル）、上
述した読み出しモード時と同様に、転送ゲート制御回路
２００から導通制御信号ＴＲＮＳＰが接地レベル、導通
制御信号ＴＲＮＳＮが電源電圧Ｖ_CCレベルに保持され、
転送ゲート１９０が導通状態に保持される。したがっ
て、書き込み論理反転回路１２０の出力信号ＡＤＥＣは
転送ゲート１９０を介してレベルシフト回路１８０に入
力される。すなわち、ローレベルの信号ＡＤＥＣがレベ
ルシフト回路１８０のＰＭＯＳトランジスタ１８２のゲ
ートおよびＮＭＯＳトランジスタ１８４のゲートに入力
される。これにより、ＰＭＯＳトランジスタ１８２が導
通状態に保持され、ＮＭＯＳトランジスタ１８４が非導
通状態に保持される。その結果、ＰＭＯＳトランジスタ
１８２のドレインが正の高電圧ＰＶ１（電源電圧Ｖ_cc）
に引き上げられる。その結果、ＰＭＯＳトランジスタ１
８１および１７１が非導通状態に保持され、ＮＭＯＳト
ランジスタ１８３，１７２が導通状態に保持される。

【００５６】ＮＭＯＳトランジスタ１８３が導通状態に
なったことに伴い、ＰＭＯＳトランジスタ１８２および
ＮＭＯＳトランジスタ１８４のゲート電位は負の高電圧
ＭＶ１（この時点では接地電圧ＧＮＤ）に保持され、Ｐ
ＭＯＳトランジスタ１８２が導通状態に、ＮＭＯＳトラ
ンジスタ１８４が非導通状態に安定に保持される。すな
わち、信号ＡＤＥＣがレベルシフト回路１８０にラッチ
される。

【００５７】そして、図４（ｆ）に示すように、信号Ｗ
ＣＰＵＭＰがハイレベルに切り換わる。その結果、転送
ゲート制御回路２００のＮＡＮＤゲート２０４の出力信
号はハイレベルとなり、インバータ２０３でレベル反転
され、ローレベルでＮＭＯＳトランジスタ２０５を介し
てＰＭＯＳトランジスタ２０８およびＮＭＯＳトランジ
スタ２１０のゲートに供給されるとともに、ハイレベル
でＰＭＯＳトランジスタ２０６を介してＰＭＯＳトラン
ジスタ２０９およびＮＭＯＳトランジスタ２１２のゲー
トに供給される。これにより、ＰＭＯＳトランジスタ２
０８およびＮＭＯＳトランジスタ２１２が導通状態に保
持され、ＮＭＯＳトランジスタ２１０およびＰＭＯＳト
ランジスタ２０９が非導通状態に保持される。

【００５８】その結果、出力ノードＮＤＰは正の高電圧
ＰＶ２（このときは昇圧回路は駆動されておらず電源電
圧Ｖ_CC）に引き上げられ、Ｖ_CCレベルの導通制御信号Ｔ
ＲＮＳＰが転送ゲート１９０のＰＭＯＳトランジスタ１
９１のゲートに出力される。一方、出力ノードＮＤＮは
接地電圧レベルに引き下げられ、接地レベルの導通制御
信号ＴＲＮＳＮが転送ゲート１９０のＮＭＯＳトランジ
スタ１９２のゲートに出力される。これにより、転送ゲ
ート１９０は非導通状態に切り換わり、Ｖ_CC系回路と高
圧系のレベルシフト回路１８０とが切り離される。

【００５９】また、信号ＷＣＰＵＭＰがハイレベルに切
り換わったと略同じタイミングで昇圧回路用の信号ＴＲ
ＮＳＷがハイレベルで負の高電圧生成回路６００に供給
される。また発振回路４００にはすでにハイレベルの書
き込み信号ＷＲＴが供給されていることから、負の高電
圧生成回路６００においてたとえば−１０Ｖが生成さ
れ、レベルシフト回路１８０および転送ゲート制御回路
２００に供給される。このとき、負の高電圧ＭＶ１およ
び導通制御信号ＴＲＮＳＮは−１０Ｖにレベルシフトさ
れるが、レベルシフト回路１８０のラッチデータはその
ままで、ラッチデータと同じ論理の信号がＶ_CC／−１０
Ｖにレベルシフトされ、出力回路１７０ａを介してワー
ド線ＷＬに現れる。すなわち、選択されたワード線ＷＬ
に−１０Ｖ、非選択のワード線ＷＬに０Ｖが印加され
る。

【００６０】この１回の書き込み動作が終了すると、図
４（ｆ）に示すように、信号ＷＣＰＵＭＰがローレベル
に切り換えられた後、信号ＴＲＮＳＷがローレベルに切
り換えられる。これにより、昇圧回路３００の動作が停
止され、さらに導通制御信号ＴＲＮＳＰが接地レベル、
ＴＲＮＳＮが電源電圧Ｖ_CCレベルに切り換わり転送ゲー
ト１９０が導通状態に切り換わる。また、これと並行し
て、図４（ｃ）に示すように、書き込み信号ＷＲＴがロ
ーレベルに切り換えられ、Ｖ_CC系回路の出力信号ＡＤＥ
Ｃに信号ＡＤＥＣ１，ＡＤＥＣ２の論理積の結果が現
れ、転送ゲート１９０を介してレベルシフト回路１８０
にラッチされる。そして、出力回路１７０ａへの供給電
圧ＶＴＨがベリファイ時のワード線電圧Ｖｔｈに設定さ
れ、最終的に選択されたワード線ＷＬにＶｔｈ、非選択
のワード線ＷＬに０Ｖが印加される。

【００６１】消去モード時は、ロウデコーダ回路１０ａ
には、アドレス選択時にハイレベルのデコード信号ＡＤ
ＥＣ１およびＡＤＥＣ２がＮＡＮＤゲート１１０に入力
される。その結果、ＮＡＮＤゲート１１０の出力信号は
転送ゲート１２１およびインバータ１２４を介してハイ
レベルで転送ゲート１２２に入力される。このとき、書
き込み信号ＷＲＴはローレベルであるから、インバータ
１２４の出力信号がハイレベルで、インバータ１２５の
出力信号がローレベルで転送ゲート１２１，１２２に供
給される。その結果、転送ゲート１２１が導通状態に保
持され、転送ゲート１２２が非導通状態に保持される。

【００６２】したがって、ローレベルの信号がインバー
タ１２６に入力され、ここでレベル反転されてハイレベ
ルの信号が転送ゲート１９０に入力される。

【００６３】この消去モード時には、図５（ｇ）に示す
ように、当初の期間信号ＥＣＰＵＭＰがローレベルであ
るから（ＷＣＰＵＭＰはローレベル）、上述した読み出
しモード時と同様に、転送ゲート制御回路２００から導
通制御信号ＴＲＮＳＰが接地レベル、導通制御信号ＴＲ
ＮＳＮが電源電圧Ｖ_CCレベルに保持され、転送ゲート１
９０が導通状態に保持される。したがって、書き込み論
理反転回路１２０の出力信号ＡＤＥＣは転送ゲート１９
０を介してレベルシフト回路１８０に入力される。すな
わち、ハイレベルの信号ＡＤＥＣがレベルシフト回路１
８０のＰＭＯＳトランジスタ１８２のゲートおよびＮＭ
ＯＳトランジスタ１８４のゲートに入力される。これに
より、ＰＭＯＳトランジスタ１８２が非導通状態に保持
され、ＮＭＯＳトランジスタ１８４が導通状態に保持さ
れる。その結果、ＮＭＯＳトランジスタ１８４のドレイ
ンが負の高電圧ＭＶ１（接地電圧ＧＮＤ）に引き下げら
れる。その結果、ＰＭＯＳトランジスタ１８１および１
７１が導通状態に保持され、ＮＭＯＳトランジスタ１８
３，１７２が非導通状態に保持される。

【００６４】ＰＭＯＳトランジスタ１８１が導通状態に
なったことに伴い、ＰＭＯＳトランジスタ１８２および
ＮＭＯＳトランジスタ１８４のゲート電位は正の高電圧
ＰＶ１（この時点では電源電圧Ｖ_CC）に保持され、ＰＭ
ＯＳトランジスタ１８２が非導通状態に、ＮＭＯＳトラ
ンジスタ１８４が導通状態に安定に保持される。すなわ
ち、信号ＡＤＥＣがレベルシフト回路１８０にラッチさ
れる。

【００６５】そして、図４（ｇ）に示すように、信号Ｅ
ＣＰＵＭＰがハイレベルに切り換わる。その結果、転送
ゲート制御回路２００のＮＡＮＤゲート２０４の出力信
号はハイレベルとなり、インバータ２０３でレベル反転
され、ローレベルでＮＭＯＳトランジスタ２０５を介し
てＰＭＯＳトランジスタ２０８およびＮＭＯＳトランジ
スタ２１０のゲートに供給されるとともに、ハイレベル
でＰＭＯＳトランジスタ２０６を介してＰＭＯＳトラン
ジスタ２０９およびＮＭＯＳトランジスタ２１２のゲー
トに供給される。これにより、ＰＭＯＳトランジスタ２
０８およびＮＭＯＳトランジスタ２１２が導通状態に保
持され、ＮＭＯＳトランジスタ２１０およびＰＭＯＳト
ランジスタ２０９が非導通状態に保持される。

【００６６】その結果、出力ノードＮＤＰは正の高電圧
ＰＶ２（このときは昇圧回路は駆動されておらず電源電
圧Ｖ_CC）に引き上げられ、Ｖ_CCレベルの導通制御信号Ｔ
ＲＮＳＰが転送ゲート１９０のＰＭＯＳトランジスタ１
９１のゲートに出力される。一方、出力ノードＮＤＮは
接地電圧レベルに引き上げられ、接地レベルの導通制御
信号ＴＲＮＳＮが転送ゲート１９０のＮＭＯＳトランジ
スタ１９２のゲートに出力される。これにより、転送ゲ
ート１９０は非導通状態に切り換わり、Ｖ_CC系回路と高
圧系のレベルシフト回路１８０とが切り離される。

【００６７】また、信号ＷＣＰＵＭＰがハイレベルに切
り換わったと同じタイミングで昇圧回路用の信号ＴＲＮ
ＳＥがハイレベルで正の高電圧生成回路５００に供給さ
れる。また発振回路４００にはハイレベルの消去信号Ｅ
ＲＳが供給されていることから、昇圧動作が開始され、
正の高電圧生成回路５００において１０Ｖが生成され、
レベルシフト回路１８０および転送ゲート制御回路２０
０に供給される。このとき、正の高電圧ＰＶ１，ＰＶ
２，電圧ＶＴＨおよび導通制御信号ＴＲＰＳＮは１０Ｖ
にレベルシフトされる。これに伴い選択されたワード線
ＷＬに１０Ｖ、非選択のワード線ＷＬに０Ｖが印加さ
れ、消去動作が行われる。

【００６８】図４（ｇ）に示すように、信号ＥＣＰＵＭ
Ｐがローレベルに切り換えられ消去動作が終了すると昇
圧回路３００の動作が停止され、さらに導通制御信号Ｔ
ＲＮＳＰが接地レベル、ＴＲＮＳＮが電源電圧Ｖ_CCレベ
ルに切り換わり転送ゲート１９０が導通状態に切り換わ
る。

【００６９】以上説明したように、本実施形態によれ
ば、読み出し時のデコード動作を高速化でき、また、レ
イアウト面積を従来回路に比べて大幅に縮小できる利点
がある。

【００７０】第２実施形態 図６は、本発明に係るフラッシュメモリのロウデコーダ
回路の第２の実施形態を示す回路図である。

【００７１】本第２の実施形態と上述した第１の実施形
態と異なる点は、第１の実施形態では読み出し時のワー
ド線電圧を電源電圧Ｖ_CCに設定していたが、これを昇圧
電圧、たとえば４Ｖにしたことにある。

【００７２】このワード線電圧を昇圧電圧とする場合に
は、昇圧電圧がＶ_CC系回路に逆流してしまうことから、
これを防止するために転送ゲート１９０にＶ_CC以上をカ
ットオフさせる必要がある。そのため、本第２の実施形
態では、転送ゲート制御回路２００ａにおいて、図１の
インバータ２０３の代わりに、２入力ＮＯＲゲート２１
３を設け、ＮＯＲゲート２１３の第１の入力端子をＮＡ
ＮＤゲート２０４の出力端子に接続し、第２の入力端子
を読み出し制御信号ＭＲＥＡＤの入力ラインに接続して
いる。また、電源電圧Ｖ_CC系回路では、論理反転回路１
２０ａにおいて、インバータ１２３を転送ゲート１２２
の前段の代わりに転送ゲート１２１の前段に配置してい
る。また、高圧系回路では、レベルシフト回路１８０ａ
の出力段に、高電圧ＰＶ１とＭＶ１の供給ライン間にド
レイン同士、およびゲート同士が接続されたＰＭＯＳト
ランジスタ１８５およびＮＭＯＳトランジスタ１８６を
設け、そのドレイン同士の接続点を出力回路１７０ａの
入力に接続している。

【００７３】また、各動作モード時の設定電圧を図７に
示す。図７に示すように、読み出しモード時に導通制御
信号ＴＲＮＳＰが昇圧電圧４Ｖに設定され、導通制御信
号ＴＲＮＳＮが電源電圧Ｖ_CCに設定される。

【００７４】このような構成おいて、読み出しモード時
には、信号ＭＲＥＡＤがハイレベルで転送ゲート制御回
路２００ａのＮＯＲゲート２１３に入力される。また、
信号ＷＣＰＵＭＰおよびＥＣＰＵＭＰがともに非アクテ
ィブのローレベルで転送ゲート制御回路２００のインバ
ータ２０１，２０２を介してハイレベルでＮＡＮＤゲー
ト２０４に入力される。その結果、ＮＯＲゲート２１３
の出力信号はローレベルとなりＮＭＯＳトランジスタ２
０５を介してＰＭＯＳトランジスタ２０８およびＮＭＯ
Ｓトランジスタ２１０のゲートに供給されるとともに、
ＮＡＮＤゲート２０４の出力信号がローレベルでＰＭＯ
Ｓトランジスタ２０６を介してＰＭＯＳトランジスタ２
０９およびＮＭＯＳトランジスタ２１２のゲートに供給
される。これにより、ＰＭＯＳトランジスタ２０８およ
び２０９が導通状態に保持され、ＮＭＯＳトランジスタ
２１０および２１２が非導通状態に保持される。

【００７５】その結果、出力ノードＮＤＰは昇圧電圧４
Ｖに引き上げられ、４Ｖレベルの導通制御信号ＴＲＮＳ
Ｐが転送ゲート１９０のＰＭＯＳトランジスタ１９１の
ゲートに出力される。一方、出力ノードＮＤＮは電源電
圧Ｖ_CCレベルに引き上げられ、電源電圧Ｖ_CCレベルの導
通制御信号ＴＲＮＳＮが転送ゲート１９０のＮＭＯＳト
ランジスタ１９２のゲートに出力される。これにより、
転送ゲート１９０においてはＮＭＯＳトランジスタ１９
２のみゲート電圧が電源電圧Ｖ_CCの導通状態に保持さ
れ、ＰＭＯＳトランジスタ１９１は非導通状態に保持さ
れる。

【００７６】また、ロウデコーダ回路１０ｂには、アド
レス選択時にハイレベルのデコード信号ＡＤＥＣ１およ
びＡＤＥＣ２がＮＡＮＤゲート１１０に入力される。そ
の結果、ＮＡＮＤゲート１１０の出力信号は転送ゲート
１２２およびインバータ１２３を介してハイレベルで転
送ゲート１２１に入力される。このとき、書き込み信号
ＷＲＴはローレベルであるから、インバータ１２４の出
力信号がハイレベルで、インバータ１２５の出力信号が
ローレベルで転送ゲート１２１，１２２に供給される。
その結果、転送ゲート１２１が導通状態に保持され、転
送ゲート１２２が非導通状態に保持される。

【００７７】したがって、ハイレベルの信号がインバー
タ１２６に入力され、ここでレベル反転されてローレベ
ルの信号が転送ゲート１９０を介してレベルシフト回路
１８０のＰＭＯＳトランジスタ１８２のゲートおよびＮ
ＭＯＳトランジスタ１８４のゲートに入力される。これ
により、ＰＭＯＳトランジスタ１８２が導通状態に保持
され、ＮＭＯＳトランジスタ１８４が非導通状態に保持
される。その結果、ＰＭＯＳトランジスタ１８２のドレ
インが正の高電圧ＰＶ１（読み出し時は４Ｖ）に引き上
げられる。その結果、ＰＭＯＳトランジスタ１８１およ
び１８５が非導通状態に保持され、ＮＭＯＳトランジス
タ１８３，１８６が導通状態に保持される。これによ
り、ＰＭＯＳトランジスタ１７１のゲートに負の高電圧
ＭＶ１（読み出し時は接地電圧ＧＮＤ）が印加されるこ
とから、ＰＭＯＳトランジスタ１７１が導通状態に保持
され、出力ノードＮＤ１０が電圧ＶＴＨ（読み出し時に
は４Ｖ）に引き上げれ、ワード線ＷＬの一端側に印加さ
れる。

【００７８】一方アドレス非選択時にはデコード信号Ａ
ＤＥＣ１およびＡＤＥＣ２のうち、少なくとも一方はロ
ーレベルであるため、ＮＡＮＤゲート１１０の出力信号
はハイレベルであり、転送ゲート１２２およびインバー
タ１２３を介してローレベルで転送ゲート１２１に入力
される。このとき、書き込み信号ＷＲＴはローレベルで
あるから、インバータ１２４の出力信号がハイレベル
で、インバータ１２５の出力信号がローレベルで転送ゲ
ート１２１、１２２に供給される。その結果、転送ゲー
ト１２１が導通状態に保持され、転送ゲート１２２が非
導通状態に保持される。

【００７９】したがって、ローレベルの信号がインバー
タ１２６に入力され、ここでレベル反転されてハイレベ
ルの信号（電源電圧Ｖ_CC）が転送ゲート１９０に入力さ
れる。ここで、転送ゲート１９０は、転送ゲート制御信
号からの信号によりＰＭＯＳトランジスタ１９１は非導
通状態に保持され、ＮＭＯＳトランジスタ１９２はゲー
ト電圧が電源電圧Ｖ_CCの導通状態に保持されている。し
たがって、転送ゲート１９０を通った電源電圧Ｖ_CCレベ
ルのハイレベルの信号はＶ_th落ちして、Ｖ_CC−Ｖ
_thn （ＮＭＯＳトランジスタ１９２のしきい値電圧）と
なってＰＭＯＳトランジスタ１８２とＮＭＯＳトランジ
スタ１８４のゲートに入力される。これによりＰＭＯＳ
トランジスタ１８２及びＮＭＯＳトランジスタ１８４が
共に導通状態になるが、ＮＭＯＳトランジスタ１８４の
方が強く導通状態となるため、ＰＭＯＳトランジスタ１
８２とＮＭＯＳトランジスタ１８４のドレイン同士の接
線点は接地電圧以上のローレベルとなる。このローレベ
ルがＰＭＯＳトランジスタ１８１とＮＭＯＳトランジス
タ１８３のゲートに加えられ、両トランジスタが導通状
態となるが、ＰＭＯＳトランジスタ１８１の方が強く導
通状態となるため、ＰＭＯＳトランジスタ１８１とＮＭ
ＯＳトランジスタ１８３のドレイン同士の接続点はＰＶ
１（４Ｖ）以下ではあるが、転送ゲート１９０から転送
された電圧Ｖ_CC−Ｖ_thn より高いハイレベルとなってＰ
ＭＯＳトランジスタ１８２とＮＭＯＳトランジスタ１８
４のゲートに印加される。このラッチのフィードバック
により、最終的にＰＭＯＳトランジスタ１８１とＮＭＯ
Ｓトランジスタ１８３のドレイン同志の接続点はＰＶ１
と同じ４Ｖとなる。このとき、転送ゲート１９０のＰＭ
ＯＳトランジスタ１９１は非導通状態でＮＭＯＳトラン
ジスタ１９２はゲート電圧が電源電圧Ｖ_CCであるためＶ
_CC−Ｖ_thn 以上の電圧はＶ_CC系回路には伝わらずＶ_CC系
回路は保護される。

【００８０】以上の読み出し時において、レベルシフト
回路が１段であるため、ワード線の立ち上がりは従来回
路に比べて高速に行われる。

【００８１】本第２の実施形態によれば、読み出し時の
デコード動作を高速化でき、また、レイアウト面積は第
１の実施形態の場合よりは大きくなるが、従来回路に比
べて大幅に縮小できる。

【００８２】

【発明の効果】以上説明したように、本発明によれば、
読み出し時のデコード動作を高速化でき、また、レイア
ウト面積を従来回路に比べて大幅に縮小できる。

【図面の簡単な説明】

【図１】本発明に係るフラッシュメモリのロウデコーダ
回路の第１の実施形態を示す回路図である。

【図２】図１の回路における動作モードに応じた各設定
電圧を示す図である。

【図３】本発明に係る昇圧回路の構成例を示す回路図で
ある。

【図４】図１の回路における書き込み時のタイミングチ
ャートである。

【図５】図１の回路における消去時のタイミングチャー
トである。

【図６】本発明に係るフラッシュメモリのロウデコーダ
回路の第２の実施形態を示す回路図である。

【図７】図６の回路における動作モードに応じた各設定
電圧を示す図である。

【図８】フラッシュメモリの書き込み、消去時の印加電
圧を説明するための図である。

【図９】従来のフラッシュメモリのロウデコーダ回路の
構成例を示すブロック図である。

【符号の説明】

１０ａ，１０ｂ…ロウデコーダ回路、１１０…ＮＡＮＤ
ゲート、１２０，１２０ａ…書き込み論理反転回路、１
７０ａ…出力回路、１８０，１８０ｂ…レベルシフト回
路、１９０…転送ゲート、２００，２００ａ…転送ゲー
ト制御回路、３００…昇圧回路、４００…発振回路、５
００…正の高電圧生成回路、６００…負の高電圧生成回
路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 動作モードに応じてメモリセルが接続さ
   れたワード線のドライブ電圧が異なる半導体不揮発性記
   憶装置であって、 動作起動信号を受けて動作モードに応じたレベルの信号
   を出力する低電圧系回路と、 上記低電圧系回路の出力信号をラッチした後、その出力
   信号が第１の動作モードを示す場合には信号レベルを第
   １の電圧レベルにシフトして上記ワード線に印加し、第
   ２の動作モードを示す場合には信号レベルを第２の電圧
   レベルにシフトして上記ワード線に印加する高電圧系回
   路と、 上記低電圧系回路と上記高電圧系回路との間の信号転送
   ラインに接続された転送ゲートと、 上記第１の動作モード時には上記転送ゲートを導通状態
   に制御し、上記第２の動作モード時には、上記高電圧系
   回路が低電圧系回路の出力信号をラッチするまで導通状
   態に制御し、上記高電圧系回路がレベルシフトしてワー
   ド線に第２の電圧を印加する期間は非導通状態に制御す
   る転送ゲート制御回路とを有する半導体不揮発性記憶装
   置。
2. 【請求項２】 上記第１の動作は読み出し動作であり、
   上記第１の電圧レベルは上記低電圧系回路の電源電圧レ
   ベルである請求項１記載の半導体不揮発性記憶装置。
3. 【請求項３】 上記第２の動作は消去または書き込み動
   作であり、上記第２の電圧レベルは上記低電圧系回路の
   電源電圧を昇圧した正の高電圧または負の高電圧である
   請求項１記載の半導体不揮発性記憶装置。
4. 【請求項４】 上記第１の動作は読み出し動作であ
   り、上記第１の電圧レベルは上記低電圧系回路の電源電
   圧を昇圧し高電圧であり、 かつ、上記転送ゲート制御回路は、第１の動作モード時
   には、上記転送ゲートに対して上記低電圧系回路から上
   記高電圧系回路への信号の転送を許容し、上記高電圧系
   回路から低電圧系回路への電圧の供給を遮断するように
   制御する請求項１記載の半導体不揮発性記憶装置。