KR950020748A - 반도체 기억장치 - Google Patents

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Abstract

[목적]
복수개의 제어게이트에 동일한 데이터를 동시에 기록할 수 있는 반도체 기억장치를 제공한다.
[구성]
NAND셀형 EEPROM은, 복수개의 비트선(BL)과, 이 비트선과 교차하여 배설된 복수개의 제어게이트선(CG) 및, 상기 제어게이트선에 의해 구동되어 데이터를 선택적으로 기억하고 상기 비트선에 데이터를 공급하거나 상기 비트선으로부터 데이터를 수신하는 메모리셀(MC)을 갖추고 있다. 상기 메모리셀은 복수개의 셀 열을 구성한다. 각 셀 열을 구성하는 메모리셀은 공통 선택게이트 트랜지스터를 매개해서 하나의 비트선에 직렬로 접속된다. 복수개의 데이터 래치회로(DL)는 상기 비트선에 각각 설치되어 상기 제어게이트선에 의해 선택된 메모리셀에 기록하는 데이터를 기억한다. 더욱이, 복수개의 선택게이트 구동회로(DRV)는 상기 셀 열에 대응하여 각각 설치되어 제어게이트선을 구동한다. 행디코더(R/D)는 상기 제어게이트선과 상기 선택게이트 구동회로를 구동하기 위한 행어드레스를 디코드한다. 복수개의 블럭 어드레스 래치회로(BAL)는 상기 선택게이트 구동회로에 대응하여 각각 설치되어 상기 행디코더에 의한 행어드레스에서 유도된 신호를 일시적으로 기억함으로써, 데이터의 기록시에 상기 선택게이트 구동회로중의 적어도 2개를 동시에 선택한다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 반도체 기억장치의 메모리셀 어레이와 주변회로를 나타낸 블럭도.
제3도(a) 및 제3도(b)는 본 발명의 제2실시예에 따른 NAND셀형 EEPROM의 메모리셀 어레이와 주변회로를 나타낸 블럭도.

Claims (20)

  1. 복수개의 비트선(BL)과, 상기 비트선과 교차하여 배설된 복수개의 워드선(WL), 상기 워드선에 전위를 인가함으로써 구동되어 데이터를 선택적으로 기억하고 상기 비트선에 데이터를 공급하거나 상기 비트선으로부터 데이터를 수신하는 복수개의 메모리셀(MC), 상기 비트선에 각각 설치되어 상기 워드선에 의해 선택된 메모리셀에 기록하는 데이터를 기억하는 복수개의 데이터 래치회로(DL), 상기 워드선을 구동하기 위한 행어드레스를 디코드하는 행디코더(R/D) 및, 상기 워드선에 각각 설치되어 상기 행디코더에 의한 행어드레스에서 유도된 신호를 일시적으로 기억함으로써, 데이터의 기록시에 상기 워드선중의 적어도 2개를 동시에 선택하는 복수개의 어드레스 래치/워드선 구동회로(AL)를 구비한 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 메모리셀(MC)은, 상기 비트선(BL)과 상기 워드선(WL)의 교차위치에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  3. 제2항에 있어서, EEPROM인 것을 특징으로 하는 반도체 기억장치.
  4. 제2항에 있어서, DRAM인 것을 특징으로 하는 반도체 기억장치.
  5. 제2항에 있어서, SRAM인 것을 특징으로 하는 반도체 기억장치.
  6. 제1항에 있어서, 상기 메모리셀(MC)은, 그 중에서 선택되어 공통 선택게이트 트랜지스터를 매개해서 하나의 비트선(BL)에 접속되는 복수개가 각기 셀유니트를 구성하는 것을 특징으로 하는 반도체 기억장치.
  7. 제6항에 있어서, 각 셀 유니트의 메모리셀이 관련 비트선에 관해 직렬로 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  8. 제6항에 있어서, 각 셀 유니트의 메모리셀이 관련 비트선에 관해 병렬로 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  9. 제6항에 있어서, 데이터의 기록시에 각 셀 열의 메모리셀의 워드선이 임의로 선택되는 것을 특징으로 하는 반도체 기억장치.
  10. 제1항에 있어서, 상기 데이터 래치회로(DL) 각각은, 비트선 센스앰프와, 데이터가 메모리셀에 기록되어 있는가 어떤가와 데이터를 기록하기 위해 선택되어 있는 상기 워드선중 어느 것이 검증이 수행될 때에 다시 선택되는가에 관한 검증을 수행하는 검증 데이터독출회로로서 기능하는 것을 특징으로 하는 반도체 기억장치.
  11. 복수개의 비트선(BL)과, 상기 비트선과 교차하여 배설된 복수개의 제어게이트선(CG), 상기 제어게이트선에 전위를 인가함으로써 구동되어 데이터를 선택적으로 기억하고 상기 비트선에 데이터를 공급하거나 상기 비트선으로부터 데이터를 수신하며, 그 중에서 선택되어 공통 선택게이트 트랜지스터를 매개해서 하나의 비트선에 접속되는 복수개가 각기 셀 유니트를 구성하는 복수개의 메모리셀(MC), 상기 비트선에 각각 설치되어 상기 제어게이트에 의해 선택된 메모리셀에 기록하는 데이터를 기억하는 복수개의 데이터 래치회로(DL), 상기 셀 열에 대응하여 각각 설치되어 각 셀 유니트의 메모리셀의 제어게이트선을 구동하는 복수개의 선택게이트 구동회로(DRV), 상기 제어게이트선과 상기 선택게이트 구동회로를 구동하기 위한 행어드레스 디코드하는 행디코더(R/D) 및, 상기 선택게이트 구동회로에 대응하여 각각 설치되어 상기 행디코더에 의한 행어드레스에서 유도된 신호를 일시적으로 기억함으로써, 데이터의 기록시에 상기 선택게이트 구동회로중의 적어도 2개를 동시에 선택하는 복수개의 블록 어드레스 래치회로(BAL)를 구비한 것을 특징으로 하는 반도체 기억장치.
  12. 제11항에 있어서, 각 셀 유니트의 메모리셀이 관련 비트선에 관해 직렬로 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  13. 제11항에 있어서, 각 셀 유니트의 메모리셀이 관련 비트선에 관해 병렬로 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  14. 제11항에 있어서, 데이터의 기록시에 각 셀 유니트의 메모리셀의 제어게이트선이 임의로 선택되는 것을 특징으로 하는 반도체 기억장치.
  15. 제11항에 있어서, 상기 블록 어드레스 래치회로(BAL)는, 데이터의 소거시에 상기 선택게이트 구동회로(DRV) 중의 2개를 동시에 선택가능하게 되어 있는 것을 특징으로 하는 반도체 기억장치.
  16. 제11항에 있어서, 서로 병렬로 배설되어, 데이터의 기록시에 각각 개방 및 단락되고 데이터의 소거시에 각각 단락 및 개방되어 각 블록 어드레스 래치회로(RAL)의 출력을 관련 선택게이트 구동회로(DRV)에 공급하는 제1 및 제2전송게이트(GT1,GT2)를 더 구비하고, 각 블록 어드레스 래치회로의 출력을 각각 반전, 비반전상태에서 상기 제1 및 제2전송게이트(GT1,GT2)에 공급하는 것을 특징으로 하는 반도체 기억장치.
  17. 제11항에 있어서, 상기 선택게이트 구동회로(DRV)에 대응하여 설치되어 데이터의 소거시에 상기 선택게이트 구동회로중의 적어도 2개를 동시에 선택하는 복수개의 추가 블록 어드레스 래치회로(BALY)를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  18. 제11항에 있어서, 상기 데이터 래치회로(DL)는 각각, 비트선 센스앰프와, 데이터가 메모리셀에 기록되어 있는가 어떤가와 데이터를 기록하기 위해 선택되어 있는 상기 워드선중 어느 것이 검증이 수행될 때에 다시 선택되는가에 관한 검증을 수행하는 검증 데이터독출회로로서 기능하는 것을 특징으로 하는 반도체 기억장치.
  19. 복수개의 비트선(BL)과, 상기 비트선과 교차하여 배설된 복수개의 제어게이트선(CG), 상기 제어게이트선에 전위를 인가함으로써 구동되어 데이터를 선택적으로 기억하고 상기 비트선에 데이터를 공급하거나 상기 비트선으로부터 데이터를 수신하며, 그 중에서 선택되어 공통 선택게이트 트랜지스터를 매개해서 하나의 비트선에 직렬로 접속되는 복수개가 각기 셀 유니트를 구성하는 복수개의 메모리셀(MC), 상기 비트선에 각각 설치되어 상기 제어게이트선에 의해 선택된 메모리셀에 기록하는 데이터를 기억하는 복수개의 데이터 래치회로(DL), 상기 셀 유니트에 대응하여 각각 설치되어 각 셀 유니트의 메모리셀의 제어게이트선을 구동하는 복수개의 선택게이트 구동회로(DRV) 및, 상기 제어게이트선과 상기 선택게이트 구동회로를 구동하기 위한 행어드레스를 디코드하는 행디코더(R/D)를 구비하고, 데이터기록시에 각 셀 유니트의 메모리셀의 제어게이트선을 임의로 선택하는 것을 특징으로 하는 반도체 기억장치.
  20. 제19항에 있어서, 상기 선택게이트 구동회로에 대응하여 각각 설치되어 상기 행디코더에 의한 행어드레스에서 유도된 신호를 일시적으로 기억함으로써, 데이터의 기록시에 상기 선택게이트 구동회로중의 적어도 2개를 동시에 선택하는 복수개의 블록 어드레스 래치회로(BAL)를 더 구비한 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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