JPH04109712A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
- Publication number
- JPH04109712A JPH04109712A JP2227729A JP22772990A JPH04109712A JP H04109712 A JPH04109712 A JP H04109712A JP 2227729 A JP2227729 A JP 2227729A JP 22772990 A JP22772990 A JP 22772990A JP H04109712 A JPH04109712 A JP H04109712A
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- JP
- Japan
- Prior art keywords
- level
- channel mos
- input
- buffer circuit
- input buffer
- Prior art date
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- Pending
Links
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力バッファ回路に係り、特に相補型ＭＯ３（
０ＭＯ８）トランジスタを用いた半導体集積回路素子か
らなり、入力端子に利用できる入力バッファ回路に関す
る。
０ＭＯ８）トランジスタを用いた半導体集積回路素子か
らなり、入力端子に利用できる入力バッファ回路に関す
る。
従来、この種の入力バッファ回路は、論理しきい値をト
ランジスタートランジスタ・ロジック（ＴＴＬ）の出力
レベルに合せて、ＴＴＬレベル（ｉ！圧レベルでは１．
４ボルト）、あるいは０ＭＯ８の出力レベルに合せて、
ＣＭＯＳレベル（１１！ＥＥレベルでは電源電圧をＶＤ
Ｄとして１／２ＶＤＤ）のいずれか一方に固定されてい
た。
ランジスタートランジスタ・ロジック（ＴＴＬ）の出力
レベルに合せて、ＴＴＬレベル（ｉ！圧レベルでは１．
４ボルト）、あるいは０ＭＯ８の出力レベルに合せて、
ＣＭＯＳレベル（１１！ＥＥレベルでは電源電圧をＶＤ
Ｄとして１／２ＶＤＤ）のいずれか一方に固定されてい
た。
前述した従来の入力バッフ７回路は、ＴＬＬレベル、又
はＣＭＯＳレベルに論理しきい値が固定されている為、
使用環境の変化等により、入力バッファの論理しきい値
を変更する必要があっても、変更できないという欠点が
有る。
はＣＭＯＳレベルに論理しきい値が固定されている為、
使用環境の変化等により、入力バッファの論理しきい値
を変更する必要があっても、変更できないという欠点が
有る。
本発明の目的は、前記欠点が解決され、論理しきい値を
変更する必要がある場合には直ちに変更できるようにし
た入力バッファ回路を提供することにある。
変更する必要がある場合には直ちに変更できるようにし
た入力バッファ回路を提供することにある。
本発明の入力バッファ回路の構成は、第１．第２のＭＯ
Ｓトランジスタの直列体と第３．第４のＭＯＳトランジ
スタの並列体とを直列接続し、前記第１．第２．第３の
ＭＯＳトランジスタのゲートをいずれも信号入力となし
、前記第４のＭＯＳトランジスタのゲートを制御入力と
なし、前記直列体の共通接続点を出力となしたことを特
徴とする。
Ｓトランジスタの直列体と第３．第４のＭＯＳトランジ
スタの並列体とを直列接続し、前記第１．第２．第３の
ＭＯＳトランジスタのゲートをいずれも信号入力となし
、前記第４のＭＯＳトランジスタのゲートを制御入力と
なし、前記直列体の共通接続点を出力となしたことを特
徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の入力バッファ回路を示す回
路図である。第１図において、本実施例の入力バッファ
回路は、入力端子１と、ＰチャネルＭＯ８トランジスタ
２と、ＮチャネルＭＯＳ）ランンスタ３，４．５と、制
御端子６と、出力端子７とを含み、構成される。ここで
、ＰチャネルＭＯ８トランジスタ２、及びＮチャネルＭ
ＯＳトランジスタ３，４のゲートは、いずれも入力端子
１に接続されている。ＮチャネルＭＯＳトランジスタ５
のゲートは、制御端子６に接続されている。
路図である。第１図において、本実施例の入力バッファ
回路は、入力端子１と、ＰチャネルＭＯ８トランジスタ
２と、ＮチャネルＭＯＳ）ランンスタ３，４．５と、制
御端子６と、出力端子７とを含み、構成される。ここで
、ＰチャネルＭＯ８トランジスタ２、及びＮチャネルＭ
ＯＳトランジスタ３，４のゲートは、いずれも入力端子
１に接続されている。ＮチャネルＭＯＳトランジスタ５
のゲートは、制御端子６に接続されている。
また、ＰチャネルＭＯＳトランジスタ２のドレインは圧
力端子７に接続され、ソースは電源端子８に接続される
。この電源端子８に供給する電源電圧は、接地（ＧＮＤ
）端子９に対して、ＶＤＤとする。ＮチャネルＭＯＳト
ランジスタ３のドレインは、出力端子７に接続され、ソ
ースはＮチャネルＭＯＳトランジスタ４．５のドレイン
に接続されている。ＮチャネルＭＯＳトランジスタ４，
５のソースは、ＧＮＤ端子９に接続されている。また、
Ｐヂャン′ネルＭＯＳトランジスタ２のゲートにロウ１
ノベルが入ったときのオン抵抗値をＲ２゜ＮチャネルＭ
ＯＳトランジスタ３，４．５のゲートにハイレベルか入
ったときのオン抵抗値を各々ＲＮＩ、’ＲＮ２． ＲＫ
３とする。
力端子７に接続され、ソースは電源端子８に接続される
。この電源端子８に供給する電源電圧は、接地（ＧＮＤ
）端子９に対して、ＶＤＤとする。ＮチャネルＭＯＳト
ランジスタ３のドレインは、出力端子７に接続され、ソ
ースはＮチャネルＭＯＳトランジスタ４．５のドレイン
に接続されている。ＮチャネルＭＯＳトランジスタ４，
５のソースは、ＧＮＤ端子９に接続されている。また、
Ｐヂャン′ネルＭＯＳトランジスタ２のゲートにロウ１
ノベルが入ったときのオン抵抗値をＲ２゜ＮチャネルＭ
ＯＳトランジスタ３，４．５のゲートにハイレベルか入
ったときのオン抵抗値を各々ＲＮＩ、’ＲＮ２． ＲＫ
３とする。
次に本実施例の動作を説明する。制御端子６をロウレー
ルにした場合、ＮチャネルＭＯＳトランジスタ５はオフ
する。このときのＰチャネルＭＯＳトランジスタ２、及
びＮチャネルＭＯＳトランジスタ３とＮチャオルＭＯＳ
トランジスタ４のオン抵抗値がＣＲｐ−ＲＮＩ ＋ＲＮ
２：］の条件を満たしているならば、水入カバッファ回
路の論理しきい値を１／２ＶＤＤ即ちＣＭＯＳレベルに
することができる。
ルにした場合、ＮチャネルＭＯＳトランジスタ５はオフ
する。このときのＰチャネルＭＯＳトランジスタ２、及
びＮチャネルＭＯＳトランジスタ３とＮチャオルＭＯＳ
トランジスタ４のオン抵抗値がＣＲｐ−ＲＮＩ ＋ＲＮ
２：］の条件を満たしているならば、水入カバッファ回
路の論理しきい値を１／２ＶＤＤ即ちＣＭＯＳレベルに
することができる。
次に、制御端子６をノ・イレベルにした場合、Ｎチャネ
ルＭＯＳトランジスタ５はオンする。このとき前述の［
Ｒｐ＝Ｒｘ＋ ＋ＲＮ２）の条件を満たし、かつＣＲＰ
／（ＲＮ２・ＲＮ３／（ＲＮ２＋ＲＮ３ン＋Ｒ１＝３）
＝（ＶＤＤ−１，４）／１．４］の条件を満たすよう
に、ＰチャネルＭＯ８トランジスタ２、及びＮチャネル
ＭＯＳトランジスタ３，４．５の各オン抵抗値ＲＰ。
ルＭＯＳトランジスタ５はオンする。このとき前述の［
Ｒｐ＝Ｒｘ＋ ＋ＲＮ２）の条件を満たし、かつＣＲＰ
／（ＲＮ２・ＲＮ３／（ＲＮ２＋ＲＮ３ン＋Ｒ１＝３）
＝（ＶＤＤ−１，４）／１．４］の条件を満たすよう
に、ＰチャネルＭＯ８トランジスタ２、及びＮチャネル
ＭＯＳトランジスタ３，４．５の各オン抵抗値ＲＰ。
ＲＮＩ ＋ ＲＮ２ ＋ ＲＮｓをあらかじめ設定する
ことにより、本人カバッファ回路の論理しきい値を引き
下げ、１．４Ｖ（ボルト）すなわちＴＴＬレベルにする
ことができる。
ことにより、本人カバッファ回路の論理しきい値を引き
下げ、１．４Ｖ（ボルト）すなわちＴＴＬレベルにする
ことができる。
ＣＭＯＳレベルとＴＴＬレベルとの論理しきい値の違い
を、本人カバッファの入出力電圧特性図で表わすと、第
２図となる。第２図で、特性曲線１１はＣＭＯＳレベル
の論理しきい値をもつ入出力電圧特性で有り、入出力電
圧は１／２ＶＤＤで同じ値を取り、論理・しきい値がＣ
ＭＯＳレベルであることが分かる。また第２図で特性曲
線１２は、ＴＴＬレベルの論理しきい値をもつ入出力特
性で有り、入出力電圧は］、、 ４ Ｖで同じ値を取り
、論理しきい値がＴＴＬレベルであることが分かる。
を、本人カバッファの入出力電圧特性図で表わすと、第
２図となる。第２図で、特性曲線１１はＣＭＯＳレベル
の論理しきい値をもつ入出力電圧特性で有り、入出力電
圧は１／２ＶＤＤで同じ値を取り、論理・しきい値がＣ
ＭＯＳレベルであることが分かる。また第２図で特性曲
線１２は、ＴＴＬレベルの論理しきい値をもつ入出力特
性で有り、入出力電圧は］、、 ４ Ｖで同じ値を取り
、論理しきい値がＴＴＬレベルであることが分かる。
また本発明の他の実施例として、第３図に示すように、
第１図のＰチャネルＭＯＳトランジスタ２とＮチャネル
ＭＯＳトランジスタ３，４．５のＰチャネルとＮチャネ
ルを入れ替え、また電源端子８とＧＮＤ端子９とを入れ
替えることにより、制御端子６をロウレベル又は・・イ
レベルのいずれかを選択することにより、本人力ハッフ
ァ回路の論理しきい値をＴＴＬレベル又はＣＭＯＳレベ
ルに設定できる。ここで、ＮチャネルＭＯＳ）ランンス
タ２０ケートにハイレベルが入ったときのオン抵抗値を
Ｒ，、ＰチャネルＭＯＳトランジスタ３．４．５のゲー
トにロウレベルが入ったときのオン抵抗値を各々Ｒｐ＋
、 ＲＰ２ Ｔ Ｒｐｚとする。
第１図のＰチャネルＭＯＳトランジスタ２とＮチャネル
ＭＯＳトランジスタ３，４．５のＰチャネルとＮチャネ
ルを入れ替え、また電源端子８とＧＮＤ端子９とを入れ
替えることにより、制御端子６をロウレベル又は・・イ
レベルのいずれかを選択することにより、本人力ハッフ
ァ回路の論理しきい値をＴＴＬレベル又はＣＭＯＳレベ
ルに設定できる。ここで、ＮチャネルＭＯＳ）ランンス
タ２０ケートにハイレベルが入ったときのオン抵抗値を
Ｒ，、ＰチャネルＭＯＳトランジスタ３．４．５のゲー
トにロウレベルが入ったときのオン抵抗値を各々Ｒｐ＋
、 ＲＰ２ Ｔ Ｒｐｚとする。
次に本実施例の動作を説明する。制御端子６をハイレベ
ルにした場合、ＰチャネルＭＯ３トランジスタ５はオフ
する。このときのＮチャネルＭＯＳトランジスタ２及び
ＰチャネルＭＯＳトランジスタ３とＰチャネルＭＯ８ト
ランジスタ４のオン抵抗値が〔（Ｒｐ＋＋Ｒｐ＋）／Ｒ
ｘ＝（ＶＤＤ １．４）／１．４〕の条件を満足する
ならば、本人カバッファ回路の論理しきい値を１．４
ＶすなわちＴＴＬレベルにすることができる。次に制御
端子６をロウレベルにした場合、ＰチャネルＭＯＳトラ
ンジスタ５はオンする。このとき前述の［（Ｒｐ＋＋Ｒ
ｐ２）／ ＲＮ＝（ＶＤＤ−１，４）／１．４）の条件
を満たし、かつＣＲＮ−（Ｒｐ２・Ｒ１３／（ＲＰ２＋
ＲＰ］）＋ＲＰｌ）：］の条件を満たすようにＮチャネ
ルＭＯ３トランジスタ２及びＰチャネルＭＯＳトランジ
スタ３，４．５の各オン抵抗値をあらかじめ設定するこ
とにより、本人カバッファの論理しきい値を引き上げ、
ｌ／２ＶＤＤすなわちＣＭ ＯＳレベルにすることがで
きる。
ルにした場合、ＰチャネルＭＯ３トランジスタ５はオフ
する。このときのＮチャネルＭＯＳトランジスタ２及び
ＰチャネルＭＯＳトランジスタ３とＰチャネルＭＯ８ト
ランジスタ４のオン抵抗値が〔（Ｒｐ＋＋Ｒｐ＋）／Ｒ
ｘ＝（ＶＤＤ １．４）／１．４〕の条件を満足する
ならば、本人カバッファ回路の論理しきい値を１．４
ＶすなわちＴＴＬレベルにすることができる。次に制御
端子６をロウレベルにした場合、ＰチャネルＭＯＳトラ
ンジスタ５はオンする。このとき前述の［（Ｒｐ＋＋Ｒ
ｐ２）／ ＲＮ＝（ＶＤＤ−１，４）／１．４）の条件
を満たし、かつＣＲＮ−（Ｒｐ２・Ｒ１３／（ＲＰ２＋
ＲＰ］）＋ＲＰｌ）：］の条件を満たすようにＮチャネ
ルＭＯ３トランジスタ２及びＰチャネルＭＯＳトランジ
スタ３，４．５の各オン抵抗値をあらかじめ設定するこ
とにより、本人カバッファの論理しきい値を引き上げ、
ｌ／２ＶＤＤすなわちＣＭ ＯＳレベルにすることがで
きる。
口発明の効果〕
以上説明したように、本発明は、制御端子をロウレベル
又はハイレベルのいずれか選択することにより、論理し
きい値をＣＭＯＳレベル又はＴＴＬレベルのいずれかに
設定できるから、使用環境の変化等により入力レベルの
変化が必要であった場合にも直ちに対応できる効果があ
る。
又はハイレベルのいずれか選択することにより、論理し
きい値をＣＭＯＳレベル又はＴＴＬレベルのいずれかに
設定できるから、使用環境の変化等により入力レベルの
変化が必要であった場合にも直ちに対応できる効果があ
る。
第１図は本発明の一実施例の入力バッファ回路を示す回
路図、第２図は第１図の入力バッファ回路の入出力電圧
特性図、第３図は本発明の他の実施例の入力ハツファ回
路を示す回路図である。 １ 入力端子、２，２３，２４．２５・・ ・Ｐチャ
ネルＭＯ３トランジスタ、３，４，５．２２・Ｎチャネ
ルＭＯ３トランジスタ、６・・・・・制御端子、７・・
・・出力端子、８，２９ ・・・電源端子、９．２８・
・・ＧＮＤ端子、１１・・・・・・ＣＭＯＳレベルの論
理しきい値をもつ場合の入出力電圧特性曲線、１２・・
ＴＴＬレベルの論理しきい値をもつ場合の入出力電圧
特性曲線。 代理人 弁理士 内 原 晋 １／２ＶＤＤ 、 ＶＤＤ−逼入力電圧（
ホ゛ルト） 第２図
路図、第２図は第１図の入力バッファ回路の入出力電圧
特性図、第３図は本発明の他の実施例の入力ハツファ回
路を示す回路図である。 １ 入力端子、２，２３，２４．２５・・ ・Ｐチャ
ネルＭＯ３トランジスタ、３，４，５．２２・Ｎチャネ
ルＭＯ３トランジスタ、６・・・・・制御端子、７・・
・・出力端子、８，２９ ・・・電源端子、９．２８・
・・ＧＮＤ端子、１１・・・・・・ＣＭＯＳレベルの論
理しきい値をもつ場合の入出力電圧特性曲線、１２・・
ＴＴＬレベルの論理しきい値をもつ場合の入出力電圧
特性曲線。 代理人 弁理士 内 原 晋 １／２ＶＤＤ 、 ＶＤＤ−逼入力電圧（
ホ゛ルト） 第２図
Claims (1)
- 第１、第２のＭＯＳトランジスタの直列体と第３、第４
のＭＯＳトランジスタの並列体とを直列接続し、前記第
１、第２、第３のＭＯＳトランジスタのゲートをいずれ
も信号入力となし、前記第４のＭＯＳトランジスタのゲ
ートを制御入力となし、前記直列体の共通接続点を出力
となしたことを特徴とする入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227729A JPH04109712A (ja) | 1990-08-29 | 1990-08-29 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227729A JPH04109712A (ja) | 1990-08-29 | 1990-08-29 | 入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04109712A true JPH04109712A (ja) | 1992-04-10 |
Family
ID=16865444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227729A Pending JPH04109712A (ja) | 1990-08-29 | 1990-08-29 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04109712A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0590326A1 (de) * | 1992-09-29 | 1994-04-06 | Siemens Aktiengesellschaft | CMOS-Eingangsstufe |
| US5444392A (en) * | 1992-09-29 | 1995-08-22 | Siemens Ag | CMOS input stage |
-
1990
- 1990-08-29 JP JP2227729A patent/JPH04109712A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0590326A1 (de) * | 1992-09-29 | 1994-04-06 | Siemens Aktiengesellschaft | CMOS-Eingangsstufe |
| US5444392A (en) * | 1992-09-29 | 1995-08-22 | Siemens Ag | CMOS input stage |
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