KR100323561B1

KR100323561B1 - 반도체 기억 장치

Info

Publication number: KR100323561B1
Application number: KR1019990006402A
Authority: KR
Inventors: 스에마쯔야스히로; 오시마시게오
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1998-03-30
Filing date: 1999-02-25
Publication date: 2002-02-19
Also published as: US6046955A; TW434880B; KR19990077482A; JPH11283395A

Abstract

스페어 셀을 포함하는 복수의 뱅크를 동시에 테스트하는 것이 곤란하고, 동또한 테스트 모드시의 소비 전류를 억제하는 것이 곤란했었다. 모드 셋트 레지스터(20)는 테스트 모드시에 멀티 뱅크 기록 신호 MBW를 출력한다. BS 래치 회로(19)는 테스트 모드시에 뱅크 BK0, BK1의 스페어 행 디코더(37, 38)를 선택하는 신호 SCBS를 생성하고, 동시에 행 디코더(30, 31)를 선택하는 신호 CBS0, CBS1를 생성한다. 기록 구동 회로(33, 34)는, 행 디코더(30, 31)에 의해 선택되는 행 라인에 데이타를 기록하고 스페어 행 디코더(37, 38)에 의해 선택되는 스페어 행 라인에 데이타를 기록한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은, 예를 들면 동기형 다이내믹 랜덤 억세스 메모리(이하, 동기형DRAM이라 칭한다)와 같이, 복수의 뱅크를 갖는 반도체 기억 장치에 관한 것이다.

일반적으로, 반도체 기억 장치는 제조 후, 메모리셀의 기능을 테스트하여 정상 제품만을 출하한다. 최근, 반도체 기억 장치는 기억 용량이 대폭 증대되고, 이것에 따라, 메모리셀의 테스트에 요하는 시간이 증대하고 있다. 메모리셀의 테스트는, 메모리셀 어레이에 모두 '1' 또는 모두 '0'의 데이타를 기록하고, 이 기록한 데이타를 판독하여, 각 메모리셀에 데이타가 정상적으로 기록되고 있는지의 여부를 검증한다. 이 때문에, 메모리의 기억 용량이 큰 경우, 메모리셀에 대한 데이타의 기록 시간 및 판독 시간이 길어져서 처리 능력이 저하된다.

예를 들면 동기형 DRAM과 같이, 복수의 뱅크를 갖는 반도체 기억 장치에 있어서 상기 테스트를 행하는 경우, 뱅크마다 데이타를 기록하고 있다. 즉, 예를 들면 2뱅크로 이루어지는 동기형 DRAM의 경우, 뱅크 선택 신호에 의해 제1, 제2 뱅크를 선택하고, 이 선택된 제1, 제2 뱅크의 제1 워드 라인을 순차 활성화한 상태에 있어서, 제1 뱅크의 행 라인을 순차 선택하고, 이 제1 워드 라인과 행 라인에 의해 선택되는 메모리셀 들에 데이타를 기록한다. 다음에, 제2 뱅크의 행 라인을 순차 선택하고, 이 제1 워드 라인과 행 라인에 의해 선택되는 메모리셀 들에 데이타를 기록한다. 이 후, 제1, 제2 뱅크의 제2 워드 라인을 순차 선택하여 상기 동작을 반복한다. 이 동작을 제1, 제2 뱅크에 대해 반복함으로써, 제1, 제2 뱅크의 전 메모리셀에 데이타가 기록된다. 이와 같은 메모리의 테스트는 데이타를 메모리셀에 기록하는데 장시간이 걸린다. 따라서, 뱅크의 수가 많은 경우 테스트에 장시간이 필요했었다.

그래서, 테스트 시간을 단축하는 기술이 개발되어 있다. 예를 들면 특개평9-147551호 공보에는, 테스트 모드 시에 복수의 뱅크를 동시에 선택하고, 이 선택된 복수의 뱅크에 동시에 데이타를 기록함으로써, 테스트 시간을 단축 가능하게 하는 기술이 개시되어 있다.

그런데, 테스트 모드 시에 복수의 뱅크를 동시에 선택하고, 이 선택된 복수의 뱅크에 데이타를 동시에 기록할 때에 있어서, 예를 들면 뱅크를 활성화하기 위한 커맨드가 누락되어 특정 뱅크가 활성화되지 않은 경우를 생각할 수 있다. 그러나, 종래에 있어서는 이와 같이 활성화되어 있지 않은 뱅크가 존재하는 경우에 있어서 이 뱅크에 대응하는 기록 구동 회로가 동작하기 때문에 소비 전류가 커지는단점이 있었다.

또한, 종래에는 통상의 메모리셀 어레이에 대해서만 테스트되고, 용장 회로를 구성하는 스페어 셀에 대한 테스트에 대해서는 고려되지 않았다. 일반적으로, 반도체 기억 장치는 스페어 열 또는 스페어 행을 갖고 있고, 통상의 메모리셀 어레이의 테스트 결과에 따라서, 결함을 갖는 열 또는 행이 스페어 열 또는 스페어 행으로 치환된다. 그러나, 스페어 열 또는 스페어 행이 결함을 갖는 경우, 결함을 갖는 열 또는 행을 결함을 갖는 스페어 열 또는 스페어 행으로 치환하더라도 결함을 구제할 수 없어, 수율을 향상하는 것이 불가능하다. 이 때문에, 대용량의 반도체 기억 장치에 있어서는 스페어 셀을 미리 테스트하는 것이 중요해지고 있다. 그러나, 지금까지는 스페어 셀의 테스트는 행해지지 않았다.

본 발명은, 상기 과제를 해결하기 위해 이루어진 것으로, 복수의 뱅크를 동시에 테스트 가능하게 함으로써 테스트 시간을 단축 가능함과 동시에, 소비 전류가 적고 더구나 스페어 셀도 테스트할 수 있어 수율을 향상하는 것이 가능한 반도체 기억 장치를 제공하고자 하는 것이다.

본 발명은, 상기 과제를 해결하기 위해 복수의 워드 라인, 복수의 행 라인, 적어도 1개의 스페어 행 라인을 포함하는 메모리셀 어레이와, 열 어드레스에 따라서 상기 워드 라인을 선택하는 열 디코더와, 행 어드레스에 따라서 상기 행 라인을 선택하는 행 디코더와, 상기 스페어 행 라인을 선택하는 스페어 행 디코더를 갖는 복수의 뱅크와, 테스트 모드를 설정하는 신호에 따라서, 복수의 뱅크를 동시에 기록 상태로 하는 기록 제어 신호를 생성하는 제1 생성 수단과, 테스트 모드 시에 행 어드레스에 포함되는 뱅크 선택 신호를 래치하고, 전 뱅크의 상기 스페어 행 디코더를 선택하는 제1 선택 신호를 생성함과 동시에, 상기 제1 생성 수단으로부터 공급되는 기록 제어 신호에 따라서 전 뱅크의 상기 행 디코더를 전부 선택하는 제2 선택 신호를 생성하는 제2 생성 수단과, 상기 제2 생성 수단으로부터 공급되는 제2 선택 신호에 의해 선택된 행 디코더에 의해 상기 행 어드레스에 따라서 선택되는 행 라인에 데이타를 기록하고, 상기 제2 생성 수단으로부터 공급되는 제1 선택 신호에 의해 선택된 스페어 행 디코더를 통해 스페어 행 라인에 데이타를 기록하는 기록 구동 회로를 구비하고 있다.

상기 기록 구동 회로는, 테스트 모드 시에 상기 열 어드레스에 포함되는 뱅크 선택 신호가 비선택 상태를 나타낼 때 상기 기록 구동 회로를 비동작으로 하는 제어 회로를 포함하고 있다.

상기 제어 회로는, 입력단에 상기 뱅크 선택 신호가 공급되고 상기 기록 제어 신호에 따라서 활성화되는 클럭 구동식 인버터 회로와, 이 클럭 구동식 인버터 회로의 출력단에 접속되고 상기 기록 제어 신호가 비활성일 때 상기 클럭 구동식 인버터 회로의 출력단을 한쪽의 논리 레벨로 설정하는 트랜지스터와, 상기 클럭 구동식 인버터 회로의 출력단에 접속되고 클럭 구동식 인버터 회로의 출력단의 논리 레벨에 따라서 상기 데이타의 입력을 제어하는 논리 회로를 구비하고 있다.

상기 기록 구동 회로는, 인접하는 2개의 뱅크에 공유되어 있다.

상기 스페어 행 디코더는, 상기 제1 생성 회로로부터 공급되는 기록 제어 신호에 따라서 활성화되고 상기 제2 생성 회로로부터 공급되는 제1 선택 신호에 의해 스페어 행을 선택하는 선택 회로를 갖고 있다.

상기 제1 생성 수단은 테스트 모드를 종료하는 신호에 따라서 상기 복수의 뱅크를 동시에 기록 상태로 하는 기록 제어 신호를 비활성으로 한다.

도 1은 본 발명의 실시 형태를 나타낸 것으로, 주요부의 구성도.

도 2의 (a)는 테스트 모드 시의 동작을 개략적으로 나타낸 평면도, 도 2의 (b)는 테스트 모드 시의 동작을 나타낸 타이밍도.

도 3은 메모리셀과 기록 구동 회로의 관계를 나타낸 회로도.

도 4는 도 1에 도시한 BS 래치 회로의 구성을 나타낸 회로도.

도 5는 도 1에 도시한 스페어 행 디코더의 구성을 나타낸 회로도.

도 6은 도 1에 도시한 기록 구동 회로의 구성을 나타낸 회로도.

도 7은 도 1의 테스트 모드 시의 동작을 나타낸 타이밍도.

도 8은 스페어 열을 선택하는 경우를 설명하기 위한 평면도.

도 9는 메모리셀과 기록 구동 회로의 다른 예를 나타낸 회로도.

〈도면의 주요 부분에 대한 부호의 설명〉

BK0, BK1, BK2, BK3 : 뱅크

7 : 열 어드레스 래치 회로

18 : 행 어드레스 래치 회로

18a : 카운터

19 : BS 래치 회로

20 : 모드 셋트 레지스터

23 : 데이타 래치 회로

24, 25 : 열 프리디코더

26, 27 : 열 디코더

28, 29 : 행 프리디코더

30, 31 : 행 디코더

32 : CSL 펄스 발생기

33, 34 : 기록 구동 회로

37, 38 : 스페어 행 디코더

39, 40 : 메모리셀 어레이

91, 92 : 제1, 제2 제어 회로

MBW : 멀티 뱅크 기록 신호

CBS0, CBS1 : 행 뱅크 선택 신호

BS : 뱅크 선택 신호

SCBS : 스페어 행 뱅크 선택 신호

CSLACT0, CSLACT1 : 타이밍 신호

이하, 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다.

우선, 도 2를 참조하여 본 발명의 원리에 대해 설명한다. 도 2의 (a)는, 예를 들면 4뱅크 구성의 동기형 DRAM을 나타내고 있다. 칩(1)에는, 뱅크 BK0, BK1, BK2, BK3이 배치되어 있다. 각 뱅크는 후술하는 메모리셀 어레이, 열 디코더, 행 디코더, 및 도시하지 않은 스페어 행 디코더 등을 갖고 있다. 또한, 뱅크 BK0과 뱅크 BK2의 상호 간, 및 뱅크 BK1과 뱅크 BK3의 상호 간에는 기록 구동 회로(WD:2, 3)가 각각 배치되어 있다. 기록 구동 회로(2, 3)는 인접하는 뱅크에 공유되는 구성으로 하여도 좋고, 각 뱅크마다 각각 설치하여도 좋다.

상기 구성에 있어서, 테스트 모드 시에는, 뱅크를 활성화하는 뱅크 액티브 커맨드에 따라서 각 뱅크 BK0, BK1, BK2, BK3의 워드 라인 WL0, WL1, WL2, WL3이 도 2의 (b)에 도시한 바와 같이 순차 활성화된다. 이 후, 각 뱅크 BK0, BKl, BK2, BK3의 도시하지 않은 1개의 행 라인이 동시에 선택되고, 이 행 라인과 상기 워드 라인에 의해 선택되는 메모리셀에 데이타가 기록된다. 계속해서, 행 라인이 순차 선택되어 데이타가 기록된다. 모든 행 라인을 선택하여 데이타를 기록한 후, 다음의 워드 라인이 선택되어 상기와 마찬가지의 동작이 반복된다. 또한, 본 발명에 있어서, 테스트 모드 시에는 스페어 행 라인도 선택되고 데이타가 기록된다. 이와 같이 하여, 4개의 뱅크의 메모리셀 어레이에 동시에 데이타가 기록된다.

도 1은, 도 2의 (a)에 도시한 뱅크 BK0과 BK1에 관한 구성을 나타내고 있다. 도 1은, 데이타의 기록에 관한 구성만을 나타내고 데이타의 판독에 관한 구성은 생략하고 있다. 어드레스 신호 AD가 공급되는 패드(11), 클럭 신호(12)가 공급되는 패드(12), 데이타 DT가 공급되는 패드(13)는 각각 입력 버퍼(14, 15, 16)에 접속되어 있다. 패드(11) 및 입력 버퍼(14)는 어드레스 신호의 비트 수에 따라 다수 설치되고, 패드(12) 및 입력 버퍼(15)는 데이타의 비트수에 따라 다수 설치된다. 도 1은, 이들 중 하나만을 나타내고 있다. 상기 입력 버퍼(14)의 출력단은, 열 어드레스 래치 회로(17), 행 어드레스 래치 회로(18), 뱅크 선택 신호 래치 회로(이하, BS 래치 회로라 칭한다: 19) 및 모드 셋트 레지스터(20)에 접속되어 있다. 상기 열 어드레스 래치 회로(17)는 어드레스 신호 내의 열 어드레스를 래치하고, 행 어드레스 래치 회로(18)는 어드레스 신호 내의 행 어드레스를 래치한다. 이 행 어드레스 래치 회로(18)는 카운터(18a)를 지니고, 이 카운터(18a)는 행 어드레스 래치 회로(18)에 래치된 행 어드레스를 인크리먼트한다.

상기 BS 래치 회로(19)는, 행 어드레스 신호의 예를 들면 최상위 2비트에 설정된 뱅크 선택 신호 BS를 래치한다. 통상 동작 시에 있어서, 이 BS 래치 회로(19)는 뱅크 선택 신호 BS에 따라서, 각 뱅크의 행을 선택하기 위한 행 뱅크 선택 신호 CBS0, CBS1을 출력한다. 또한, 후술하는 테스트 모드 시에 있어, BS 래치 회로(19)는 상기 모드 셋트 레지스터(20)로부터 공급되는 멀티 뱅크 기록 신호 MBW에 따라서, 상기 행 뱅크 선택 신호 CBS0, CBS1을 모두 하이 레벨로 한다. 또한, BS 래치 회로(19)는 테스트 모드 시 스페어 행을 선택하기 위한 스페어 행 뱅크 선택 신호 SCBS를 출력한다. 이 스페어 행 뱅크 선택 신호 SCBS는, 예를 들면 하이 레벨이다.

상기 입력 버퍼(15)의 출력단은, 제1 클럭(CLK) 발생기(21), 제2 클럭 발생기(22), CSL 펄스 발생기(32) 및 상기 모드 셋트 레지스터(20)에 접속되어 있다. 상기 제1 클럭 발생기(21)는 입력 버퍼(15)로부터 공급되는 클럭 신호에 따라서 제1 내부 클럭 신호를 발생하고, 상기 열 어드레스 래치 회로(17), 행 어드레스 래치 회로(18), BS 래치 회로(19)에 공급한다. 열 어드레스 래치 회로(17), 행 어드레스 래치 회로(18), BS 래치 회로(19)는, 제1 클럭 발생기(21)로부터 공급되는 제1 내부 클럭 신호에 동기하여 동작한다. 상기 CSL 펄스 발생기(32)는 상기 클럭신호 CLK 및 상기 BS 래치 회로(19)로부터 공급되는 행 뱅크 선택 신호 CBS0, CBS1에 따라서, 행 선택 신호 CSL을 활성화하는 타이밍을 제어하는 타이밍 신호 CSLACT0, CSLACT1을 발생한다. 이 타이밍 신호 CSLACT0, CSLACT1은 스페어 행 디코더(SPC/D: 37, 38), 행 디코더(C/D: 30, 31), 기록 구동 회로(33, 34)에 각각 공급된다.

상기 제2 클럭 발생기(22)는, 상기 입력 버퍼(15)로부터 공급되는 클럭 신호에 따라서 제2 내부 클럭 신호를 발생하고, 데이타 래치 회로(23)에 공급한다. 이 데이타 래치 회로(23)는, 제2 내부 클럭 신호에 따라서 상기 입력 버퍼(16)로부터 공급되는 데이타를 래치한다.

상기 모드 셋트 레지스터(20)는, 상기 입력 버퍼(15)로부터 공급되는 클럭 신호에 따라서, 상기 입력 버퍼(14)로부터 공급되는 어드레스 신호, 열 어드레스 스 스트로브 신호 /RAS (/는 반전 신호를 나타낸다), 행 어드레스 스트로브 신호 /CAS. 기록 인에이블 신호 /WE, 및 칩 셀렉트 신호 /CS를 입력하여 디코드한다. 동기형 DRAM에서는, 이들 신호의 시퀀스에 의해 뱅크 액티브, 기록, 판독 등의 각종 동작 모드를 나타낸 커맨드를 설정하는 것이 가능하게 되어 있고, 모드 셋트 레지스터(20)는, 이들 신호를 디코드하여, 각종 동작 모드의 엔트리 신호를 출력한다. 또한, 모드 셋트 레지스터(20)는 테스트 모드를 나타내는 임의로 설정된 이들 신호의 시퀀스를 디코드함으로써, 멀티 뱅크 기록 신호 MBW를 하이 레벨로 하여 복수의 뱅크를 동시에 기록 가능하도록 하고, 테스트 모드 이그지트(test mode exit)를 나타내는 신호의 시퀀스를 디코드함으로써 멀티 뱅크 기록 신호 MBW를 로우 레벨로 하여 테스트 모드를 종료한다.

한편, 상기 열 어드레스 래치 회로(17)의 출력단은 각 뱅크의 열 프리디코더(24, 25)에 접속되어 있다. 이들 열 프리디코더(24, 25)는 열 어드레스 래치 회로(17)로부터 공급된 열 어드레스를 프리 디코드하고, 각 뱅크의 열 디코더(R/D: 26, 27)에 각각 공급한다. 또한, 이 열 프리디코더(24, 25)로부터 출력되는 신호의 최상위 비트(BS)는 기록 구동 회로(WD: 33, 34)에 공급된다.

행 프리디코더(28, 29)는 상기 BS 래치 회로(19)로부터 공급되는 행 뱅크 선택 신호 CBS0, CBS1에 따라서, 상기 행 어드레스 래치 회로(18)로부터 공급되는 행 어드레스를 프리 디코드하고, 각 뱅크의 행 디코더(30, 31)에 각각 공급한다.

스페어 행 셀렉터(35, 36)는, 통상 동작 시에, 상기 BS 래치 회로(19)로부터 공급되는 행 뱅크 선택 신호 CBS0, CBS1, 및 행 어드레스 래치 회로(18)로부터 공급되는 행 어드레스에 따라서, 행 어드레스가 스페어 행 어드레스로 치환되어 있는지의 여부를 판별하고, 어드레스가 치환되어 있는 경우, 스페어 행 디코더(SPC/D: 37, 38)를 각각 활성화하는 스페어 행 인에이블 신호 SCE를 출력하고, 행 디코더(C/D: 30, 31)를 각각 비활성화하는 신호 /SCE를 출력한다.

기록 구동 회로(WD: 33, 34)는, 상기 데이타 래치 회로(23)로부터 공급되는 데이타, 상기 열 프리디코더(24, 25)로부터 공급되는 뱅크 선택 신호 BS, 상기 모드 셋트 레지스터(20)로부터 공급되는 멀티 뱅크 기록 신호 MBW, 상기 행 프리디코더(28, 29)로부터 출력되는 행 어드레스 CAD, 상기 CSL 펄스 발생기(32)로부터 공급되는 타이밍 신호 CSLACT0, CSLACT1을 각각 받는다. 이 기록 구동 회로(33, 34)는 데이타의 기록 시에, 선택된 뱅크의 데이타 라인쌍(DQ, /DQ)으로 기록용 데이타를 전송한다.

각 뱅크 BK0, BK1에 있어서, 메모리셀 어레이(MCA: 39, 40)는 복수의 메모리셀, 스페어 행을 각각 포함하고 있다. 상기 메모리셀 어레이(39, 40)의 메모리셀은, 열 디코더(R/D: 26, 27) 및 행 디코더(C/D: 30, 31)에 의해 선택된다. 또한, 상기 스페어 행은 스페어 행 디코더(SPC/D: 37, 38)에 의해 선택된다.

도 3은, 도 1에 도시한 뱅크 BK1의 상기 메모리셀 어레이(40)와 기록 구동 회로(34)의 관계를 나타내고 있고, 이 구성은 그 밖의 뱅크에 있어서도 마찬가지이다. 또한, 기록 구동 회로는 예를 들면 각 뱅크마다 설치되어 있다. 메모리셀 어레이(40)에 있어서, 메모리셀 MC는 트랜지스터 Tr과 캐패시터 C에 의해 구성되어 있다. 트랜지스터 Tr의 게이트는 워드 라인 WL에 접속되고, 전류 통로의 일단은 캐패시터 C를 통해 접지되고, 타단은 비트선 BL에 접속되어 있다. 비트선/BL에도 마찬가지로 도시하지 않은 메모리셀이 접속되어 있다. 비트선 BL,/BL은 센스 앰프(S/A: 41c)를 통해 트랜지스터(41a, 41b)의 전류 통로의 일단에 접속되어 있다. 이들 트랜지스터(41a, 41b)의 게이트에는, 상기 행 디코더로부터 출력되는 행 선택 신호 CSL이 공급되어 있다. 이들 트랜지스터(41a, 41b)의 전류 통로의 타단은 데이타 라인 DQ,/DQ를 통해 상기 기록 구동 회로(34)에 접속된다. 상기 데이타 라인 DQ,/DQ는, 예를 들면 메모리셀 어레이의 도시하지 않은 서브 어레이의 상호 간에 배치되고, 이 데이타 라인 DQ,/DQ에 복수의 비트선이 행 선택 신호 CSL에 따라서 접속된다. 상기 기록 구동 회로(34)는 데이타 라인쌍 DQ,/DQ 와 동일 개수로 배치되어 있다.

또한, 도 3은 통상의 행의 구성을 나타내고 있지만, 스페어 행도 마찬가지의 구성이다.

도 4는, 상기 BS 래치 회로(19)의 구성을 나타내고 있다. 상기 입력 버퍼(14)로부터의 뱅크 선택 신호 BS는, 클럭 신호 CL,/CL에 의해 제어되는 클럭 구동식 인버터 회로(19a)를 통해 래치 회로 LT1의 입력단에 공급된다. 이 래치 회로 LT1은 인버터 회로(19b, 19c)에 의해 구성되어 있다. 이 래치 회로 LT1의 출력단은 클럭 신호/CL, CL에 의해 제어되는 클럭 구동식 인버터 회로(19d)를 통해 래치 회로 LT2의 입력단에 접속되어 있다. 이 래치 회로 LT2는 인버터 회로(19e, 19f)에 의해 구성되어 있다. 이 래치 회로 LT2의 출력단으로부터는, 상기 스페어 행 뱅크 선택 신호 SCBS가 출력된다. 또한, 래치 회로 LT2의 출력단은, 항상 도통된 트랜스퍼 게이트(19g)를 통해 NAND 회로(19h)의 한쪽 입력단에 접속됨과 동시에, 인버터 회로(19i)를 통해 NAND 회로(19j)의 한쪽 입력단에 접속된다. 이들 NAND 회로(19h, 19j)의 다른쪽 입력단에는, 인버터 회로(19k)를 통해 멀티 뱅크 기록 신호 MBW가 공급된다. NAND 회로(19h)의 출력단에는 인버터 회로(19l, 19m)가 직렬 접속되고, NAND 회로(19j)의 출력단에는 인버터 회로(19n, 19o)가 직렬 접속되어 있다. 상기 인버터 회로(19m)의 출력단으로부터는 행 뱅크 선택 신호 CBS0이 출력되고, 인버터 회로(19o)의 출력단으로부터는 행 뱅크 선택 신호 CBS1이 출력된다.

상기 구성의 BS 래치 회로(19)에 있어서, 뱅크 선택 신호 BS는 클럭 신호CL,/CL에 따라서 래치 회로 LT1, LT2에 순차 래치된다. 통상 동작 시, 멀티 뱅크 기록 신호 MBW는 로우 레벨로 되어 있다. 이 때문에, 행 뱅크 선택 신호 CBS0, CBS1은 뱅크 선택 신호 BS의 레벨에 따라서, 상보적으로 하이 레벨, 또는 로우 레벨로 설정된다.

한편, 테스트 모드 시, 멀티 뱅크 기록 신호 MBW는 하이 레벨로 된다. 이 때문에, 행 뱅크 선택 신호 CBS0, CBS1은 뱅크 선택 신호 BS의 레벨에 상관 없이 하이 레벨로 되어, 전 뱅크를 선택 가능하게 된다.

또한, 테스트 모드 시, 기록 커맨드 입력 시에 있어서의 뱅크 선택 신호 BS의 레벨은, 후술하는 바와 같이, 통상의 행 라인에 접속된 메모리셀에 데이타를 기록하는 경우, 로우 레벨로 설정되고, 스페어 행 라인에 접속된 메모리셀에 데이타를 기록하는 경우, 하이 레벨로 설정된다. 따라서, 스페어 행 라인에 접속된 메모리셀에 데이타를 기록하는 경우, 스페어 행 뱅크 선택 신호 SCBS는 하이 레벨로 된다.

도 5는, 상기 스페어 행 디코더(37)의 구성을 나타내고 있다. 스페어 행 디코더(38)의 구성도 도 5와 마찬가지이다. 스페어 행 셀렉터(35)로부터 출력되는 스페어 행 인에이블 신호 SCE는 트랜스퍼 게이트(37a)를 통해 NAND 회로(37f)에 공급된다. 이 트랜스퍼 게이트(37a)는 멀티 뱅크 기록 신호 MBW, 및 인버터 회로(37b)에 의해 반전된 멀티 뱅크 기록 신호 MBW에 의해 제어된다. 이 인버터 회로(37b)의 출력 신호는 P채널 MOS 트랜지스터(37d)의 게이트에 공급된다. 이 트랜지스터(37d)의 전류 통로의 일단은 상기 트랜스퍼 게이트(37a)의 출력단에 접속되고, 타단은 전원 Vcc에 접속되어 있다.

또한, 상기 BS 래치 회로(19)로부터 출력되는 스페어 행 뱅크 선택 신호 SCBS는, 트랜스퍼 게이트(37c)를 통해 상기 NAND 회로(37f)에 공급된다. 이 트랜스퍼 게이트(37c)는 멀티 뱅크 기록 신호 MBW 및 상기 인버터 회로(37b)에 의해 반전된 멀티 뱅크 기록 신호 MBW에 의해 상기 트랜스퍼 게이트(37a)와 상보적으로 제어된다. 이 트랜스퍼 게이트(37c)의 출력단은 P채널 MOS 트랜지스터(37e)의 전류 통로의 일단에 접속되어 있다. 이 트랜지스터(37e)의 전류 통로의 타단은 전원 Vcc에 접속되고, 게이트에는 멀티 뱅크 기록 신호 MBW가 공급되어 있다.

또한, 상기 NAND 회로(37f)의 입력단에는, 상기 CSL 펄스 발생기(32)로부터 출력되는 타이밍 신호 CSLACT0이 공급된다. 이 NAND 회로(37f)의 출력단에는 인버터 회로(37g, 37h, 37i)가 직렬 접속되고, 인버터 회로(37i)의 출력단으로부터 스페어 행 선택 신호 SCSL이 출력된다.

상기 구성의 스페어 행 디코더(37)에 있어서, 통상 동작 시 멀티 뱅크 기록 신호 MBW는 로우 레벨이다. 이 때문에, 트랜스퍼 게이트(37a)는 온으로 트랜스퍼 게이트(37c)는 오프로 되고, 트랜지스터(37d)는 오프로 트랜지스터(37e)는 온으로 된다. 스페어 행 인에이블 신호 SCE는, 불량 행으로부터 스페어 행으로의 치환이 없는 경우에는 로우 레벨이고, 불량 행으로부터 스페어 행으로 치환하는 경우에는 하이 레벨이다. 타이밍 신호 CSLACT0 이 하이 레벨일 때 스페어 행 인에이블 신호 SCE가 하이 레벨로 되면 스페어 행 선택 신호 SCSL이 하이 레벨로 되어 스페어 행이 선택된다.

또한, 테스트 모드 시, 멀티 뱅크 기록 신호 MBW가 하이 레벨로 되면, 트랜스퍼 게이트(37a)는 오프, 트랜스퍼 게이트(37c)는 오프로 되고 트랜지스터(37d)는 온으로 트랜지스터(37e)는 오프로 된다. 이 때문에, 테스트 모드 시에 스페어 행을 선택하기 위한 스페어 행 선택 신호 SCBS에 따라서 스페어 행 선택 신호 SCSL이 하이 레벨로 되어 스페어 행이 선택된다.

도 6은, 상기 기록 구동 회로(34)의 구성을 나타내고 있다. 이 기록 구동 회로(34)는 테스트 모드시에 기록 구동 회로의 동작을 제어하는 제어 회로(34a)를 갖고 있다. 이 제어 회로(34a)에 있어서, 열 프리디코더(24)로부터의 뱅크 선택 신호 BS는 인버터 회로(34b), 클럭 구동식 인버터 회로(34c)를 통해 NAND 회로(34f)의 입력단에 공급된다. 상기 클럭 구동식 인버터 회로(34c)는 멀티 뱅크 기록 신호 MBW, 및 인버터 회로(34d)에 의해 반전된 멀티 뱅크 기록 신호 MBW에 의해 제어된다. 이 클럭 구동식 인버터 회로(34c)의 출력단은 P채널 MOS 트랜지스터(34e)를 통해 전원 Vcc에 접속되고, 이 트랜지스터(34e)의 게이트에는 멀티 뱅크 기록 신호 MBW가 공급된다. 상기 NAND 회로(34f)의 입력단에는, 상기 기록 데이타 DT, 행 어드레스 CAD, 타이밍 신호 CSLACT1이 공급된다.

상기 NAND 회로(34f)의 출력단은 인버터 회로(34g)를 통해 구동 회로(34h)를 구성하는 N채널 MOS 트랜지스터(34i)의 게이트에 접속된다. 이 트랜지스터(34i)의 전류 통로의 일단은 접지되고, 타단은 데이타 라인 /DQ 에 접속됨과 동시에, P채널 MOS 트랜지스터(34j)의 전류 통로의 일단에 접속된다. 이 트랜지스터(34j)의 타단에는 전원 Vcc가 공급된다. 상기 트랜지스터(34i)의 게이트는 인버터 회로(34k)를 통해 P채널 MOS 트랜지스터(34l)의 게이트에 접속된다. 이 트랜지스터의 전류 통로의 일단에는 전원 Vcc가 공급되고, 타단은 데이타 라인 DQ에 접속됨과 동시에, N채널 MOS 트랜지스터(34m)를 통해 접지된다. 이 트랜지스터(34m)의 게이트에는 인버터 회로(34n)를 통해 상기 제어 회로(34a)와 마찬가지의 구성으로 된 제어 회로(34o: 단, 입력 신호 중 데이타 DT는 반전되어 있다)의 출력 신호가 공급되고, 이 출력 신호는 또한 인버터 회로(34p)를 통해 상기 트랜지스터(34j)의 게이트에 공급되어 있다. 또, 도 6에 도시한 기록 구동 회로는 뱅크 BK1에 대응하는 회로이고, 뱅크 BK0에 접속되는 기록 구동 회로(33)의 경우, 인버터 회로(34b)는 불필요하다.

상기 구성에 있어서, 통상 동작 시에 멀티 뱅크 기록 신호 MBW는 로우 레벨이고 트랜지스터(34e)가 온 상태이기 때문에 노드(34q)는 하이 레벨로 되어 있다. 이 때문에, 데이타 DT는 행 어드레스 CAD, 타이밍 신호 CSLACT1에 따라서 NAND 회로(34f)의 출력단으로부터 출력된다. 이 NAND 회로(34f)의 출력 신호는 인버터 회로(34g)를 통해 구동 회로(34h)에 공급되고 이 구동 회로(34h)는 데이타 DT에 따라서 데이타 라인쌍 DQ,/DQ 를 구동한다.

한편, 테스트 모드 시, 멀티 뱅크 기록 신호 MBW는 하이 레벨로 되고, 트랜지스터(34e)는 오프로 된다. 또한, 멀티 뱅크 기록 신호 MBW에 따라서 클럭 구동식 인버터 회로(34c)가 활성화된다. 이 때문에, 테스트 모드 시에는, 뱅크 선택 신호 BS에 따라서 노드(34q)의 레벨이 변화한다. 즉, 뱅크가 선택되는 경우 뱅크 선택 신호 BS는 하이 레벨이기 때문에 노드(34q)는 하이 레벨이고, 데이타 DT 에 따라서 구동 회로(34)가 동작된다. 이에 대해, 뱅크가 비선택인 경우 뱅크 선택 신호 BS는 로우 레벨이기 때문에 노드(34q)는 로우 레벨이다. 따라서, 구동 회로(34)는 동작되지 않는다.

이와 같이, 테스트 모드 시에 예를 들면 뱅크를 활성화하기 위한 뱅크 액티브 커맨드가 누락한 경우 뱅크 선택 신호 BS가 로우 레벨로 되고, 이 비활성으로 된 뱅크에 대응하는 기록 구동 회로가 동작되지 않는다. 이 때문에, 소비 전류를 저감시킬 수 있다.

상기 구성에 있어서, 도 7을 참조하여 도 1의 테스트 모드 시의 동작에 대해 설명한다. 이 예는 대기 시간=3, 버스트 길이=4의 경우를 나타내고 있다. 동기형 DRAM은 시스템에 설정된 커맨드 이외에, 칩 인에이블 신호 CE, 열 어드레스 스트로브 신호/RAS, 행 어드레스 스트로브 신호/CAS, 기록 인에이블 신호/WE를 임의의 시퀀스로 함으로써 필요한 커맨드를 설정하는 것이 허용된다. 이 실시 형태에 있어서, 테스트 모드 시에는 칩 인에이블 신호 CE, 열 어드레스 스트로브 신호 /RAS, 행 어드레스 스트로브 신호 /CAS, 기록 인에이블 신호 /WE를 조합시킨 멀티 뱅크 기록(MBW) 커맨드가 사용된다. 이들 커맨드, 열 어드레스, 행 어드레스 및 뱅크 선택 신호 BS는 상기 클럭 신호 CLK에 따라서 각 패드로부터 공급된다.

즉, 패드(12)에 공급되는 클럭 신호 CLK 중, 멀티 뱅크 기록(MBW) 모드 엔트리에 정의된 클럭 신호 CLK와 함께, 모드 셋트 레지스터(20)에 칩 인에이블 신호 CE, 열 어드레스 스트로브 신호/RAS, 행 어드레스 스트로브 신호/CAS, 기록 인에이블 신호/WE를 조합할 수 있는 멀티 뱅크 기록(MBW) 커맨드(COM) 가 공급되고, 또한, 패드(11)에 커맨드 어드레스(COMAD)가 공급된다. 모드 셋트 레지스터(20)는 공급된 커맨드에 따라서 멀티 뱅크 기록 신호 MBW를 하이 레벨로 설정한다.

이 후, 뱅크 BK0을 활성화하는 뱅크 액티브로 정의된 클럭 신호에 따라서 커맨드, 열 어드레스(ROW)가 모드 셋트 레지스터(20), 패드(12)에 공급된다. 이 열 어드레스는 입력 버퍼(14), 열 어드레스 래치 회로(17)를 통해 열 프리디코더(24)에 공급된다. 이 열 어드레스의 최상위에는 뱅크 선택 신호 BS가 포함되어 있다. 이 열 프리디코더(24)의 디코드 출력 신호는, 뱅크 BK0의 열 디코더(26)에 공급되고, 이 열 디코더(26)에 의해 메모리셀 어레이(39) 내의 워드 라인 WL이 활성화된다.

다음에 마찬가지로 하여, 뱅크 BK1을 활성화하는 뱅크 액티브에 정의된 클럭 신호에 따라서 커맨드, 열 어드레스(ROW)가 모드 셋트 레지스터(20), 패드(12)에 공급된다. 이 열 어드레스는 입력 버퍼(14), 열 어드레스 래치 회로(17)를 통해 열 프리디코더(25)에 공급된다. 이 열 프리디코더(25)의 디코드 출력 신호는, 뱅크 BK1의 열 디코더(27)에 공급되고, 이 열 디코더(27)에 의해 메모리셀 어레이(40) 내의 워드 라인 WL이 활성화된다. 이 예에서는, 뱅크 BK2, BK3에 대해서는 기재하지 않고 있지만, 뱅크 BK2, BK3의 워드 라인도 순차 활성화된다. 이와 같이 하여, 모든 뱅크의 워드 라인이 활성화된 후, 행 어드레스가 공급된다.

즉, 기록 커맨드로 정의된 클럭 신호에 따라서 기록 커맨드, 행 어드레스(COL)가 모드 셋트 레지스터(20), 패드(12)에 공급됨과 동시에, 데이타 DT가 패드(13)에 공급된다. 상기 행 어드레스는 입력 버퍼(14)를 통해 BS 래치회로(19), 행 어드레스 래치 회로(18)에 공급된다. 행 어드레스 래치 회로(18)는 내부에서 생성되는 행 어드레스 래치 신호 COL-AD Latch에 따라서, 행 어드레스를 래치한다. 이 행 어드레스 래치 회로(18)의 카운터(19)는 래치된 행 어드레스를 제1 클럭 발생기(21)로부터 공급되는 클럭 신호에 따라서 인크리먼트하고, 행 프리디코더(28, 29), 스페어 행 셀렉터(35, 36)에 공급한다. BS 래치 회로(19)는 상술한 바와 같이 멀티 뱅크 기록 신호 MBW가 하이 레벨인 경우, 하이 레벨의 행 뱅크 선택 신호 CBS0, CBS1을 출력함과 동시에, 하이 레벨의 스페어 행 뱅크 선택 신호 SCBS를 출력한다. 행 뱅크 선택 신호 CBS0은 행 프리디코더(28), 스페어 행 셀렉터(35)에 공급되고, 행 뱅크 선택 신호 CBS1은 행 프리디코더(29), 스페어 행 셀렉터(36)에 공급된다.

이들 행 프리디코더(28, 29)는 행 뱅크 선택 신호 CBSO, CBS1에 따라서 활성화되고, 행 어드레스 래치 회로(18)로부터 공급되는 행 어드레스를 프리 디코드하고, 각 뱅크의 행 디코더(30, 31)에 각각 공급한다. 또한, 스페어 행 셀렉터(35, 36)도 행 뱅크 선택 신호 CBSO, CBS1에 따라서 활성화되고, 행 어드레스 래치 회로(18)로부터 공급되는 행 어드레스에 따라서 스페어 행 인에이블 신호 SCE를 발생하고, 각 뱅크의 스페어 행 디코더(37, 38)에 각각 공급한다. 또한, CSL 펄스 발생기(32)는 입력 버퍼(15)로부터 공급되는 클럭 신호에 따라서 행 선택 신호를 출력하는 타이밍을 제어하는 타이밍 신호 CSLACT0 및 CSLACT1을 순차 출력하고, 각 뱅크 BK0, BK1의 행 디코더(30, 31), 스페어 행 디코더(37, 38)에 공급한다. 각 행 디코더(30, 31)는 이 타이밍 신호 CSLACT0 또는 CSLACT1에 따라서 행 선택 신호CSL을 순차 출력한다. 각 스페어 행 디코더(37, 38)도 이 타이밍 신호 CSLACT0 또는 CSLACT1에 따라서 스페어 행을 선택하는 스페어 행 선택 신호 SCSL을 출력한다.

이와 같이 하여 각 뱅크의 행을 순차 선택함과 동시에, 상기 데이타 래치 회로(23)에 래치된 데이타 DT가 순차 기록 구동 회로(33, 34)에 공급된다. 이 기록 구동 회로(33, 34)는 데이타 DT에 따라서 데이타 라인쌍 DQ,/DQ를 구동하고, 선택된 행의 메모리셀에 데이타가 기록된다. 또한, 이 동작을 반복함으로써, 전 뱅크의 메모리셀에 동시에 데이타가 기록된다. 이 후, 칩 인에이블 신호 CE, 열 어드레스 스트로브 신호/RAS, 행 어드레스 스트로브 신호/CAS, 기록 인에이블 신호/WE, 어드레스 신호를 조합시킨 멀티 뱅크 기록 이그지트 커맨드가 공급됨으로써, 테스트 모드가 종료한다.

상기 실시 형태에 따르면, 테스트 모드 시에 각 뱅크의 워드 라인을 활성화한 상태에 있어서, 각 뱅크의 행 라인을 동시에 선택함으로써, 전 뱅크에 동시에 데이타를 기록하고 있다. 따라서, 기록 시간을 단축할 수 있고, 테스트에 요하는 시간을 단축시킬 수 있다.

더구나, 상기 실시 형태의 경우, 테스트 모드 시에 행 어드레스의 뱅크 선택 신호 BS에 의해 뱅크를 선택하고 있지 않다. 즉, 전 뱅크에 대해 기록을 행하기 위해 전 뱅크를 선택한 상태로 하고 있기 때문에 뱅크 선택 신호 BS 를 사용할 필요가 없다. 그래서, 이 뱅크 선택 신호 BS 를 이용하여 스페어 행을 선택함으로써 선택된 스페어 행에 데이타를 기록할 수 있다. 따라서, 종래와 같이 퓨즈를 컷트하여 결함을 갖는 행으로부터 스페어 행으로 치환하기 전에 스페어 행을 테스트할 수 있기 때문에 수율을 향상할 수 있다.

또한, 사용하지 않은 뱅크 선택 신호를 이용하여 스페어 행을 선택하고 있다. 이 때문에, 스페어 행을 선택하기 위한 확장 어드레스를 공급하기 위한 핀 등이 필요 없기 때문에, 칩 사이즈의 대형화를 방지할 수 있다.

또한, 기록 구동 회로(33, 34)는, 테스트 모드 시에 열 어드레스의 최상위에 설정된 뱅크 선택 신호 BS가 로우 레벨인 경우, 비동작 상태로 된다. 따라서, 테스트 모드 시에 예를 들면 뱅크를 활성화하기 위한 뱅크 액티브 커맨드가 누락한 경우, 뱅크 선택 신호 BS가 로우 레벨로 되고, 이 비활성으로 된 뱅크에 대응하는 기록 구동 회로가 동작되지 않기 때문에, 소비 전류를 저감시킬 수 있다.

또한, 칩 인에이블 신호 CE, 열 어드레스 스트로브 신호 /RAS, 행 어드레스 스트로브 신호 /CAS, 기록 인에이블 신호 /WE, 및 어드레스 신호가 조합된 멀티 뱅크 기록 이그지트 커맨드를 공급함으로써 테스트 모드가 종료한다. 따라서, 테스트 모드를 종료하기 위해 전원을 오프할 필요가 없기 때문에 총 테스트 시간을 단축할 수 있다.

또, 상기 실시 형태에서는, 테스트 모드 시에 스페어 행을 선택하는 경우에 대해 설명하였지만, 스페어 열을 선택하는 것도 가능하다. 이 경우, 우선, 모드 셋트 레지스터(20)에 상기 각 신호의 조합에 의해, 스페어 열을 선택하기 위한 커맨드를 공급하고, 스페어 열의 테스트 모드를 설정한다. 이 상태에서, 스페어 열을 억세스하여 데이타를 기록한다. 예를 들면 도 8에 도시한 바와 같이, 메모리셀 어레이 MCA의 단부에 스페어 열(스페어 워드 라인) SWL이 배치되고, 열 디코더 R/D에 인접하여 스페어 열 디코더 SPR/D가 배치되어 있는 경우에 있어서, 스페어 열 SWL을 선택하는 수단으로서는, 예를 들면 뱅크 선택 신호 BS의 하나 하위의 어드레스를 스페어 열 SWL에 할당하고, 이 스페어 열 SWL에 할당된 어드레스를 로우 레벨(비선택 상태)로 하면 좋다.

도 9는, 도 3의 다른 예를 나타낸 것으로, 도 3과 동일 부분에는 동일 부호를 붙인다. 도 3에 도시한 예는, 기록 구동 회로를 각 뱅크마다 설치한 경우인데 대해, 이 예는 기록 구동 회로를 인접하는 2개의 뱅크에서 공유하는 경우를 나타내고 있다.

기록 구동 회로(34)와 뱅크 BK1의 데이타 라인/DQ, DQ의 상호 간에는, 기록 구동 회로(34)와 데이타 라인/DQ, DQ를 접속하기 위한 제1 제어 회로(91)가 접속되고, 기록 구동 회로(34)와 뱅크 BK3의 데이타 라인/DQ, DQ의 상호 간에는, 기록 구동 회로(34)와 데이타 라인/DQ, DQ를 접속하기 위한 제2 제어 회로(92)가 접속되어 있다. 제1, 제2 제어 회로(91, 92)는 모두 동일 구성이기 때문에, 제2 제어 회로(92)에 있어서 제1 제어 회로(91)와 동일 부분에는 동일 부호를 붙이고, 제1 제어 회로(91)에 대해 구성을 설명한다.

기록 구동 회로(34)와 데이타 라인/DQ, DQ와의 상호 간에는, 트랜스퍼 게이트(91a, 91b)가 각각 접속되어 있다. 이들 트랜스퍼 게이트(91a, 91b)는 상기 모드 셋트 레지스터(20)로부터 공급되는 멀티 뱅크 기록 신호 MBW, 상기 BS 래치 회로(19)로부터 공급되는 행 뱅크 선택 신호 CBS1, 열 프리디코더(25)로부터 공급되는 뱅크 선택 신호 BS에 의해 제어된다. 즉, 행 뱅크 선택 신호 CBS1은 클럭 구동식 인버터 회로(91c)의 입력단에 공급된다. 이 클럭 구동식 인버터 회로(91c)는 멀티 뱅크 기록 신호 MBW 및 인버터 회로(91d)에 의해 반전된 멀티 뱅크 기록 신호 MBW에 의해 제어된다. 상기 뱅크 선택 신호 BS는 클럭 구동식 인버터 회로(91e)의 입력단에 공급된다. 이 클럭 구동식 인버터 회로(91e)는 인버터 회로(91d)에 의해 반전된 멀티 뱅크 기록 신호 MBW 및 멀티 뱅크 기록 신호 MBW에 의해 제어된다. 이들 클럭 구동식 인버터 회로(91c, 91e)의 출력단은 상기 트랜스퍼 게이트(91a, 91b)를 구성하는 P채널 MOS 트랜지스터의 게이트에 각각 접속됨과 동시에, 인버터 회로(91f)를 통해 상기 트랜스퍼 게이트(91a, 91b)를 구성하는 N채널 MOS 트랜지스터의 게이트에 각각 접속된다.

제2 제어 회로(92)는, 입력 신호만이 제1 제어 회로(91)와 다르다. 즉, 제2 제어 회로(92)에는 뱅크 BK3을 선택하기 위한 행 뱅크 선택 신호 CBS1', 뱅크 선택 신호 BS'가 공급된다.

상기 제1, 제2 제어 회로(91, 92)에 있어서, 통상 동작 시에는 MBW가 로우 레벨이기 때문에, 클럭 구동식 인버터 회로(91c)가 활성화되고, 클럭 구동식 인버터 회로(91e)는 비활성으로 된다. 이 때문에, 제1, 제2 제어 회로(91, 92)는 각각 행 뱅크 선택 신호 CBS1, CBS1'에 따라서 동작된다.

한편, 테스트 모드 시, MBW가 하이 레벨로 되기 때문에, 클럭 구동식 인버터 회로(91e)가 활성화되고, 클럭 구동식 인버터 회로(91c)는 비활성으로 된다. 이 때문에, 제1, 제2 제어 회로(91, 92)는 각각 뱅크 선택 신호 BS, BS에 따라서 동작된다, 즉, 뱅크 선택 신호 BS, BS'에 따라서, 뱅크 BK1, BK3의 트랜스퍼게이트(91a, 91b)가 동시에 온되고, 기록 구동 회로(34)에 의해 뱅크 BK1, BK3의 메모리셀에 동시에 데이타가 기록된다.

또한, 도 9에 도시한 회로 구성으로 한 경우, 테스트 모드 시에 뱅크를 활성화하기 위한 뱅크 액티브 커맨드가 누락한 경우, 뱅크 선택 신호 BS(BS')가 로우 레벨로 되고, 비활성으로 된 뱅크로부터 기록 구동 회로가 분리되기 때문에, 소비 전류를 저감할 수 있다. 따라서, 도 6에 파선(34h)으로 둘러싸인 범위 내의 회로는 불필요해진다.

그 밖에, 본 발명은 상기 실시예에 한정되는 것이 아니라, 발명의 요지를 바꾸지 않는 범위에서 여러가지로 변형 실시 가능한 것은 물론이다.

이상, 상술한 바와 같이 본 발명에 따르면, 복수의 뱅크를 동시에 테스트 가능하게 함으로써 테스트 시간을 단축 가능하게 함과 동시에 소비 전류가 적고 더구나 스페어 셀도 테스트할 수 있어서 수율을 향상시키는 것이 가능한 반도체 기억 장치를 제공할 수 있다.

Claims

반도체 기억 장치에 있어서,

복수의 워드 라인, 복수의 행 라인, 적어도 하나의 스페어 행 라인을 포함하는 메모리셀 어레이와, 열 어드레스에 따라서 상기 워드 라인을 선택하는 열 디코더와, 행 어드레스에 따라서 상기 행 라인을 선택하는 행 디코더와, 상기 스페어 행 라인을 선택하는 스페어 행 디코더를 구비하고 있는 복수의 뱅크;

테스트 모드를 설정하는 신호에 따라서, 상기 복수의 뱅크를 동시에 기록 상태로 하기 위한 기록 제어 신호를 생성하는 제1 생성 수단;

테스트 모드 시에 행 어드레스에 포함되는 뱅크 선택 신호를 래치하고, 전 뱅크의 상기 스페어 행 디코더를 선택하는 제1 선택 신호를 생성함과 동시에, 상기 제1 생성 수단으로부터 공급되는 기록 제어 신호에 따라서 전 뱅크의 상기 행 디코더를 전부 선택하는 제2 선택 신호를 생성하는 제2 생성 수단; 및

상기 제2 생성 수단으로부터 공급되는 제2 선택 신호에 의해 선택된 행 디코더에 의해 상기 행 어드레스에 따라서 선택되는 행 라인에 데이타를 기록하고, 상기 제2 생성 수단으로부터 공급되는 제1 선택 신호에 의해 선택된 스페어 행 디코더를 통해 스페어 행 라인에 데이타를 기록하는 기록 구동 회로

를 구비하고,

상기 제1 생성 수단은 테스트 모드를 종료하는 신호에 따라서 상기 복수의 뱅크를 동시에 기록 상태로 하는 기록 제어 신호를 비활성으로 하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 기록 구동 회로는 테스트 모드 시에 상기 열 어드레스에 포함되는 뱅크 선택 신호가 비선택 상태를 나타낼 때 상기 기록 구동 회로를 비동작으로 하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서, 상기 제어 회로는

입력단에 상기 뱅크 선택 신호가 공급되고 상기 기록 제어 신호에 따라서 활성화되는 클럭 구동식 인버터 회로와,

상기 클럭 구동식 인버터 회로의 출력단에 접속되고 상기 기록 제어 신호가 비활성일 때 상기 클럭 구동식 인버터 회로의 출력단을 한쪽의 논리 레벨로 설정하는 트랜지스터와,

상기 클럭 구동식 인버터 회로의 출력단에 접속되고 클럭 구동식 인버터 회로의 출력단의 논리레벨에 따라서 상기 데이타의 입력을 제어하는 논리 회로

를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서, 상기 기록 구동 회로는 인접하는 2개의 뱅크에 의해 공유되는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 스페어 행 디코더는, 상기 제1 생성 회로로부터 공급되는 기록 제어 신호에 따라서 활성화되고 상기 제2 생성 회로로부터 공급되는 제1 선택 신호에 의해 스페어 행을 선택하는 선택 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.