TW516183B - Semiconductor memory device having segment type word line structure - Google Patents

Description

516183 五、發明說明α) 本發明係關於一半導體記憶體裝置，其具有一區段型字 元線結構。比較明確地，本發明也關於一動態半導體記憶 體（D R A Μ )，其包括一記憶體單元陣列可分成複數個單元陣 列方塊。特別的是本發明也相關於在該記憶體單元陣列上 安排導線層的技術。 具有一多重層次結構的一傳統半導體記憶體中，在一記 憶體單元陣列上提供多重層次的金屬導線線。此金屬傳導 線的頂層次（最上的一層），是用來當做數據穿透線或控制 訊號線（像是一行選擇線），例如：從頂層數來的第二層用 於字元線。在一 D R A Μ的情況中，該D R A Μ包括一動態記憶體 單元陣列（D R A Μ陣列），使用一堆疊的電容結構，位元線的 平板電極，和單元電容均提供於該陣列上，在此其中該平 板電極是位於比從最上層數來第二金屬傳導層較低的一層 次中。在比提供平板電極較低的一層次中，還有一 D R A Μ單 元的閘線（字元線），是以多晶矽和矽化物的形式提供。 一區段型字元線結構是以一可應用於一DRAM的結構為人 所知，該DRAM具有一記憶體單元陣列，可分成複數個單元 陣列方塊。在此區段型字元線結構中，所提供的主字元線 和次字元線是在不同的層次。正常的情況是8個或4個該次 字元線連接至1個主字元線。 圖9顯示一傳統區段型字元線結構的實例。此實例中有8 個次字元線連接至1個主字元線，同時圖9顯示具有此結構 之DRAM的部份。 參考圖9，數字1代表由一記憶體單元陣列1 9分割所得的

516183 五、發明說明（2) 早元陣列方塊。數玄q α主 . hi- M S ^ 代表 主列解碼器區域，：Μ：付於兮 §己憶體早70陣列19的一端。 商匕域其位於該 字7代表一主字元線子7代表一主列解碼器’數 驅動器7所驅動的一主字元 J子2 =表，該主字元線 域，數字1 2代表—± $丨組# „。數子8代表一次列解碼器區 字元線2和該次列解碼g〗9夕Η A夂数子1 3代表位於一主 字元線驅動控制訊號‘t ^數^^代觸表/字^代表― 制訊號線1 4和該次列解碼器i 2之間的—^觸U 3 一次字兀線驅動器，以及數字丨丨代表由該次字元線驅動^ 1 〇所驅動的次字元線。數字1 6代表一感應放大器區域，其 中安排了 一位元線感應放大器。數字18代表一區段驅動器 ，一單元陣列方塊選擇訊號由此區段驅動器來選擇該次列 解碼器1 2，提供至該字元線驅動控制訊號線1 4。 此字元線結構中，理想的情形是該主字元線2由一金屬 導線層形成，以及該DRAM單元的閘線可用來當做該次字元 線1 1。此實例中，當做該主字元線2的金屬導線層之導線 尖峰，可以不需要嚴格的規格決定，使其也能夠提供一區 域用來當做其他目的。在此區域中，該主字元線2以外的 一導線層部份，可以利用上述該金屬導線層所提供。 圖10顯示相同的金屬導線層（一導線層）’如何在上述該 D R A Μ結構中提供主字元線2以及其他傳導線。圖1 0與圖9使 用的相同參考數字’代表相似或相對應的結構元件。 參考圖1 0，該金屬傳導線9是利用與該主字元線2相同層 次的一金屬導線層（也就是從頂層數來的第二導線層）而形 516183 五、發明說明（3) 成。該金屬傳導線9是當做該主字元線2以外的控制訊號線 ，或者也可以用做電源供給線。 在此結構中，最上層的金屬導線層（圖中未示）是全面地 安排在該記憶體單元陣列1 9上。該主字元線2 —般是提供 於該單元陣列方塊1。換句話說，該主字元線2延伸至該記 憶體單元陣列1 9的另一端部份，也就是跨越到相反於提供 該主列解碼器1 7的一端部份。 另一方面，該金屬傳導線9沒有延伸越過該單元陣列方 塊1 ，意思是該金屬傳導線9並沒有通到該次列解碼器1 2。 該金屬傳導線9是經由一接觸6連接到另一層的金屬傳導線 5，在此情形下該次列解碼器區域8連接至另一個次列解碼 器區域8。 因為近來DRAMs的容量很大，在整個單元電容累積的電 荷量是相當大。根據此現象，嚴格地要求該電源供給線的 電阻分量必須降低，但不需要增加晶片的大小或是電源供 給墊的數目。 如果電源供給電壓是低電位，那麼電路的操作就慢了。 雖然一部份的電路可以因為提供一高電位而在高速度下操 作，除了該正常電源供給之外，還是會伴隨著使用一電源 供給而產生高電位。因為電源供給型態的數目增加，會導 致每一個電源供給線的寬度減少，該電源供給線的導線電 阻無可避免地增高。 為達到一高速度的取得資料，電路必須在高速下運作， 以及控制訊號線（像是一位元感應放大器的驅動訊號線）的

第8頁 516183 五、發明說明（4) 電阻分量必須降低至最小。 當電路在高速你卩主 _ _ 中產生雜訊。4 J :】雜;;電源消耗增加，結果使得電路 降低。 -,$ ，電源供給線的電阻分量必須 在該DRAM區段型字元線結、^ ^ (像是該金屬傳導绫q ♦傲雷、κ中 子疋線2以外的V線 沒有延伸至：i if電源供給線或控制訊號線），並 /又有L狎至具早兀陣列方塊1 全地滿足訊號線和#制1骑# r/ # ^於此結構很難元 的要求。 策和控制訊旒線中，整體電阻分量必須降低 降電提供-半導體記憶體裝置，其中 ί置可】和控制訊號線的整體電阻分量，因此該 為，到此目的，本發明提供的一半導體記憶體裝置，且 2 Τ :段型字疋線結構，其中複數個主字元i( 2 )和複數、 ΐΐ:疋線⑴安排在不同的層次。該半導體記憶體裝 ^ 體單元陣列（19)分成複數個單元陣列方塊 文次列解碼器區域（8)，以及複數個第—金 屬傳V線（4，4a，4，）是使用與該主字元線（2)相同的導線 層形成的，該第一金屬傳導線穿越通過該次列解瑪器區域 (8) ’如普通地安排在該單元陣列方塊（！）。 本發明的半導體記憶體裝置中，當做電源供給線之第一 金屬傳導線（4，4 a)上的雜訊，最好應該利用位於該記憶 體單元陣列（1 9 )之一端部份的電容（3 1，4 1 )繞道至接地 線0

516183 五、發明說明（5) 在本發明的半導體記憶體裝置，該電源供給線和該控制 訊號線能夠使得該單元陣列方塊之間直接連接。此結構的 優點在於高速資料擷取，因為該電源線和該控制訊號線的 電阻分量可以大幅地降低。 本發明的摘要並不需要敘述所有必要的特性，所以本發 明也可以是這些已敘述的特性之一再次組合的成果。 從下列詳細的敘述並配合所附圖示，更可以充分地明瞭 本發明。其中圖示有： 圖1顯示一DRAM的部份佈局，其具有根據本發明之第一 具體實施例的一區段型字元線結構。 圖2是用於圖1顯示的DRAM中一單元陣列方塊之等效電路 圖。 圖3顯示一DRAM的部份佈局，其具有根據本發明之第二 具體貫施例的一區段型字元線結構。 圖4是圖3顯示的DRAM中電容區域之等效電路圖。 圖5A是一 MOS電容的電路圖，其形成圖4顯示的電容區域 ，以及圖5B顯示該MOS電容的結構。 圖6顯示一DRAM的部份佈局，其具有根據本發明之第三 具體實施例的一區段型字元線結構。 圖7顯示一 DRAM單元之縱向截面圖，其形成圖6顯示的該 DRAM之電容區域。 圖8顯示一DRAM的部份佈局，其具有根據本發明之第四 具體實施例的一區段型字元線結構。 圖9顯示一DRAM的部份佈局，其具有一區段型字元線結

第10頁 516183 五、發明說明（6) 構，圖9呈現的是傳統技藝及其問題。 圖1 0顯示圖9 DRAM的佈局，以呈現如何利用與主念一 相同的金屬導線層來形成主字元線以外的傳導線。 現在將參考所附圖示並敘述本發明的具體實施例。 (第一具體實施例） 圖1顯示一DRAM的部份佈局，其具有根據本發明之第— 具體實施例的一區段型字元線結構。圖1與圖9和圖1 q所 現的傳統DRAM，使用相同的參考數字，代表相似的 9呈 應的結構元件。 $疋對 圖1中顯示的DRAM具有一字元線結構，其相似於 示的DRAM。而圖1的DRAM與圖1〇不同之處在於該第一 旧 傳導線4的安排，其利用與主字元線2的相同層二欠一金屬 (也就是從頂層數來第二層）。 〜成 參考圖1 ，數字1代表分割一記憶體單元陣 元陣列方塊。數字3代表一主列解碼器區旱 传的單 元陣列y的一端處。數字17代表一主列解於該記憶 疋提供至該單元陣列方塊1， ° ，一般 表一主字元線驅動号，是由擇一列。數字7代 字2代表一主字元壤二主列解碼器1 7所選擇的。數 數字8代# 一 =線由該主子元線驅動器7所驅動。 塊1的-端‘份，d:f，1位於每-個單元陣列方 i2VJ方塊1中用於列的選ί 7 ί ί it: Ϊ丄在每一，單 放大器區域，是的一接觸。數字16代表一感應 疋女排在該單元陣列方塊1的該端部份，以 516183 五、發明說明（7) 及一位元線感應放大器，例如是安排在此區域内。 與該主字元線2的相同層中，安排了複數個第一金屬傳 導線4。這些導線4是用來當做主字元線2以外的電源供給 線，也可用於控制訊號線。該第一金屬傳導線4是安排平 行於該主字元線2 (也就是圖形的水平方向），並且越過通 到相鄰單元陣列方塊1之間的次列解碼器1 2。 在位於該第一金屬傳導線4上方的層次中，提供一第二 金屬傳導線5以控制每一個單元陣列方塊1。該第二金屬傳 導線5的延伸方向是垂直於該主字元線2的延伸方向（該第 二金屬傳導線5延伸的方向即是該圖形的垂直方向）。在每 一個單元陣列方塊1上，提供複數個接觸6以連接該第一金 屬傳導線4和該第二金屬傳導線5。 所採用的設計原理是為實現上述安排。傳統技藝中，該 金屬傳導線9並沒有延伸至其所在的單元陣列方塊1之外。 以上敘述的本發明之具體實施例中，該第一金屬傳導線4 所安排的形式是使其通過穿越該次列解碼器區域1 2，並且 將該單元陣列方塊1連接在一起。該具體實施例的特性為 該第一金屬傳導線4用來當做電源供給線（其提供電壓VCC ，電壓VSS，内部降低的電壓Vint，升高電壓Vpp，字元線 斷路（OFF)-控制負電源電壓Vnn，背部閘負電壓Vbb等等） ，或是當做控制訊號線，像是提供一位元感應放大器驅動 訊號的一線。 為簡化的原因，圖1所顯示的金屬傳導線數目限制為二 。雖然在每一個單元陣列方塊中，提供用以行選擇的一數

a

第12頁 516183 五、發明說明（8) 據線（位元線），但略去呈現此一數據線。同樣地省略了呈 現一次字元驅動器、一次字元線、一字元線驅動控制訊號 線，以及介於該字元線驅動控制訊號線和該次列解碼器1 2 之間的一接觸也省略了。 圖2顯示該單元陣列方塊1的實例。在該單元陣列方塊1 ，複數個DRAM單元41是安排在一矩陣圖樣中。每一個DRAM 4 1位於一位元線4 2和一次字元線1 1之間的相交部份。提供 的每一個DRAM單元41 ，是以一單元電容41a累積電荷，並 以一單元電晶體41b傳送該電荷。 如上所述，本發明的具體實施例中，能夠直接連接該單 元陣列方塊1的該金屬傳導線4，可以用來當做電源供給線 或是控制訊號線。說得更清楚些，所安排該金屬傳導線4 的形式，是通過穿越介於該相鄰單元陣列方塊1之間的該 次列解碼區域8，此結構使得該單元陣列方塊1之間能夠直 接相連。在該金屬傳導線4用來當做電源供給線的實例中 ，該電源供給線的電阻分量可以大幅地降低。而在該金屬 傳導線當做控制訊號線（也就是一感應放大器驅動訊號線 ，其提供一驅動訊號至每一個感應放大器區域16的該位元 感應放大器），該控制訊號線的電阻分量可以大幅地降低 。每一個單元陣列方塊1中，最好是安排該感應放大器驅 動訊號線靠近該感應放大器16。 如上所述，以高速執行資料擷取的時候，電路的操作維 持在高速，而且控制訊號線的電阻分量（也就是一位元感 應放大器驅動訊號線），可大幅地降低。因此，即使高速

第13頁 516183 五、發明說明（9) 操作需要用一大量的電流時，也可以壓制一電路中的雜 訊。 (第二具體實施例） 圖3顯示一 DRAM的部份圖樣佈局，其具有根據本發明第 二具體實施例的一區段型字元線結構。圖3中使用與圖1中 相同的參考數字，即代表相似的或對應的結構元件。 圖3所顯示的DRAM不同圖1的顯示之處，在於提供的一電 容區域（一電容陣列）3 0是位於一記憶體單元陣列丨9的附 近。說的明碟些’複數個M0S電容31是安排在該記憶體單 兀陣列1 9的另一端處，以此方式形成了一電容區域3 〇 (圖 4)。（本具體實施例中’該MOS電容31是安排在相反於該主 列解碼器區域3所在位置的區域）如圖5A和圖5B所示，每一 個MOS電容31的設計形式，是使雜訊可以越過電源供給 (VCC)和接地線（VSS)之間’其兩者都是以一第一金 線4形成的。 上述架構的優點在於，每一個MOS電容31的一對 以連接至該第一金屬傳導線4 (其當做電源供給線和接地 線），並可維持一低電阻。因此，該電源供給雜訊便可 低相當多。 千 (第三具體實施例） 圖6顯示一 DRAM中一部份的圖樣佈局，豆 明之第三具體實施例的-區段型字元線結構'有圖 圖3相同的參考數字’代表相似的或訝應的結構元 一 圖6顯示的DRAM相似圖3的顯示在於，甘士 ^ 、 其中一電容區域

第14頁 516183 五、發明說明（ίο) (電容陣列）3 0 a位於該記憶體單元陣列1 9的附近。然而， 前者有別於後者的是該電容區域30a的結構。也就是第三 具體實施例中位於該記憶體單元陣列1 9的另一端（也就是 在本具體實施例中，相反於該主列解碼器區域3位置所在 的部份）之該電容區域30a是以平行連接的複數個DRAM單元 所定義。 第三具體實施例中，電容區域3 0a是一方塊形狀，其中 複數個DRAM單元41是安排在一矩陣圖樣（圖2)，像是在該 單元陣列方塊1中。每一個DRAM單元41的設計方式為其電 晶體41b是正常的通路狀態。 參考圖7即將敘述該DRAM單元41的部份結構。參看圖7， 該單元電容41a包括一電容電極41a-l和一平板電極41a-2 。该單元電晶體4 1 b包括一閘線4 1 b- 1和一對的擴散部份 41b-2。該單元電容418是連接至該單元電晶體411)之一對 ，散部份4 lb-2中之一個。位於比該第一金屬傳導線4較低 的一金屬傳導線45，是經由接觸44連接至另一個擴散 = ^41b-2。而該第一金屬傳導線4是經由接觸46連至該 金屬傳導線45。 =6中數子代表一節點，提供單元電容41a的平板電 —2。該節點是連接至該第一金屬傳導線^，其用來 二一接地電位。該第一金屬傳導線“經由接觸25連接至 ^ ^金屬傳導線23 (為簡化的原故，圖6中所呈現 ♦ 金屬傳導線23數目只是兩個）。 該單元電容41a中電容電極41^1的另一邊，有一位元線

516183 五、發明說明（11) 延伸至該感應放大器區域丨6a。該金屬傳導線4 (節點28) 用於提供一電源供給電位，並經由接觸2 4連接至節點2 2。 部份的該第一金屬傳導線4延伸至該感應放大器區域16a (該平板電極4 la-2並不位於此），因此其功能為第一金屬 傳導線27。感應放大器區域16 a十，上述的第一金屬傳導 線27經由接觸21連接至一位元線。該第一金屬導線層27經 由接觸26連接至節點22。 以上述的結構，電容區域3〇a中每一個單元電容4 la的該 對電極可以連接至該第一金屬傳導線4，4a，其以一低電 P且當做電源供給線和接地線。因此，可以壓制相當多的該 電源供給雜訊，如同第二具體實施例中D R A Μ的情形。 _ 形成上述該單元電晶體41b的時候，理想的狀況是在通 _ 道植入時的份量得以控制，而使該單元電晶體4 1 b是在正 常通路（ON)狀態。在本發明的此實例，該電容區域30a的 結構相似於該單元陣列方塊1。此例中，一通路電壓最好 是應用在單元電晶體4 1 b的該閘線（次字元線）1 1上。從此 可以看到，所提供的是在結構上相似於該單元陣列方塊1 的該電容區域3 0 a，便能夠達到相關於第二具體實施例所 述之優點。此外，該D R A Μ單元4 1可以安排在一週期性的圖 樣中，這使得遮光罩的設計比較容易，而且有利於決定製 造過程。 (第四具體實施例） ® 圖8顯示一 DRAM的部份佈局，其具有根據本發明之第四 具體實施例的一區段型字元線結構。圖8使用與圖1相同的

第16頁 516183 五、發明說明（12) 參考數字，代表相似或對應的結構元件。 圖8顯示的D R A Μ具有一字元線結才冓，是相似於圖^顯示的 DRAM。圖8的DRAM有一多重記憶體組結構，其中提供複數 個圮憶體組BK結構，以及每一個記憶體組以包括複數個單 兀陣列方塊1 ，像是以上所敘述的。第四具體實施例的 DRAM不同第一具體實施例之處，在於主字元線2以外該第 一金屬傳導線4’的安排。說的更清楚，主字元線2以外的 該第一金屬傳導線4’ ，通過穿越位於該記憶體組βΚ之間的 該主列解碼器區域3，如此安排使得該第一金屬導線4，是 在複數個記憶體組BK上。 上述結構可以達到相關於第一具體實施例中已解釋的優 點。此外，介於該記憶體組M之間該導線電阻是低的。所 以’在一晶片内可以達到整體導線連接為一低電阻的狀 態。 第四具體實施例的結構可以應用在第二和第三的具體實 施例的DRAMs。 如上的詳細敘述’本發明能夠提供一半導體記憶體裝置 ’其具有一區段型字元線結構，而且其中在電源供給線和 控制訊號線之整體的電阻分量都降低了。當以高速度執行 資料擷取的時候，電路的操作速度仍保持在高速，而且大 幅降低了控制訊號線（也就是一位元感應放大器驅動訊號 線）的電阻分量。因此，即使在一高速操作並運用一大量 · 電流的時候，仍可以壓制住電路中的雜訊。

第17頁 516183 案號90113627_年月 日 修正

O:\71\71576.ptc 第18頁

Claims (1)

1. 516183 案號 90113627 曰 修正 之主字元線（2 )所在較高的一層次，該複數個 導線（5 )於垂直於該複數個主字元線（2 )的方向 專利範圍第5項之半導體記憶體裝置，其中該 金屬傳導線（5 )藉複數個接觸（6 )連接至該複數 傳導線（4，4 a，4 ’）。 專利範圍第1項之半導體記憶體裝置，其中該 體裝置還包括一電容陣列（30，30a)，其具有 (31，41 )。 專利範圍第7項之半導體記憶體裝置，其中每 的電容（31，41)所連接到的傳導線包括第一金 ，4 a )，以及用來當做一電源供給線和一接地 六、申請專利範圍 於比該複數 第二金屬傳 延伸。 6 ·如申請 複數個第二 個第一金屬 7. 如申請 半導體記憶 複數個電容 8. 如申請 一個該複數 屬傳導線（4 線之任一者。 9 .如申請專利範圍第8項之半導體記憶體裝置，其中每一 個該電容（3 1，4 1 )的功能是將位於該電源供給線和該接地 線之間的雜訊繞道。 1 0 .如申請專利範圍第7項之半導體記憶體裝置，其中每 一個該複數個電容是一 MOS電容（31)。 1 1.如申請專利範圍第7項之半導體記憶體裝置，其中該 電容陣列（3 0 a )包括的方塊，其在架構上係相似於該複數 個單元陣列方塊（1 )。 1 2.如申請專利範圍第1 1項之半導體記憶體裝置，其中該 複數個電容（4 1 )是記憶體單元，其在結構上係相似於該複 數個記憶體單元（4 1 )。

   O:\71\71576.ptc 第20頁 516183 案號 90113627 Λ_Ά 曰 修正 六、申請專利範圍 1 3.如申請專利範圍第1 2項之半導體記憶體裝置，其中該 複數個電容（4 1 )是動態記憶體單元，每一個都包括一單元 電容（41a)和一單元電晶體（41b)，而且該單元電晶體 (41b)是在一正常通路（ON)狀態。 1 4.如申請專利範圍第1項之半導體記憶體裝置，其中該 複數個單元陣列方塊（1 )，是由複數個記憶體組（B K )組 成，而且該複數個第一金屬傳導線（4 )，係共同連接至該 複數個記憶體組（BK)。 1 5.如申請專利範圍第1 4項之半導體記憶體裝置，其中該 複數個記憶體組（BK )，是以主列解碼器區域（3 )分隔開， 而且該第一金屬傳導線（4 ’）延伸越過該主列解碼器區域 (3) 〇 1 6.如申請專利範圍第1 5項之半導體記憶體裝置，其中每 一個該主列解碼器區域（3 )具有複數個主列解碼器，而每 一個該主列解碼器從該複數’個主字元線（2 )中選擇一特定 的主字元線（2 )。

   O:\71\71576.ptc 第21頁