KR19990012235A - 고집적 반도체 메모리 장치 및 그 제조방법 - Google Patents

Abstract

2개의 셀이 1개의 비트 라인을 공유하는 SOI(Silicon On Insulator) 구조의 반도체 메모리 장치 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 메모리 장치는 한 쌍의 셀이 반복적으로 배열된 셀 어레이 영역을 구비하고, 상기 한 쌍의 셀은 제1 도전형의 반도체 기판과, 상기 반도체 기판상에 수직 방향으로 연장된 기둥 형상의 활성 영역과, 상기 활성 영역의 측벽에 형성된 채널 영역과, 상기 활성 영역에서 채널 영역의 상부 및 하부에 각각 형성된 제2 도전형의 제1 및 제2 소스/드레인 영역과, 상기 활성 영역의 양측에서 상기 활성 영역의 측벽의 일부를 포위하면서 상기 반도체 기판에 대하여 수평 방향으로 평행하게 연장되는 한 쌍의 게이트 전극에 의하여 형성되는 한 쌍의 트랜지스터를 포함한다.

Description

고집적 반도체 메모리 장치 및 그 제조 방법

본 발명은 고집적 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 특히 2개의 셀이 1개의 비트 라인을 공유하는 SOI(Silicon On Insulator) 구조의 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.

DRAM(Dynamic Random Access Memory)의 집적도를 증가시키기 위하여는 작은 면적에 가능한 한 많은 소자를 형성하는 것이 중요하다. 일반적으로 반도체 기판상에 횡형(lateral)으로 형성되는 평면 트랜지스터의 경우에는 소스 및 드레인 영역이 트랜지스터의 게이트 전극과 동일한 평면상에서 형성되기 때문에 소자의 집적화에 장애가 된다.

상기와 같은 문제점을 해결하기 위하여, 반도체 기판상에 트랜지스터와 커패시터를 수직 방향으로 형성하는 메모리 셀 구조들이 제안된 바 있다.

그러나, 종래에 제안된 상기와 같은 메모리 셀 구조는 그 제조 공정이 복잡할 뿐 만 아니라 면적 소비가 커지는 단점이 있다.

따라서, 본 발명의 목적은 집적도가 증가된 SOI 구조의 반도체 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 상기한 바와 같은 반도체 메모리 장치를 단순화된 공정에 의하여 제조할 수 있는 반도체 메모리 장치의 제조 방법을 제공하는 것이다.

도 1은 본 발명에 따른 DRAM의 셀 배치를 보여주는 레이아웃도이다.

도 2는 도 1의 2-2'선 단면도이다.

도 3은 도 1의 3-3'선 단면도이다.

도 4 내지 도 12는 도 1 내지 도 3에 도시된 본 발명에 따른 DRAM의 셀을 제조하는 방법을 설명하기 위한 단면도들이다.

도면의 주요 부분에 대한 부호의 설명

A : 활성 영역, 50 : 하부 전극

52 : 유전막, 54 : 상부 전극

70 : 채널 영역, 72, 74 : 제1 및 제2 소스/드레인 영역

100 : 반도체 기판, 105 : 워드 라인

107 : 비트 라인

상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치는 한 쌍의 셀이 반복적으로 배열된 셀 어레이 영역을 구비하고, 상기 한 쌍의 셀은 제1 도전형의 반도체 기판과, 상기 반도체 기판상에 수직 방향으로 연장된 기둥 형상의 활성 영역과, 상기 활성 영역의 측벽에 형성된 채널 영역과, 상기 활성 영역에서 채널 영역의 상부 및 하부에 각각 형성된 제2 도전형의 제1 및 제2 소스/드레인 영역과, 상기 활성 영역의 양측에서 상기 활성 영역의 측벽의 일부를 포위하면서 상기 반도체 기판에 대하여 수평 방향으로 평행하게 연장되는 한 쌍의 게이트 전극에 의하여 형성되는 한 쌍의 트랜지스터를 포함한다.

또한, 본 발명에 따른 반도체 메모리 장치는 상기 채널 영역의 상부에 형성된 제2 소스/드레인 영역과 연결되는 비트 라인 콘택과, 상기 비트 라인 콘택을 통하여 상기 제2 소스/드레인 영역에 연결되고, 상기 반도체 기판에 대하여 수평방향으로 상기 게이트 전극과 직교하여 연장되며, 상기 한 쌍의 트랜지스터에 의하여 공유되는 비트 라인을 더 포함한다.

또한, 본 발명에 따른 반도체 메모리 장치는 상기 채널 영역의 하부에 형성된 제1 소스/드레인 영역과 연결되는 한 쌍의 하부 전극 콘택과, 상기 한 쌍의 하부 전극 콘택을 통하여 각각 상기 제1 소스/드레인 영역에 연결되는 한 쌍의 하부 전극과, 상기 한 쌍의 하부 전극을 덮는 유전막과, 상기 유전막을 덮는 상부 전극을 더 포함한다.

상기 다른 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 제조 방법에서는 소정의 패턴을 포함하는 제1 도전형의 제1 반도체 기판과 패턴이 형성되지 않은 제2 반도체 기판을 사이에 산화막을 개재하여 본딩한다. 상기 제1 반도체 기판의 노출된 표면을 패터닝하여 한 쌍의 셀 단위로 구분되는 기둥 형상의 SOI 패턴을 형성한다. 상기 SOI 패턴의 노출된 측벽에 이온 주입을 행하여 채널 영역을 형성한다. 상기 채널 영역의 표면에 게이트 산화막을 형성한다. 상기 게이트 산화막을 개재하여 상기 SOI 패턴의 양측에서 상기 SOI 패턴의 측벽의 일부를 포위하도록 연장되는 게이트 전극을 형성한다. 상기 SOI 패턴의 노출된 상면에 제2 도전형의 소스/드레인 영역을 형성한다.

상기 게이트 전극을 형성하는 단계는 다마신 공정에 의하여 행한다.

또한, 본 발명에 따른 반도체 메모리 장치의 제조 방법에서는 상기 제1 반도체 기판과 제2 반도체 기판을 본딩하는 단계 전에, 제1 도전형의 제1 반도체 기판 내에 다마신(damascene) 공정에 의하여 식각 저지층을 형성한다. 상기 식각 저지층이 형성된 제1 반도체 기판상에 복수의 하부 전극 콘택홀을 포함하는 제1 절연막 패턴을 형성한다. 상기 하부 전극 콘택홀을 통하여 노출된 제1 반도체 기판 표면에 제2 도전형의 불순물을 플러그 이온 주입하여 상기 소스/드레인 영역에 대응하는 제2 도전형의 다른 소스/드레인 영역을 형성한다. 상기 하부 전극 콘택홀을 채우는 하부 전극 콘택과 상기 하부 전극 콘택을 통하여 각각 상기 다른 소스/드레인 영역에 연결되는 복수의 하부 전극을 형성한다. 상기 하부 전극을 덮는 유전막을 형성한다. 상기 유전막을 덮는 상부 전극을 형성한다. 상기 상부 전극의 상부에 제1 산화막을 형성한다.

또한, 본 발명에 따른 반도체 메모리 장치의 제조 방법에서는 상기 소스/드레인 영역을 형성하는 단계 후에, 상기 소스/드레인 영역을 일부 노출시키는 제2 절연막 패턴을 형성한다. 상기 제2 절연막 패턴이 형성된 결과물상에 상기 소스/드레인 영역에 연결되는 비트 라인을 형성한다.

본 발명에 따르면, 집적도가 증가된 SOI 구조의 반도체 메모리 장치를 단순화된 공정에 의하여 제조할 수 있다.

다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.

도 1은 본 발명에 따른 DRAM의 셀 배치를 보여주는 레이아웃도이고, 도 2는 도 1의 2-2'선 단면도이고, 도 3은 도 1의 3-3'선 단면도이다.

도 1 내지 도 3을 참조하면, 본발명에 따른 DRAM의 한 쌍의 셀은 P형 반도체 기판(100)의 소정 영역에서 수직 방향으로 연장되고 타원의 기둥 형상으로 한정된 활성 영역(A)과, 상기 활성 영역(A)의 측벽에 형성된 채널 영역(70)과, 상기 활성 영역(A) 내에서 채널 영역(70)의 상부 및 하부에 각각 형성된 제1 및 제2 소스/드레인 영역(72, 74)과, 상기 활성 영역(A)의 양측에서 상기 활성 영역(A)의 측벽의 일부를 포위하면서 상기 반도체 기판(100)에 대하여 수평 방향으로 평행하게 연장되는 한 쌍의 워드 라인(105)을 포함한다.

또한, 본 발명에 따른 DRAM의 한 쌍의 셀은 상기 채널 영역(70)의 상부에 형성된 제2 소스/드레인 영역(74)에 비트 라인 콘택(107A)을 통하여 연결되고, 상기 반도체 기판(100)에 대하여 수평 방향으로 상기 워드 라인(105)과 직교하여 연장되는 비트 라인(107)을 포함한다. 여기서, 상기 워드 라인(105)은 게이트 전극 역할을 하며, 상기 제1 및 제2 소스/드레인 영역(72, 74)은 N형의 불순물로 도핑된다. 그리고, 상기 한 쌍의 워드 라인(105)과 상기 채널 영역(70) 상하에 형성된 제1 및 소스/드레인 영역(72, 74)은 2개의 트랜지스터를 구성하며, 상기 2개의 트랜지스터는 1개의 비트 라인(107)을 공유한다.

또한, 본 발명에 따른 DRAM의 한 쌍의 셀은 상기 트랜지스터를 중심으로 상기 비트 라인(107)의 반대측에서 상기 채널 영역의 하부에 형성된 제1 소스/드레인 영역(72)에 각각 한 쌍의 하부 전극 콘택(50A)을 통하여 연결되는 한 쌍의 하부 전극(50)과, 상기 한 쌍의 하부 전극(50)을 덮는 유전막(52)과, 상기 유전막(52)을 덮는 상부 전극(54)으로 구성되는 커패시터를 포함한다.

도 4 내지 도 12는 도 1 내지 도 3에 도시된 본 발명에 따른 DRAM의 셀을 제조하는 방법을 설명하기 위한 단면도들이다.

도 4를 참조하면, P형의 제1 반도체 기판(10)상에 마스크 패턴(도시 생략), 예를 들면 실리콘 질화막으로 이루어지는 마스크 패턴을 형성한 후, 이를 마스크로 하여 상기 제1 반도체 기판(10) 내부에 트렌치(T)를 형성한다. 그 후, 상기 마스크 패턴을 제거한다.

도 5를 참조하면, 상기 트렌치(T)가 형성된 결과물 위에 산화막을 덮은 후, CMP(Chemical Mechanical Polishing) 공정을 이용하여 상기 제1 반도체 기판(10)이 노출될 때까지 상기 산화막을 연마함으로써 다마신(damascene) 공정에 의하여 상기 트렌치(T) 내부에 산화막으로 이루어지는 식각 저지층(12)을 형성한다.

도 6을 참조하면, 상기 식각 저지층(12)이 형성된 결과물상에 제1 절연막, 예를 들면 산화막을 형성한 후, 하부 전극 콘택을 형성할 부분을 선택적으로 제거하여 하부 전극 콘택홀(50h)을 포함하는 제1 절연막 패턴(14)을 형성한다. 이 때, 인접한 2개의 상기 식각 저지층(12)에 의하여 한정되는 제1 반도체 기판(10) 영역에는 각각 2개의 하부 전극 콘택홀(50h)이 형성된다.

그 후, 상기 제1 절연막 패턴을 이온 주입 마스크로 하여 상기 하부 전극 콘택홀(50h)을 통해 노출된 상기 제1 반도체 기판(10)에 N형의 불순물 이온은 플러그 이온 주입함으로써, 상기 제1 반도체 기판(10)의 표면에 제1 소스/드레인 영역(72)을 형성한다.

도 7을 참조하면, 상기 하부 전극 콘택홀(50h)이 형성된 결과물상에 상기 하부 전극 콘택홀(50h)을 채우도록 제1 도전층, 예를 들면 도핑된 폴리실리콘층을 형성한다. 그 후, 상기 제1 도전층을 패터닝하여 상기 하부 전극 콘택홀(50h)에 형성된 하부 전극 콘택(50A)을 통하여 상기 소스/드레인 영역(72)에 연결되는 하부 전극(50)을 형성한다. 그 후, 상기 하부 전극(50)을 덮는 유전막(52)을 형성하고, 상기 유전막을 도핑된 폴리실리콘층으로 이루어지는 제2 도전층으로 덮어서 상부 전극(54)을 형성한다. 그 후, 상기 상부 전극(60) 위에 평탄화된 제1 산화막(60)을 형성한다.

도 8을 참조하면, 상면에 평탄화된 제2 산화막이 형성된 제2 반도체 기판(100)을 상기 제1 산화막(60)과 제2 산화막이 당접하도록 상기 제1 반도체 기판(10)에 본딩한다. 그 결과, 패턴을 가진 상기 제1 반도체 기판(10)과 패턴이 없는 제2 반도체 기판(100)이 절연막, 즉 산화막(62)을 사이에 두고 결합된 상태로 된다. 그 후, 상기 식각 저지층(12)이 노출될 때까지 상기 제1 반도체 기판(10)을 CMP 공정에 의하여 연마하여 SOI층(64)을 형성한다.

도 9를 참조하면, 상기 식각 저지층(12) 및 SOI층(64)의 상면에 절연층 패턴(66), 예를 들면 실리콘 질화막 패턴을 형성하고, 상기 절연층 패턴(66)을 마스크로 하여 상기 식각 저지층(12) 및 SOI층(64)을 패터닝하여 상기 SOI층(64)을 상기 식각 저지층(12)과 분리시키는 동시에 상기 SOI층(64)을 한 쌍의 셀 단위로 구분하는 활성 영역 역할을 하는 기둥 형상의 SOI 패턴(64A)을 형성한다.

그 후, 상기 SOI 패턴(64A)의 노출된 측벽에 이온 주입을 행하여 채널 영역(70)을 형성한다. 그리고, 상기 채널 영역(70)의 표면에 게이트 산화막(80)을 형성한다.

도 10을 참조하면, 상기 절연층 패턴(66)을 제거한 후, 상기 게이트 산화막(80)이 측벽에 형성된 상기 SOI 패턴(64A)과 상기 식각 저지층(12)과의 사이의 공간을 메우도록 게이트 전극 형성용 제2 도전층을 형성한 후, 이를 상기 SOI 패턴(64A)의 상면이 노출될 때까지 CMP 공정에 의하여 평탄화함으로써, 상기 게이트 산화막(80)이 측벽에 형성된 상기 SOI 패턴(64A)과 상기 식각 저지층(12)과의 사이의 공간에 게이트 전극 역할을 하는 워드 라인(105)을 다마신 공정에 의하여 형성한다. 여기서, 상기 게이트 전극 역할을 하는 워드 라인(105)은 상기 도 10의 상면에서 볼 때 상기 SOI 패턴(64A)의 양측에서 상기 SOI 패턴(64A)의 측벽의 일부를 포위하는 형태로 형성된다.

도 11을 참조하면, 상기 SOI 패턴(64A)의 노출된 상면에 N형 불순물을 이온 주입하여 제2 소스/드레인 영역(74)을 형성한다.

그 후, 상기 제2 소스/드레인 영역(74)을 일부 노출시키는 제2 절연막 패턴(110), 예를 들면 산화막 패턴을 형성한다.

도 12를 참조하면, 상기 제2 절연막 패턴(110)이 형성된 결과물상에 제4 도전층을 형성한 후, 이를 패터닝하여 상기 비트 라인 콘택(107A)을 통하여 상기 제2 소스/드레인 영역(74)에 연결되는 비트 라인(107)을 형성한다.

그 후, 통상의 공정에 의하여 본 발명에 따른 반도체 메모리 장치를 완성한다.

상기한 바와 같이, 본 발명의 바람직한 실시예에 따르면 집적도가 증가된 SOI 구조의 반도체 메모리 장치를 단순화된 공정에 의하여 제조할 수 있다.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (11)

1. 한 쌍의 셀이 반복적으로 배열된 셀 어레이 영역을 구비하는 반도체 메모리 장치에 있어서, 상기 한 쌍의 셀은

   제1 도전형의 반도체 기판과,

   상기 반도체 기판상에 수직 방향으로 연장된 기둥 형상의 활성 영역과,

   상기 활성 영역의 측벽에 형성된 채널 영역과,

   상기 활성 영역에서 채널 영역의 상부 및 하부에 각각 형성된 제2 도전형의 제1 및 제2 소스/드레인 영역과,

   상기 활성 영역의 양측에서 상기 활성 영역의 측벽의 일부를 포위하면서 상기 반도체 기판에 대하여 수평 방향으로 평행하게 연장되는 한 쌍의 게이트 전극에 의하여 형성되는 한 쌍의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 또한

   상기 채널 영역의 상부에 형성된 제2 소스/드레인 영역과 연결되는 비트 라인 콘택과,

   상기 비트 라인 콘택을 통하여 상기 제2 소스/드레인 영역에 연결되고, 상기 반도체 기판에 대하여 수평방향으로 상기 게이트 전극과 직교하여 연장되며, 상기 한 쌍의 트랜지스터에 의하여 공유되는 비트 라인을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
3. 제1항에 있어서, 또한

   상기 채널 영역의 하부에 형성된 제1 소스/드레인 영역과 연결되는 한 쌍의 하부 전극 콘택과,

   상기 한 쌍의 하부 전극 콘택을 통하여 각각 상기 제1 소스/드레인 영역에 연결되는 한 쌍의 하부 전극과,

   상기 한 쌍의 하부 전극을 덮는 유전막과,

   상기 유전막을 덮는 상부 전극을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
4. 소정의 패턴을 포함하는 제1 도전형의 제1 반도체 기판과 패턴이 형성되지 않은 제2 반도체 기판을 사이에 산화막을 개재하여 본딩하는 단계와,

   상기 제1 반도체 기판의 노출된 표면을 패터닝하여 한 쌍의 셀 단위로 구분되는 기둥 형상의 SOI 패턴을 형성하는 단계와,

   상기 SOI 패턴의 노출된 측벽에 이온 주입을 행하여 채널 영역을 형성하는 단계와,

   상기 채널 영역의 표면에 게이트 산화막을 형성하는 단계와,

   상기 게이트 산화막을 개재하여 상기 SOI 패턴의 양측에서 상기 SOI 패턴의 측벽의 일부를 포위하도록 연장되는 게이트 전극을 형성하는 단계와,

   상기 SOI 패턴의 노출된 상면에 제2 도전형의 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
5. 제4항에 있어서, 상기 게이트 전극을 형성하는 단계는 다마신(damascene) 공정에 의하여 행하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
6. 제4항에 있어서, 상기 제1 반도체 기판과 제2 반도체 기판을 본딩하는 단계 전에,

   제1 도전형의 제1 반도체 기판 내에 식각 저지층을 형성하는 단계와,

   상기 식각 저지층이 형성된 제1 반도체 기판상에 복수의 하부 전극 콘택홀을 포함하는 제1 절연막 패턴을 형성하는 단계와,

   상기 하부 전극 콘택홀을 통하여 노출된 제1 반도체 기판 표면에 제2 도전형의 불순물을 플러그 이온 주입하여 상기 소스/드레인 영역에 대응하는 제2 도전형의 다른 소스/드레인 영역을 형성하는 단계와,

   상기 하부 전극 콘택홀을 채우는 하부 전극 콘택과 상기 하부 전극 콘택을 통하여 각각 상기 다른 소스/드레인 영역에 연결되는 복수의 하부 전극을 형성하는 단계와,

   상기 하부 전극을 덮는 유전막을 형성하는 단계와,

   상기 유전막을 덮는 상부 전극을 형성하는 단계와,

   상기 상부 전극의 상부에 제1 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
7. 제6항에 있어서, 상기 식각 저지층을 형성하는 단계는 다마신 공정에 의하여 행하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
8. 제6항에 있어서, 상기 제1 절연막 패턴을 형성하는 단계는 인접한 2개의 상기 식각 저지층에 의하여 한정되는 상기 제1 반도체 기판 영역에 각각 2개의 하부 전극 콘택홀이 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
9. 제6항에 있어서, 상기 제1 절연막 패턴은 산화막으로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
10. 제4항에 있어서, 상기 소스/드레인 영역을 형성하는 단계 후에,

    상기 소스/드레인 영역을 일부 노출시키는 제2 절연막 패턴을 형성하는 단계와,

    상기 제2 절연막 패턴이 형성된 결과물상에 상기 소스/드레인 영역에 연결되는 비트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
11. 제10항에 있어서, 상기 제2 절연막 패턴은 산화막으로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.