KR20010087506A - 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 종래 반도체 메모리 장치는 소자형성영역을 일자형으로 형성하여, 소자의 집적도가 심화될 수록 소자형성영역과 비트라인 플러그가 접하는 면적이 줄어들어 저항이 증가하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판의 일부에 위치하여, 복수의 소자형성영역을 정의하는 필드산화막과; 상기 소자형성영역에 형성된 공통 소스를 갖는 두 셀 트랜지스터와; 상기 셀 트랜지스터의 공통소스에 접속되는 비트라인 플러그와; 상기 셀 트랜지스터의 드레인에 접속되는 커패시터 플러그와; 상기 비트라인 플러그와 접속됨과 아울러 상기 소자형성영역과 평행한 비트라인과; 상기 커패시터 플러그의 상부측에 위치하는 커패시터 노드와; 상기 커패시터 노드의 상부에 위치하는 커패시터로 이루어지는 반도체 메모리 장치에 있어서, 상기 소자형성영역을 그 중앙부에 절곡부를 가지며, 양측단이 횡방향으로 길며 상호 평행한 형태로 함으로써, 그 절곡부에서 비트라인 플러그와 접속되어 접속면적을 증가시켜, 저항의 증가를 방지하는 효과가 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 소자형성영역(active)을 일자형이 아닌 굽은형으로 배치하여, 커패시터 노드콘택의 공정마진을 확보하여 인접한 소자형성영역에 위치하는 커패시터간의 전기적인 접속이 발생하는 것을 방지하는데 적당하도록 한 반도체 메모리 장치에 관한 것이다.

도1a 내지 도1d는 종래 반도체 메모리 장치의 제조공정 수순 평면도로서, 이에 도시한 바와 같이 기판에 필드산화막(2)을 형성하여, 복수개의 일자형 소자형성영역(1)을 상호 소정의 이격거리를 갖으며, 단위면적당 최대수로 형성하기 위해 하부측의 소자형성영역(1)의 중앙부가 상부측 소자형성영역(1)의 사이영역에 위치하도록 형성한 후, 각 소자형성영역(1)을 지나는 셀트랜지스터의 게이트(3)를 형성하고, 그 셀트랜지스터 게이트(3)의 측면 소자형성영역(1)에 소스 및 드레인을 형성하는 단계(도1a)와; 상기 구조의 상부전면에 절연막(도면미도시)을 증착하고, 그 절연막에 콘택홀을 형성하여 상기 소스 및 드레인의 일부영역을 노출시키고, 그 노출된 소스 및 드레인에 접하는 비트라인 플러그(4)와 커패시터 플러그(5)를 형성하는 단계(도1b)와; 상기 구조의 상부에 절연막(도면 미도시)을 증착하고, 다시 콘택홀을 형성하여, 상기 필드산화막(2)의 상부측에 위치하는 비트라인 플러그(4)를 노출시킴과 아울러 상기 커패시터 플러그(5)의 일부를 노출시킨 후, 비트라인 플러그(4)에 접하는 비트라인 콘택(6)과 상기 커패시터 플러그(5)에 접하는 커패시터 콘택(7)을형성하는 단계(도1c)와; 상기 커패시터 플러그(5)의 상부에 접하는 커패시터 하부전극(8)을 형성하는 단계(도1d)로 제조된다.

이하, 상기와 같이 제조된 종래 반도체 메모리 장치를 좀 더 상세히 설명한다.

도1a에 도시한 바와 같이 일자형의 소자형성영역(1)을 정의한다.

이는 반도체 기판의 상부에 필드산화막(2)을 형성하여 정의하며, 그 소자형성영역(1)을 단위 워드라인에 접속되는 소자형성영역의 수와 비트라인의 접속에 유리하도록 상부측과 하부측의 소자형성영역이 교차하도록 정의한다.

그 다음, 상기 소자형성영역(1)에 셀 트랜지스터를 제조한다. 이때, 셀 트랜지스터의 게이트(3)는 하측으로 끊임없이 이어져 하나의 소자형성영역(1)과 그 하부측 일렬의 소자형성영역(1)을 건너뛴 다음 소자형성영역(1)에 접하는 구조의 워드라인을 형성하게 된다.

그 다음, 상기 셀 트랜지스터의 게이트(3) 측면의 소자형성영역에 불순물 이온을 주입하여 소스 및 드레인을 형성하게 된다.

그 다음, 도1b에 도시한 바와 같이 상기 구조의 상부전면에 절연막을 증착하고, 사진식각공정을 통해 콘택홀을 형성하여 상기 소스 및 드레인을 노출시키고, 도전물질의 증착 및 평탄화공정을 통해 상기 셀 트랜지스터의 공통소스에 접속되는 비트라인 플러그(4)와 상기 드레인에 접속되는 커패시터 플러그(5)를 형성한다. 이때 비트라인 플러그(4)는 상기 소스에 접속됨과 아울러 그 상부측이 필드산화막(2)의 상부측으로 연장되도록 형성한다.

이때, 반도체 메모리 장치의 집적도가 심화되면서, 소자형성영역의 크기가 작아지고 이에 따라 비트라인 플러그(4)와 연결되는 소스의 면적도 줄어 저항이 증가하게 된다.

그 다음, 도1c에 도시한 바와 같이 상기 구조의 상부전면에 절연막을 증착하고, 그 절연막에 콘택홀을 형성하여 상기 비트라인 플러그(4)의 필드산화막(2)의 상부측에 위치하는 영역을 노출시키고, 상기 커패시터 플러그(5)의 일부를 노출시킨 후, 도전성물질의 증착 및 패턴 형성공정을 통해 도면에는 생략하였지만 상기 비트라인 플러그(4)에 접속되며, 소자형성영역(1)의 사이 필드산화막(2)의 상부측에 위치하며, 그 소자형성영역(1)과 평행한 비트라인을 형성하고, 상기 커패시터 플러그(5)에 접속되는 커패시터 콘택(7)을 형성한다.

그 다음, 도1d에 도시한 바와 같이 상기 구조의 상부에 도전성 물질을 증착하고, 패터닝하여 상기 커패시터 콘택(7)에 접속되는 커패시터 하부전극(8)을 형성한다.

이때 역시 반도체 메모리 장치의 집적도가 심화되면서, 일정한 정전용량을 유지하기 위해 일정한 면적 이상을 차지하는 커패시터 하부전극(8)의 배치 위치를 확보하기가 용이하지 않으며, 이에 따라 인접한 소자형성영역에 위치하는 커패시터 하부전극(8)간에 전기적인 접속이 발생하게 된다.

상기한 바와 같이 종래 반도체 메모리 장치는 소자형성영역이 일자형으로 형성하여, 반도체 메모리 장치의 집적도가 심화될 수록 비트라인 플러그와 소자형성영역이 접하는 면적이 줄어들어 저항이 증가하는 문제점과 아울러 커패시터 하부전극의 배치마진의 확보가 용이하지 않아 커패시터간의 전기적인 접속이 발생하는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 비트라인 플러그와 소자형성영역이 접하는 면적마진과 커패시터 하부전극의 배치 마진을 확보할 수 있는 구조의 반도체 메모리 장치를 제공함에 그 목적이 있다.

도1a 내지 도1d는 종래 반도체 메모리 장치의 제조공정 수순 평면도.

도2a 내지 도2d는 본 발명 반도체 메모리 장치의 제조공정 수순단면도.

***도면의 주요 부분에 대한 부호의 설명***

1:소자형성영역 2:필드산화막

3:게이트 4:비트라인 플러그

5:커패시터 플러그 6:비트라인 콘택

7:커패시터 콘택 8:커패시터 하부전극

상기와 같은 목적은 기판의 일부에 위치하여, 복수의 소자형성영역을 정의하는 필드산화막과; 상기 소자형성영역에 형성된 공통 소스를 갖는 두 셀 트랜지스터와; 상기 셀 트랜지스터의 공통소스에 접속되는 비트라인 플러그와; 상기 셀 트랜지스터의 드레인에 접속되는 커패시터 플러그와; 상기 비트라인 플러그와 접속됨과 아울러 상기 소자형성영역과 평행한 비트라인과; 상기 커패시터 플러그의 상부측에 위치하는 커패시터 노드와; 상기 커패시터 노드의 상부에 위치하는 커패시터로 이루어지는 반도체 메모리 장치에 있어서, 상기 소자형성영역을 그 중앙부에 절곡부를 갖으며, 양측단이 횡방향으로 길며 상호 평행한 형태로 변환함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2a 내지 도2d는 본 발명 반도체 메모리 장치의 제조공정 수순 평면도로서, 이에 도시한 바와 같이 기판에 필드산화막(2)을 형성하여, 중앙부에 상하측으로 절곡된 절곡부를 갖으며, 양측부가 횡방향으로 평행한 형태의 복수의 소자형성영역(1)을 형성한 후, 각 소자형성영역(1)을 지나는 셀트랜지스터의게이트(3)를 형성하고, 그 셀트랜지스터 게이트(3)의 측면 소자형성영역(1)에 소스 및 드레인을 형성하는 단계(도2a)와; 상기 구조의 상부전면에 절연막(도면미도시)을 증착하고, 그 절연막에 콘택홀을 형성하여 상기 소스 및 드레인의 일부영역을 노출시키고, 그 노출된 소스 및 드레인에 접하는 비트라인 플러그(4)와 커패시터 플러그(5)를 형성하는 단계(도2b)와; 상기 구조의 상부에 절연막(도면 미도시)을 증착하고, 다시 콘택홀을 형성하여, 상기 필드산화막(2)의 상부측에 위치하는 비트라인 플러그(4)를 노출시킴과 아울러 상기 커패시터 플러그(5)의 일부를 노출시킨 후, 비트라인 플러그(4)에 접하는 비트라인 콘택(6)과 상기 커패시터 플러그(5)에 접하는 커패시터 콘택(7)을 형성하는 단계(도2c)와; 상기 커패시터 플러그(5)의 상부에 접하는 커패시터 하부전극(8)을 형성하는 단계(도2d)로 제조된다.

이하, 상기와 같은 본 발명 반도체 메모리 장치를 좀 더 상세히 설명한다.

먼저, 기판의 일부영역에 필드산화막(2)을 형성하여, 중앙부가 절곡되며, 양측단이 횡방향으로 긴 형태의 소자형성영역(1)을 정의한다.

그 다음, 상기 소자형성영역(1)의 상부에 연속적인 게이트(3)를 형성하고, 그 게이트(3)의 측면 소자형성영역(1)에 불순물 이온을 주입하여 소스 및 드레인을 형성한다.

그 다음, 도2b에 도시한 바와 같이 상기 구조의 상부전면에 절연막을 증착하고, 사진식각공정을 통해 콘택홀을 형성하여 상기 소스 및 드레인을 노출시키고, 도전물질의 증착 및 평탄화공정을 통해 상기 셀 트랜지스터의 공통소스에 접속되는 비트라인 플러그(4)와 상기 드레인에 접속되는 커패시터 플러그(5)를 형성한다. 이때비트라인 플러그(4)는 상기 소스에 접속됨과 아울러 그 상부측이 필드산화막(2)의 상부측으로 연장되도록 형성한다.

이와 같이 상기 중앙부가 절곡된 소자형성영역(1)에 비트라인 플러그(4)를 형성하게 되면, 종래 일자형 소자형성영역을 사용할 때 보다, 그 소자형성영역(1)과 비트라인 플러그(4)가 접하는 면적이 증가하게 되어 비트라인의 저항을 줄일 수 있게 된다.

그 다음, 도2c에 도시한 바와 같이 상기 구조의 상부전면에 절연막을 증착하고, 그 절연막에 콘택홀을 형성하여 상기 비트라인 플러그(4)의 필드산화막(2)의 상부측에 위치하는 영역을 노출시키고, 상기 커패시터 플러그(5)의 일부를 노출시킨 후, 도전성물질의 증착 및 패턴 형성공정을 통해 도면에는 생략하였지만 상기 비트라인 플러그(4)에 접속되며, 소자형성영역(1)의 사이 필드산화막(2)의 상부측에 위치하며, 그 소자형성영역(1)과 평행한 비트라인을 형성하고, 상기 커패시터 플러그(5)에 접속되는 커패시터 콘택(7)을 형성한다.

그 다음, 도2d에 도시한 바와 같이 상기 구조의 상부에 도전성 물질을 증착하고, 패터닝하여 상기 커패시터 콘택(7)에 접속되는 커패시터 하부전극(8)을 형성한다.

이때 커패시터 하부전극(8)은 그 소자형성영역(1)의 양측단 상부측에 위치하게 되며, 절곡부를 갖는 소자형성영역(1)에 의해 인접한 소자형성영역(1)과의 거리가 종래에 비해 더 이격됨으로써, 그 공정마진의 확보가 용이하며, 이에 따라 커패시터 하부전극간에 전기적인 접속이 발생하는 것을 방지할 수 있게 된다.

상기한 바와 같이 본 발명은 소자형성영역을 중앙부에 절곡부를 갖으며, 양측단이 횡방향으로 긴 형태로 변환하여, 셀 트랜지스터의 공통소스와 비트라인 플러그의 접속면적을 증가시킴으로써, 저항을 낮추는 효과와 아울러 인접한 소자형성영역간의 마진을 확보하여 커패시터의 하부전극이 전기적으로 접속되는 것을 방지하는 효과가 있다.

Claims (1)

1. 기판의 일부에 위치하여, 복수의 소자형성영역을 정의하는 필드산화막과; 상기 소자형성영역에 형성된 공통 소스를 갖는 두 셀 트랜지스터와; 상기 셀 트랜지스터의 공통소스에 접속되는 비트라인 플러그와; 상기 셀 트랜지스터의 드레인에 접속되는 커패시터 플러그와; 상기 비트라인 플러그와 접속됨과 아울러 상기 소자형성영역과 평행한 비트라인과; 상기 커패시터 플러그의 상부측에 위치하는 커패시터 노드와; 상기 커패시터 노드의 상부에 위치하는 커패시터로 이루어지는 반도체 메모리 장치에 있어서, 상기 소자형성영역은 그 중앙부에 절곡부를 가지며, 양측단이 횡방향으로 길며 상호 평행한 형태인 것을 특징으로 하는 반도체 메모리 장치.