JP2956880B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
造方法に関し、特に表面を平坦化するために低融点の層
間絶縁膜を形成し、その表面にシリコン窒化膜もしくは
シリコン酸化窒化膜を形成する工程を含む半導体装置の
製造技術に関する。
(DRAM)は、1つのMOSFETと1つのキャパシ
タの組み合わせを1つのメモリセルとしている。近年の
高集積化により、チップ上のメモリセル当たりの占有面
積を減少させることが要求される。ソフトエラー対策上
メモリセルに記憶させる電荷量は一定以上に保つことが
望まれる。そこで、大きな蓄積容量を有するキャパシタ
をいかに限られた面積内に形成するかが重要な課題にな
っている。限られた面積内に大きな蓄積容量を確保する
ために、フィン型キャパシタ、シリンダ型キャパシタ等
の構造が提案されて一部実用化されている。
電層の上面、側面及び下面をキャパシタとして利用でき
るため、小さな面積で大きな蓄積容量を得ることができ
る。さらに、簡単な工程の増加でフィンの枚数を容易に
増加することができるため、今後のさらなる微細化にも
柔軟に対応可能である。
平6−177346号、図13)に開示されたフィン型
キャパシタを使用したDRAMの断面を示す。シリコン
基板1の表面の所定領域にフィールド酸化膜2が形成さ
れ、活性領域が画定されている。活性領域には、ゲート
絶縁膜を介してゲート電極3が形成され、その両側にゲ
ート電極3にセルフアラインしてソース領域4、ドレイ
ン領域5が形成されている。
領域5は層間絶縁膜6によって覆われている。層間絶縁
膜6の上の所定領域には、ソース領域4上に設けられた
開口を通してソース領域4と電気的に接続されたビット
線7が形成されている。
BPSG(ボロンリンシリケートガラス)膜8が形成さ
れている。BPSG膜8の表面は、リフロー処理を行う
ことにより平坦化されている。BPSG膜8の表面に
は、エッチング停止層として働くSiN膜9が形成され
ている。
9には、ドレイン領域5の表面に達するスルーホールが
設けられ、このスルーホールを通してフィン型蓄積電極
14が形成されている。フィン型蓄積電極14の表面に
は誘電体膜15を介して対向電極16が形成されてい
る。
8の上にフィン型キャパシタの積層構造を形成すること
により、フィン型蓄積電極を形成するためのフォトリソ
グラフィ及びエッチングを安定して行うことができる。
は、SiN膜9にクラックが発生する場合がある。図8
BはSiN膜9に発生したクラックの概略平面図を示
す。図8Aに示す層間絶縁膜6、BPSG膜8及びSi
N膜9を貫通して設けられたスルーホール20の角部分
から放射状にクラック21が発生している。このよう
に、特にスルーホールの角部分でクラックが生じやす
い。このクラックは、半導体装置の信頼性の低下あるい
は歩留りの低下の原因になる。
なくとも一方を含むシリコン酸化膜上のシリコン窒化膜
あるいはシリコン酸化窒化膜へのクラックの発生を防止
することができる半導体装置の製造技術を提供すること
である。
造方法は、表面の所定領域に半導体素子が形成された基
板を準備する工程と、前記基板の上に、ボロン及びリン
のうち少なくとも一方を含むシリコン酸化膜からなる第
1の膜を堆積する工程と、前記第1の膜の表面に、シリ
コン窒化膜もしくはシリコン酸化窒化膜からなる第2の
膜を堆積する第2の膜堆積工程と、基板全面にレジスト
膜を塗布するレジスト膜塗布工程と、所定のレチクルを
用いて前記レジスト膜の所定領域を露光及び現像し、前
記レジスト膜に開口を形成する開口形成工程と、前記開
口を通して前記第2及び第1の膜をエッチングする第1
エッチング工程とを含み、前記開口の前記レチクル上の
形状は、鈍角のみで形成されたn角形(nは5以上の自
然数)である。
ジスト膜塗布工程の前に、前記第2の膜の上に、前記第
2の膜とはエッチング耐性の異なる第3の膜を堆積する
第3の膜堆積工程を実施し、前記第1エッチング工程
で、前記開口を通して前記第3の膜をエッチングするよ
うにしてもよい。
形成されており、前記開口は、前記基板表面のうち、検
査用パターン領域に形成してもよい。前記開口形成工程
では、前記開口を形成すると同時に、他の開口も形成
し、前記第1エッチング工程では、前記他の開口を通し
ても前記第1、第2及び第3の膜をエッチングしてコン
タクトホールを形成し、さらに、前記第1のエッチング
工程の後、前記コンタクトホールの内面を含む基板全面
に前記第3の膜とエッチング耐性の異なる第1の導電膜
を形成する工程と、前記コンタクトホールの内面及び前
記コンタクトホールの開口部近傍の領域を残すように前
記第1の導電膜をパターニングする第1パターニング工
程と、前記第3の膜をエッチングして前記第1の導電膜
の下面を露出する第2エッチング工程とを実施してもよ
い。
レジスト膜塗布工程の前に、前記第3の膜の上に、前記
第3の膜とエッチング耐性の異なる第2の導電膜と、前
記第3の膜とエッチング耐性が同等の第4の膜を交互に
積層し、少なくとも2層以上の層からなる積層構造を形
成する工程を実施し、前記第1エッチング工程で形成す
る前記コンタクトホールは、前記積層構造も貫通して形
成し、さらに、前記第1パターニング工程の後に、前記
積層構造を前記第1の導電膜とほぼ同一形状にパターニ
ングする第2パターニング工程を実施し、前記第2エッ
チング工程は、前記第3の膜をエッチングすると同時
に、前記第4の膜をエッチングし、前記第1及び第2の
導電膜の下面を露出させるようにしてもよい。
前記第1及び第2の導電膜の露出した表面に誘電体膜を
形成する工程と、前記誘電体膜の表面を含む基板全面に
第3の導電膜を形成する工程とを実施してもよい。
その両側に形成されたソース及びドレイン領域からなる
MOSFETとし、前記コンタクトホールは、前記ソー
ス及びドレイン領域のうち一方の領域の表面を露出する
ように形成し、前記第1の導電膜を、前記一方の領域と
電気的に接続するようにしてもよい。
鈍角のみからなる多角形としてもよい。前記第1エッチ
ング工程の後、さらに、前記レジスト膜を除去し、前記
第3の膜を所定のエッチング液で所定時間エッチングす
る第3の膜エッチング工程を実施し、前記第2の膜の厚
さを、前記所定のエッチング液が前記所定時間に前記第
2の膜をエッチングする厚さよりも厚く、かつ30nm
よりも薄くしてもよい。
記第1の導電膜の形状を、ほぼ中心に前記コンタクトホ
ールの開口部を有する平行四辺形とし、前記第2エッチ
ング工程において、所定のエッチング液で前記第3の膜
を、前記平行四辺形の中心からその長辺に下ろした垂線
の長さ分エッチングし、前記第2の膜堆積工程で堆積す
る前記第2の膜の厚さを、前記第2エッチング工程で前
記第3の膜をエッチングする時間に前記所定のエッチン
グ液が前記第2の膜をエッチングする厚さよりも厚く、
かつ30nmよりも薄くしてもよい。
半導体素子が形成された基板と、前記基板の上に形成さ
れ、ボロン及びリンのうち少なくとも一方を含むシリコ
ン酸化膜からなる第1の膜と、前記第1の膜の表面に形
成され、シリコン窒化膜もしくはシリコン酸化窒化膜か
らなる第2の膜と、前記第1の膜及び前記第2の膜を貫
通し、前記基板表面に達するように形成され、一辺の長
さが1μmの正方形に内包される平面形状を有するコン
タクトホールと、前記第1及び第2の膜を貫通して形成
され、直径1μmの円を内包し、かつ内周縁の隅部が滑
らかな平面形状を有するスルーホールとを有する。
長さの正方形に内包される四角形のパターンと、直径が
前記第1の長さよりも長い第2の長さの円を内包し、鈍
角のみで形成されたn角形(nは5以上の自然数)のパ
ターンとを有する。
してもよい。
一方を含むシリコン酸化膜(以下、単にBPSG膜とい
う)に形成するスルーホールのレチクル上の形状を、鈍
角のみで形成されたn角形(nは5以上の自然数)とす
ることにより、スルーホールの開口部の角部分を滑らか
にすることができる。これにより、SiN膜中に発生し
たストレスが角部分に集中することを防止することがで
きる。ストレスの集中が防止できるため、クラックの発
生が抑制される。
わせ用のターゲットマークあるいはチップ内に形成する
検査用パターンの開口部は、通常数十μm程度の大きさ
である。このように比較的大きなスルーホールの開口部
の角部分は、フォトリソグラフィにより比較的明瞭に形
成される。従って、ターゲットマークあるいは検査用パ
ターンの開口部の角部分を滑らかにすることは、クラッ
クの発生防止に特に有効である。
ンに限らず、チップ内及びダイシング領域に存在する数
μm以上のスルーホールに対しては、角部分を滑らかに
する事がクラックの発生を防止する為に有効である。
膜もしくはシリコン酸化窒化膜(以下、単にSiN膜と
いう)の厚さを30nmよりも薄くすることにより、双
方の膜の界面に生ずるストレスによりSiN膜に発生す
るクラックを防止することができる。また、SiN膜の
厚さを、その上に形成された膜のエッチングで使用され
るエッチング液でその膜のエッチング時間にエッチング
される厚さ以上とすることにより、SiN膜をエッチン
グ停止層として用いることができる。
ッチング耐性のことなる他の膜からなる積層を形成し、
パターニングした後に他の膜を除去することにより、フ
ィン型の電極を形成することができる。
ンタクトホールが開口する平行四辺形とする場合には、
他の膜のエッチング時間は、中心から長辺に下ろした垂
線の長さ分の厚さをエッチングする時間とすればよい。
て、対向電極を設けることにより、蓄積容量の大きなキ
ャパシタを形成することができる。フィン型電極をMO
SFETのソース及びドレイン領域の一方に接続するこ
とにより、DRAMのメモリセルを形成することができ
る。
ラックが生じるのは、シリコン窒化膜形成後の熱処理に
より、BPSG膜が溶融あるいは軟化し、その後固化す
るときにシリコン窒化膜とBPSG膜との界面にストレ
スが生じるためと考えられる。スルーホールの角部分に
クラックが発生しやすいのは、角部分にストレスが集中
するためと考えられる。
膜へのクラックの発生頻度は、シリコン窒化膜の膜厚に
大きく依存することが明らかになった。また、クラック
がスルーホールの角部分に発生しやすいことから、角部
分を滑らかにすればクラックの発生を抑制することがで
きると考えられる。
リコン窒化膜を好適な膜厚にする方法と、スルーホール
の角部分を滑らかにする方法について説明する。まず、
図1〜図3を参照してシリコン窒化膜の膜厚を好適な範
囲にする第1の実施例について説明する。図1A〜図1
Eは、第1の実施例によるDRAM製造における主要工
程を示す。図2は、DRAMの部分平面図を示す。図の
二点鎖線Mで囲まれた領域が1つのメモリセルに対応す
る。
性領域Aが画定されている。活性領域Aにゲート電極
3、ソース領域4及びドレイン領域5からなるMOSF
ETが形成されている。ゲート電極3は、図の上下方向
に延在し、ワード線WLを形成している。ソース領域4
は、コンタクトホールH1 を介して図の横方向に延在す
るビット線BLに接続されている。ドレイン領域5は、
コンタクトホールH2 を介してフィン型蓄積電極14に
接続されている。
ける断面図を示したものである。図1Aに示すように、
p型シリコン基板1の表面を選択酸化して厚さ300n
mのフィールド酸化膜2を形成し、活性領域を画定す
る。この活性領域の表面に熱酸化によって厚さ10nm
のゲート酸化膜を形成し、その上にCVDにより厚さ1
50nmのポリシリコン膜を堆積する。このポリシリコ
ン膜をパターニングしてゲート電極3、3aを形成す
る。ゲート電極3aは、ゲート電極3を含むメモリセル
に隣接するメモリセルのMOSFETのゲート電極であ
る。なお、ゲート電極はワード線を兼ねており、フィー
ルド酸化膜2の上には、反対側に隣接するメモリセル用
のワード線3bが同時に形成される。
ソース領域4とドレイン領域5をイオン注入により形成
する。CVDにより、厚さ100nmのSiO2 からな
る層間絶縁膜6を堆積し、ソース領域4上にコンタクト
ホールH1 を設ける。このコンタクトホールH1 を含む
全面にCVDにより厚さ50nmのポリシリコン膜と厚
さ100nmのタングステンシリサイド(WSi)膜を
順次堆積し、パターニングしてソース領域4に接続され
たビット線7を形成する。
うにCVDにより基板全面に厚さ150nmのBPSG
膜8を堆積し、リフロー処理を行う。BPSG膜8の堆
積は、原料ガスとして流量10〜20sccmのTEO
S(テトラエチルオキシシラン)、流量1〜5sccm
のTMOP(PO(OCH3 )4 )、流量1〜5scc
mのTEB(B(OC2 H5 )4 )及び流量500〜2
000sccmのオゾンを使用し、基板温度400℃で
行った。リフロー処理は、窒素雰囲気中850℃で15
分間の条件で行った。
cmのジクロルシラン(SiH2 Cl2 )及び流量10
0〜500sccmのアンモニア(NH3 )を使用し、
基板温度750〜800℃、圧力0.2〜0.5Tor
rの条件でCVDによりシリコン窒化膜9を堆積する。
シリコン窒化膜9の膜厚は、20nm、40nm及び8
0nmの3種類のものを作製した。
0、厚さ50nmのアモルファスシリコン膜11、厚さ
50nmのシリコン酸化膜12をこの順番に堆積する。
シリコン酸化膜は、原料ガスとしてSiH4 とN2 Oの
混合ガスを使用し、基板温度750〜850℃、圧力
0.5〜2Torrの条件でCVDにより堆積した。ア
モルファスシリコン膜は、原料ガスとしてSiH4 とP
H3 の混合ガスを使用し、基板温度500〜550℃、
圧力0.2〜1Torrの条件でCVDにより堆積し
た。リン(P)をドープすることにより、アモルファス
シリコン膜11には、導電性が付与されている。
貫通し、ドレイン領域5の表面に達するコンタクトホー
ルH2 を形成する。なお、シリコン酸化膜12からシリ
コン基板1の表面に達するスルーホールは、ウエハのダ
イシング領域にも形成する。ダイシング領域のスルーホ
ールは、フォトリソグラフィ時の位置合わせを行うため
のターゲットマークとして使用されるものであり、一辺
が数十μmの四角形の開口を有する。
2 の内面を含む基板全面にCVDにより厚さ50nmの
アモルファスシリコン膜13を堆積する。コンタクトホ
ールH2 の周辺部を残すようにしてアモルファスシリコ
ン膜13、シリコン酸化膜12及びアモルファスシリコ
ン膜11を順次エッチングし、図2に示すフィン型蓄積
電極14の平面形状にパターニングする。
酸化膜10、12のエッチングを行う。アモルファスシ
リコン膜11、13の下側のシリコン酸化膜は除去さ
れ、アモルファスシリコンからなるフィン型蓄積電極1
4が形成される。このとき、シリコン窒化膜9はエッチ
ング停止層として働く。
面に厚さ5nmのシリコン窒化膜と厚さ1nmのシリコ
ン酸化膜からなる誘電体膜15を形成する。シリコン窒
化膜は、原料ガスとしてSiH2 Cl2 とNH3 の混合
ガスを使用し、基板温度600〜750℃でCVDによ
り形成する。その後、酸素雰囲気中800℃で熱処理を
行い、シリコン窒化膜表面にシリコン酸化膜ないしシリ
コン酸化窒化膜を形成する。この熱処理により、窒化シ
リコン膜9にクラックが発生しやすい。
した表面を含む基板全面にCVDにより厚さ100nm
のアモルファスシリコン膜16を堆積する。堆積条件
は、アモルファスシリコン膜11、13の条件と同様で
ある。
縁膜17を形成し、その上に所定の金属配線18を形成
する。このように形成したDRAMについて、金属顕微
鏡でクラックの発生状況を調査した。
膜厚に対するダイシング領域のスルーホール部分のクラ
ックの発生頻度を示す。横軸はシリコン窒化膜の膜厚を
単位nmで表し、縦軸はクラックの発生頻度を単位%で
表す。
ラックの発生はなく、40nmのとき約5%の割合でク
ラックが発生する。さらに、シリコン窒化膜の膜厚を8
0nmとすると、ほぼ100%の割合でクラックが発生
することがわかる。このことから、シリコン窒化膜の膜
厚が30nm以下であればクラックが発生しないと考え
られる。
コン酸化膜10、12をエッチングするときのエッチン
グ停止層として働く。このため、フィン型蓄積電極の下
側のシリコン酸化膜10、12が全て除去されるまで、
エッチング液に耐えるのに十分な厚さが必要とされる。
aの長方形である場合に、シリコン酸化膜に対するエッ
チング液のエッチングレートをESIO とすると、必要な
エッチング時間Tetchは、 Tetch=(a/2)/ESIO ・・・(1) となる。
ッチングレートをESIN とすると、エッチング時間T
etchの間にシリコン窒化膜がエッチングされる厚さtse
は、 tse=ESIN ×Tetch ・・・(2) となる。式(1)、(2)から、 tse=(a/2)×(ESIN /ESIO ) が導出される。
2)×(ESIN /ESIO )以上とすることが好ましい。
上記実施例で用いた希釈HF溶液の場合、ESIO =60
nm/min、ESIN=1.5nm/minである。例
えば、a=0.7μmであれば、シリコン窒化膜の膜厚
は8.75nm以上必要となる。
形状が長方形である場合について説明したが、その他の
形状でもよい。例えば、平行四辺形である場合には、上
記a/2を、平行四辺形の中心から長辺に下ろした垂線
の長さに置き換えればよい。
の角部分を滑らかにする第2の実施例について説明す
る。図1Bの工程で形成するコンタクトホールH2 の大
きさは、1μm以下程度である。開口部がこの程度の大
きさの場合は、レチクル上のパターンが図4Aに示すよ
うに正方形であっても、実際にウエハ上に露光されるパ
ターンは図4Bに示すような円形に近い形状になる。従
って、コンタクトホールの角部分が滑らかになりクラッ
クは発生しにくくなる。
トホールH2 を開口すると同時にウエハのダイシング領
域及びチップ内にそれぞれターゲットマーク及び検査パ
ターンとして図5Aに示すような一辺が数十μm程度の
四角形のスルーホールが形成される。検査パターンは、
コンタクトホールが完全にエッチングされているか否か
を検査するため、あるいはプロセス終了後の検査等に使
用される。
大きさの場合には、図5Bに示すようにウエハ上に露光
されたパターンにも角部分が形成される。この角部分が
クラック発生の原因となり、図の波線でしめすようにク
ラックが発生する。
るためのレチクル上のパターンを示す。図6Aに示すよ
うに、四角形の角部分に三角形状の切り欠きを設けるこ
とにより、ウエハ上に露光されたパターンの角部分を図
6Bに示すように滑らかにすることができる。
膨らんだ折れ線状としてもよい。また、四角形状に限ら
ず、鈍角のみからなる多角形あるいは多角形の角部分を
滑らかな曲線状とした形状、または円形としてもよい。
ような切り欠き部を設けたパターンを有するレチクル及
びウエハ上のパターンについて説明する。図8Aは、1
/5の縮小露光を行うためのレチクルのパターンを示
す。レチクルパターンはメモリセルが形成される4つの
メモリセル領域22、メモリセル領域22に挟まれた周
辺回路領域23及びそれらの周辺領域24から構成され
ている。
トホールH1 、H2 を形成するためのパターン25が形
成されている。周辺回路領域23には、検査パターン2
6が形成され、周辺領域24には、ターゲットマーク2
7が形成されている。
ためのパターン25の平面形状を示す。本実施例では、
一辺の長さL1が2.5μmの正方形とした。図8C
は、検査パターン26及びターゲットマーク27の平面
形状を示す。本実施例では、一辺の長さL2が180μ
mの正方形の角部分を、直角を挟む2辺の長さL3が1
0μmの直角二等辺三角形状に切り取った八角形状とし
た。
エハ上に露光した平面形状を示す。チップ領域29がダ
イシング領域32を挟んで図の上下左右方向に周期的に
配列されている。チップ領域29は、レチクルパターン
のメモリセル領域22、周辺回路領域23にそれぞれ対
応したメモリセル領域30と、周辺回路領域31から構
成されている。
ールを形成するためのパターン25に対応するコンタク
トホール35が形成されている。周辺回路領域31内に
は、検査パターン26に対応する検査用スルーホール3
6が形成されている。ダイシング領域32には、ターゲ
ットマーク27に対応するターゲットマーク用スルーホ
ール37が形成されている。
状を示す。レチクル上のパターンは一辺の長さL1が
2.5μmの正方形であるが、これに対応するコンタク
トホールは直径L1′が約0.5μmの円形状になる。
ーゲットマーク用スルーホール37の平面形状を示す。
これらスルーホールは、一辺の長さL2′が36μmの
正方形の角部分を滑らかにした形状になる。
nmとし、図8のレチクルパターンを使用して開口を形
成し、図1B〜図1Eの工程を実施したところ、クラッ
クの発生は認められなかった。なお、図8Aの検査パタ
ーン26、ターゲットマーク27の角部分の切り欠きを
設けず、一辺の長さが180μmの正方形としたとき
は、ほぼ100%の割合でクラックの発生が認められ
た。
かにすることにより、シリコン窒化膜の厚さを比較的厚
くしてもクラックの発生を防止することが可能になる。
上記第1及び第2の実施例による製造方法により、メモ
リセルサイズ2μm2、チップサイズ240mm2 の6
4MビットのDRAMを製造した。
化膜の厚さあるいはスルーホールの平面形状を制御する
ことにより、クラックの発生を防止する方法について説
明したが、検査用スルーホール及びターゲットマーク用
スルーホールの開口部に形成されるフィンの横方向の長
さをメモリセルのフィン型電極のフィンの横方向の長さ
よりも長くすることにより、クラックの発生を抑制でき
ることが判った。
の断面図を示す。図1B〜図1Eと同一の工程により、
検査用スルーホールの開口部の周囲にフィン型電極1
4、誘電体膜15、対向電極16が形成されている。な
お、検査用スルーホールの開口面の面積が図1Bに示す
コンタクトホールH2 のそれよりも大きいため、検査用
スルーホールは対向電極16によって全ては埋め込まれ
ず、その内周面及び底面に対向電極16が堆積されてい
る。
xは、メモリセルのフィン型電極のそれよりも長くなる
ように形成されている。従って、図1Cの工程でメモリ
セルのフィン型電極部のシリコン酸化膜10、12を全
てエッチングしても、検査用スルーホール部のフィン型
電極の隙間の奥にシリコン酸化膜10、12が残され
る。
より、クラックの発生が抑制されることが判った。従っ
て、スペースの許す限り、検査用スルーホール部のフィ
ンの横方向の長さxをなるべく長くすることが好まし
い。同様に、ダイシング領域のターゲットマーク用スル
ーホール部のフィンの横方向の長さもなるべく長くする
ことが好ましい。
す誘電体膜15形成のための熱処理により発生しやす
い。フィンの横方向の長さxを長くすることにより、ク
ラックの発生が抑制されるのは、この熱処理時にシリコ
ン窒化膜9の端部の表面上にシリコン酸化膜が形成され
ているためと考えられる。
の表面にシリコン窒化膜を形成し、その上にフィン型キ
ャパシタの蓄積電極を形成する場合を例にとって説明し
たが、フィン型キャパシタに限定する必要はない。第1
の実施例は、BPSG膜の表面にシリコン窒化膜を堆積
し、その後BPSG膜が軟化あるいは溶融する温度以上
で熱処理を行う工程を含む半導体装置の製造に効果があ
る。第2の実施例は、シリコン窒化膜及びBPSG膜を
貫通するスルーホールを形成する工程を含む半導体装置
の製造に適用可能である。
を平坦化するためにBPSG膜を使用し、その表面にシ
リコン窒化膜を形成する場合について説明したが、BP
SG膜の代わりに、融点が低いという点で共通するBS
G(ボロンシリケートガラス)膜及びPSG(リンシリ
ケートガラス)膜を使用する場合にも適用することがで
きる。また、シリコン窒化膜の代わりに、シリコン酸化
窒化膜を使用する場合もBPSG膜等との界面でストレ
スが発生するという点で共通するため、同様の効果が期
待できる。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
BPSG膜等の表面に形成するシリコン窒化膜あるいは
シリコン酸化窒化膜にクラックが発生することを防止す
ることができる。このため、半導体装置の信頼性の向上
及び歩留りの向上を図ることが可能になる。
するための半導体基板の断面図である。
面図である。
示すグラフである。
するためのレチクルのパターンとウエハ上に露光された
パターンの平面図である。
るためのレチクルのパターンとウエハ上に露光されたパ
ターンの平面図である。
チクルパターンとウエハ上に露光されたパターンの平面
図である。
のレチクルパターンの角部分を拡大した平面図である。
である。
エハ上のパターンの平面図である。
る。
ルーホールとクラックの平面図である。
Claims (14)
- 【請求項1】 表面の所定領域に半導体素子が形成され
た基板を準備する工程と、 前記基板の上に、ボロン及びリンのうち少なくとも一方
を含むシリコン酸化膜からなる第1の膜を堆積する工程
と、 前記第1の膜の表面に、シリコン窒化膜もしくはシリコ
ン酸化窒化膜からなる第2の膜を堆積する第2の膜堆積
工程と、 基板全面にレジスト膜を塗布するレジスト膜塗布工程
と、 所定のレチクルを用いて前記レジスト膜の所定領域を露
光及び現像し、前記レジスト膜に開口を形成する開口形
成工程と、 前記開口を通して前記第2及び第1の膜をエッチングす
る第1エッチング工程とを含み、 前記開口の前記レチクル上の形状は、鈍角のみで形成さ
れたn角形(nは5以上の自然数)である半導体装置の
製造方法。 - 【請求項2】 さらに、前記第2の膜堆積工程の後前記
レジスト膜塗布工程の前に、 前記第2の膜の上に、前記第2の膜とはエッチング耐性
の異なる第3の膜を堆積する第3の膜堆積工程を含み、 前記第1エッチング工程で、前記開口を通して前記第3
の膜もエッチングする請求項1記載の半導体装置の製造
方法。 - 【請求項3】 前記基板の一部には検査用パターン領域
が形成されており、前記開口は、前記基板表面のうち、
検査用パターン領域に形成される請求項1または2記載
の半導体装置の製造方法。 - 【請求項4】 前記開口形成工程では、前記開口を形成
すると同時に、他の開口も形成し、 前記第1エッチング工程では、前記他の開口を通しても
前記第1、第2及び第3の膜をエッチングしてコンタク
トホールを形成し、 さらに、前記第1のエッチング工程の後、前記コンタク
トホールの内面を含む基板全面に前記第3の膜とエッチ
ング耐性の異なる第1の導電膜を形成する工程と、 前記コンタクトホールの内面及び前記コンタクトホール
の開口部近傍の領域を残すように前記第1の導電膜をパ
ターニングする第1パターニング工程と、 前記第3の膜をエッチングして前記第1の導電膜の下面
を露出する第2エッチング工程とを含む請求項3記載の
半導体装置の製造方法。 - 【請求項5】 さらに、前記第3の膜堆積工程の後、前
記レジスト膜塗布工程の前に、 前記第3の膜の上に、前記第3の膜とエッチング耐性の
異なる第2の導電膜と、前記第3の膜とエッチング耐性
が同等の第4の膜を交互に積層し、少なくとも2層以上
の層からなる積層構造を形成する工程を含み、 前記第1エッチング工程で形成する前記コンタクトホー
ルは、前記積層構造も貫通して形成され、 さらに、前記第1パターニング工程の後に、前記積層構
造を前記第1の導電膜とほぼ同一形状にパターニングす
る第2パターニング工程を含み、 前記第2エッチング工程は、前記第3の膜をエッチング
すると同時に、前記第4の膜をエッチングし、前記第1
及び第2の導電膜の下面を露出させる請求項4記載の半
導体装置の製造方法。 - 【請求項6】 前記第3及び第4の膜は、シリコン酸化
膜である請求項5記載の半導体装置の製造方法。 - 【請求項7】 さらに、前記第2エッチング工程の後
に、 前記第1及び第2の導電膜の露出した表面に誘電体膜を
形成する工程と、 前記誘電体膜の表面を含む基板全面に第3の導電膜を形
成する工程とを含む請求項4〜6のいずれかに記載の半
導体装置の製造方法。 - 【請求項8】 前記半導体素子は、絶縁ゲート電極、及
びその両側に形成されたソース及びドレイン領域からな
るMOSFETであり、 前記コンタクトホールは、前記ソース及びドレイン領域
のうち一方の領域の表面を露出するように形成され、 前記第1の導電膜は、前記一方の領域と電気的に接続さ
れている請求項7記載の半導体装置の製造方法。 - 【請求項9】 前記他の開口の前記レチクル上の形状は
矩形である請求項4〜8のいずれかに記載の半導体装置
の製造方法。 - 【請求項10】 前記第1エッチング工程の後、さら
に、前記レジスト膜を除去し、前記第3の膜を所定のエ
ッチング液で所定時間エッチングする第3の膜エッチン
グ工程を含み、 前記第2の膜の厚さは、前記所定のエッチング液が前記
所定時間に前記第2の膜をエッチングする厚さよりも厚
く、かつ30nmよりも薄い請求項2記載の半導体装置
の製造方法。 - 【請求項11】 前記第1パターニング工程で形成され
る前記第1の導電膜の形状は、ほぼ中心に前記コンタク
トホールの開口部を有する平行四辺形であり、 前記第2エッチング工程において、所定のエッチング液
で前記第3の膜を、前記平行四辺形の中心からその長辺
に下ろした垂線の長さ分エッチングし、 前記第2の膜堆積工程で堆積する前記第2の膜の厚さ
は、前記第2エッチング工程で前記第3の膜をエッチン
グする時間に前記所定のエッチング液が前記第2の膜を
エッチングする厚さよりも厚く、かつ30nmよりも薄
い請求項4〜9のいずれかに記載の半導体装置の製造方
法。 - 【請求項12】 表面の所定領域に半導体素子が形成さ
れた基板と、 前記基板の上に形成され、ボロン及びリンのうち少なく
とも一方を含むシリコン酸化膜からなる第1の膜と、 前記第1の膜の表面に形成され、シリコン窒化膜もしく
はシリコン酸化窒化膜からなる第2の膜と、 前記第1の膜及び前記第2の膜を貫通し、前記基板表面
に達するように形成され、一辺の長さが1μmの正方形
に内包される平面形状を有するコンタクトホールと、 前記第1及び第2の膜を貫通して形成され、直径1μm
の円を内包し、かつ内周縁の隅部が滑らかな平面形状を
有するスルーホールとを有する半導体装置。 - 【請求項13】 一辺の長さが第1の長さの正方形に内
包される四角形のパターンと、 直径が前記第1の長さよりも長い第2の長さの円を内包
し、鈍角のみで形成されたn角形(nは5以上の自然
数)のパターンとを有するレチクル。 - 【請求項14】 前記第1及び第2の長さは、2.5μ
mである請求項13記載のレチクル。
Priority Applications (1)
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---|---|---|---|
JP6207035A JP2956880B2 (ja) | 1994-08-31 | 1994-08-31 | 半導体装置およびその製造方法 |
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JPH0878637A JPH0878637A (ja) | 1996-03-22 |
JP2956880B2 true JP2956880B2 (ja) | 1999-10-04 |
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GB2387239A (en) * | 2002-04-05 | 2003-10-08 | Zarlink Semiconductor Ltd | Improvements in reticles in MEMS and IC processes |
JP2004111529A (ja) | 2002-09-17 | 2004-04-08 | Renesas Technology Corp | 半導体装置の製造方法 |
DE112018000599T5 (de) * | 2017-05-16 | 2019-11-21 | Murata Manufacturing Co., Ltd. | Kondensator und Verfahren zur Herstellung eines Kondensators |
US20220139780A1 (en) * | 2019-03-01 | 2022-05-05 | Kyocera Corporation | Semiconductor device and production method for semiconductor device |
-
1994
- 1994-08-31 JP JP6207035A patent/JP2956880B2/ja not_active Expired - Lifetime
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