JP2956880B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2956880B2 JP2956880B2 JP6207035A JP20703594A JP2956880B2 JP 2956880 B2 JP2956880 B2 JP 2956880B2 JP 6207035 A JP6207035 A JP 6207035A JP 20703594 A JP20703594 A JP 20703594A JP 2956880 B2 JP2956880 B2 JP 2956880B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- semiconductor device
- opening
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 238000005530 etching Methods 0.000 claims description 69
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 42
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 35
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 24
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 24
- 238000007689 inspection Methods 0.000 claims description 23
- 238000000151 deposition Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 238000000059 patterning Methods 0.000 claims description 13
- 230000002093 peripheral effect Effects 0.000 claims description 12
- 230000008021 deposition Effects 0.000 claims description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 8
- 229910052698 phosphorus Inorganic materials 0.000 claims description 8
- 239000011574 phosphorus Substances 0.000 claims description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 7
- 229910052796 boron Inorganic materials 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 6
- 238000010030 laminating Methods 0.000 claims 1
- 238000003860 storage Methods 0.000 description 16
- 229910021417 amorphous silicon Inorganic materials 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 10
- 239000007789 gas Substances 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 238000009499 grossing Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000005368 silicate glass Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 239000007888 film coating Substances 0.000 description 2
- 238000009501 film coating Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に表面を平坦化するために低融点の層
間絶縁膜を形成し、その表面にシリコン窒化膜もしくは
シリコン酸化窒化膜を形成する工程を含む半導体装置の
製造技術に関する。
造方法に関し、特に表面を平坦化するために低融点の層
間絶縁膜を形成し、その表面にシリコン窒化膜もしくは
シリコン酸化窒化膜を形成する工程を含む半導体装置の
製造技術に関する。
【０００２】
【従来の技術】ダイナミック型ランダムアクセスメモリ
（ＤＲＡＭ）は、１つのＭＯＳＦＥＴと１つのキャパシ
タの組み合わせを１つのメモリセルとしている。近年の
高集積化により、チップ上のメモリセル当たりの占有面
積を減少させることが要求される。ソフトエラー対策上
メモリセルに記憶させる電荷量は一定以上に保つことが
望まれる。そこで、大きな蓄積容量を有するキャパシタ
をいかに限られた面積内に形成するかが重要な課題にな
っている。限られた面積内に大きな蓄積容量を確保する
ために、フィン型キャパシタ、シリンダ型キャパシタ等
の構造が提案されて一部実用化されている。
（ＤＲＡＭ）は、１つのＭＯＳＦＥＴと１つのキャパシ
タの組み合わせを１つのメモリセルとしている。近年の
高集積化により、チップ上のメモリセル当たりの占有面
積を減少させることが要求される。ソフトエラー対策上
メモリセルに記憶させる電荷量は一定以上に保つことが
望まれる。そこで、大きな蓄積容量を有するキャパシタ
をいかに限られた面積内に形成するかが重要な課題にな
っている。限られた面積内に大きな蓄積容量を確保する
ために、フィン型キャパシタ、シリンダ型キャパシタ等
の構造が提案されて一部実用化されている。
【０００３】フィン型キャパシタは、蓄積電極となる導
電層の上面、側面及び下面をキャパシタとして利用でき
るため、小さな面積で大きな蓄積容量を得ることができ
る。さらに、簡単な工程の増加でフィンの枚数を容易に
増加することができるため、今後のさらなる微細化にも
柔軟に対応可能である。
電層の上面、側面及び下面をキャパシタとして利用でき
るため、小さな面積で大きな蓄積容量を得ることができ
る。さらに、簡単な工程の増加でフィンの枚数を容易に
増加することができるため、今後のさらなる微細化にも
柔軟に対応可能である。
【０００４】図８Ａは、本願発明者らの先の出願（特開
平６−１７７３４６号、図１３）に開示されたフィン型
キャパシタを使用したＤＲＡＭの断面を示す。シリコン
基板１の表面の所定領域にフィールド酸化膜２が形成さ
れ、活性領域が画定されている。活性領域には、ゲート
絶縁膜を介してゲート電極３が形成され、その両側にゲ
ート電極３にセルフアラインしてソース領域４、ドレイ
ン領域５が形成されている。
平６−１７７３４６号、図１３）に開示されたフィン型
キャパシタを使用したＤＲＡＭの断面を示す。シリコン
基板１の表面の所定領域にフィールド酸化膜２が形成さ
れ、活性領域が画定されている。活性領域には、ゲート
絶縁膜を介してゲート電極３が形成され、その両側にゲ
ート電極３にセルフアラインしてソース領域４、ドレイ
ン領域５が形成されている。
【０００５】ゲート電極３、ソース領域４及びドレイン
領域５は層間絶縁膜６によって覆われている。層間絶縁
膜６の上の所定領域には、ソース領域４上に設けられた
開口を通してソース領域４と電気的に接続されたビット
線７が形成されている。
領域５は層間絶縁膜６によって覆われている。層間絶縁
膜６の上の所定領域には、ソース領域４上に設けられた
開口を通してソース領域４と電気的に接続されたビット
線７が形成されている。
【０００６】層間絶縁膜６及びビット線７を覆うように
ＢＰＳＧ（ボロンリンシリケートガラス）膜８が形成さ
れている。ＢＰＳＧ膜８の表面は、リフロー処理を行う
ことにより平坦化されている。ＢＰＳＧ膜８の表面に
は、エッチング停止層として働くＳｉＮ膜９が形成され
ている。
ＢＰＳＧ（ボロンリンシリケートガラス）膜８が形成さ
れている。ＢＰＳＧ膜８の表面は、リフロー処理を行う
ことにより平坦化されている。ＢＰＳＧ膜８の表面に
は、エッチング停止層として働くＳｉＮ膜９が形成され
ている。
【０００７】層間絶縁膜６、ＢＰＳＧ膜８及びＳｉＮ膜
９には、ドレイン領域５の表面に達するスルーホールが
設けられ、このスルーホールを通してフィン型蓄積電極
１４が形成されている。フィン型蓄積電極１４の表面に
は誘電体膜１５を介して対向電極１６が形成されてい
る。
９には、ドレイン領域５の表面に達するスルーホールが
設けられ、このスルーホールを通してフィン型蓄積電極
１４が形成されている。フィン型蓄積電極１４の表面に
は誘電体膜１５を介して対向電極１６が形成されてい
る。
【０００８】このように、表面を平坦化したＢＰＳＧ膜
８の上にフィン型キャパシタの積層構造を形成すること
により、フィン型蓄積電極を形成するためのフォトリソ
グラフィ及びエッチングを安定して行うことができる。
８の上にフィン型キャパシタの積層構造を形成すること
により、フィン型蓄積電極を形成するためのフォトリソ
グラフィ及びエッチングを安定して行うことができる。
【０００９】
【発明が解決しようとする課題】図８Ａに示す構造で
は、ＳｉＮ膜９にクラックが発生する場合がある。図８
ＢはＳｉＮ膜９に発生したクラックの概略平面図を示
す。図８Ａに示す層間絶縁膜６、ＢＰＳＧ膜８及びＳｉ
Ｎ膜９を貫通して設けられたスルーホール２０の角部分
から放射状にクラック２１が発生している。このよう
に、特にスルーホールの角部分でクラックが生じやす
い。このクラックは、半導体装置の信頼性の低下あるい
は歩留りの低下の原因になる。
は、ＳｉＮ膜９にクラックが発生する場合がある。図８
ＢはＳｉＮ膜９に発生したクラックの概略平面図を示
す。図８Ａに示す層間絶縁膜６、ＢＰＳＧ膜８及びＳｉ
Ｎ膜９を貫通して設けられたスルーホール２０の角部分
から放射状にクラック２１が発生している。このよう
に、特にスルーホールの角部分でクラックが生じやす
い。このクラックは、半導体装置の信頼性の低下あるい
は歩留りの低下の原因になる。
【００１０】本発明の目的は、ボロン及びリンのうち少
なくとも一方を含むシリコン酸化膜上のシリコン窒化膜
あるいはシリコン酸化窒化膜へのクラックの発生を防止
することができる半導体装置の製造技術を提供すること
である。
なくとも一方を含むシリコン酸化膜上のシリコン窒化膜
あるいはシリコン酸化窒化膜へのクラックの発生を防止
することができる半導体装置の製造技術を提供すること
である。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、表面の所定領域に半導体素子が形成された基
板を準備する工程と、前記基板の上に、ボロン及びリン
のうち少なくとも一方を含むシリコン酸化膜からなる第
１の膜を堆積する工程と、前記第１の膜の表面に、シリ
コン窒化膜もしくはシリコン酸化窒化膜からなる第２の
膜を堆積する第２の膜堆積工程と、基板全面にレジスト
膜を塗布するレジスト膜塗布工程と、所定のレチクルを
用いて前記レジスト膜の所定領域を露光及び現像し、前
記レジスト膜に開口を形成する開口形成工程と、前記開
口を通して前記第２及び第１の膜をエッチングする第１
エッチング工程とを含み、前記開口の前記レチクル上の
形状は、鈍角のみで形成されたｎ角形（ｎは５以上の自
然数）である。
造方法は、表面の所定領域に半導体素子が形成された基
板を準備する工程と、前記基板の上に、ボロン及びリン
のうち少なくとも一方を含むシリコン酸化膜からなる第
１の膜を堆積する工程と、前記第１の膜の表面に、シリ
コン窒化膜もしくはシリコン酸化窒化膜からなる第２の
膜を堆積する第２の膜堆積工程と、基板全面にレジスト
膜を塗布するレジスト膜塗布工程と、所定のレチクルを
用いて前記レジスト膜の所定領域を露光及び現像し、前
記レジスト膜に開口を形成する開口形成工程と、前記開
口を通して前記第２及び第１の膜をエッチングする第１
エッチング工程とを含み、前記開口の前記レチクル上の
形状は、鈍角のみで形成されたｎ角形（ｎは５以上の自
然数）である。
【００１２】さらに、前記第２の膜堆積工程の後前記レ
ジスト膜塗布工程の前に、前記第２の膜の上に、前記第
２の膜とはエッチング耐性の異なる第３の膜を堆積する
第３の膜堆積工程を実施し、前記第１エッチング工程
で、前記開口を通して前記第３の膜をエッチングするよ
うにしてもよい。
ジスト膜塗布工程の前に、前記第２の膜の上に、前記第
２の膜とはエッチング耐性の異なる第３の膜を堆積する
第３の膜堆積工程を実施し、前記第１エッチング工程
で、前記開口を通して前記第３の膜をエッチングするよ
うにしてもよい。
【００１３】前記基板の一部には検査用パターン領域が
形成されており、前記開口は、前記基板表面のうち、検
査用パターン領域に形成してもよい。前記開口形成工程
では、前記開口を形成すると同時に、他の開口も形成
し、前記第１エッチング工程では、前記他の開口を通し
ても前記第１、第２及び第３の膜をエッチングしてコン
タクトホールを形成し、さらに、前記第１のエッチング
工程の後、前記コンタクトホールの内面を含む基板全面
に前記第３の膜とエッチング耐性の異なる第１の導電膜
を形成する工程と、前記コンタクトホールの内面及び前
記コンタクトホールの開口部近傍の領域を残すように前
記第１の導電膜をパターニングする第１パターニング工
程と、前記第３の膜をエッチングして前記第１の導電膜
の下面を露出する第２エッチング工程とを実施してもよ
い。
形成されており、前記開口は、前記基板表面のうち、検
査用パターン領域に形成してもよい。前記開口形成工程
では、前記開口を形成すると同時に、他の開口も形成
し、前記第１エッチング工程では、前記他の開口を通し
ても前記第１、第２及び第３の膜をエッチングしてコン
タクトホールを形成し、さらに、前記第１のエッチング
工程の後、前記コンタクトホールの内面を含む基板全面
に前記第３の膜とエッチング耐性の異なる第１の導電膜
を形成する工程と、前記コンタクトホールの内面及び前
記コンタクトホールの開口部近傍の領域を残すように前
記第１の導電膜をパターニングする第１パターニング工
程と、前記第３の膜をエッチングして前記第１の導電膜
の下面を露出する第２エッチング工程とを実施してもよ
い。
【００１４】さらに、前記第３の膜堆積工程の後、前記
レジスト膜塗布工程の前に、前記第３の膜の上に、前記
第３の膜とエッチング耐性の異なる第２の導電膜と、前
記第３の膜とエッチング耐性が同等の第４の膜を交互に
積層し、少なくとも２層以上の層からなる積層構造を形
成する工程を実施し、前記第１エッチング工程で形成す
る前記コンタクトホールは、前記積層構造も貫通して形
成し、さらに、前記第１パターニング工程の後に、前記
積層構造を前記第１の導電膜とほぼ同一形状にパターニ
ングする第２パターニング工程を実施し、前記第２エッ
チング工程は、前記第３の膜をエッチングすると同時
に、前記第４の膜をエッチングし、前記第１及び第２の
導電膜の下面を露出させるようにしてもよい。
レジスト膜塗布工程の前に、前記第３の膜の上に、前記
第３の膜とエッチング耐性の異なる第２の導電膜と、前
記第３の膜とエッチング耐性が同等の第４の膜を交互に
積層し、少なくとも２層以上の層からなる積層構造を形
成する工程を実施し、前記第１エッチング工程で形成す
る前記コンタクトホールは、前記積層構造も貫通して形
成し、さらに、前記第１パターニング工程の後に、前記
積層構造を前記第１の導電膜とほぼ同一形状にパターニ
ングする第２パターニング工程を実施し、前記第２エッ
チング工程は、前記第３の膜をエッチングすると同時
に、前記第４の膜をエッチングし、前記第１及び第２の
導電膜の下面を露出させるようにしてもよい。
【００１５】さらに、前記第２エッチング工程の後に、
前記第１及び第２の導電膜の露出した表面に誘電体膜を
形成する工程と、前記誘電体膜の表面を含む基板全面に
第３の導電膜を形成する工程とを実施してもよい。
前記第１及び第２の導電膜の露出した表面に誘電体膜を
形成する工程と、前記誘電体膜の表面を含む基板全面に
第３の導電膜を形成する工程とを実施してもよい。
【００１６】前記半導体素子を、絶縁ゲート電極、及び
その両側に形成されたソース及びドレイン領域からなる
ＭＯＳＦＥＴとし、前記コンタクトホールは、前記ソー
ス及びドレイン領域のうち一方の領域の表面を露出する
ように形成し、前記第１の導電膜を、前記一方の領域と
電気的に接続するようにしてもよい。
その両側に形成されたソース及びドレイン領域からなる
ＭＯＳＦＥＴとし、前記コンタクトホールは、前記ソー
ス及びドレイン領域のうち一方の領域の表面を露出する
ように形成し、前記第１の導電膜を、前記一方の領域と
電気的に接続するようにしてもよい。
【００１７】前記他の開口の前記レチクル上の形状は、
鈍角のみからなる多角形としてもよい。前記第１エッチ
ング工程の後、さらに、前記レジスト膜を除去し、前記
第３の膜を所定のエッチング液で所定時間エッチングす
る第３の膜エッチング工程を実施し、前記第２の膜の厚
さを、前記所定のエッチング液が前記所定時間に前記第
２の膜をエッチングする厚さよりも厚く、かつ３０ｎｍ
よりも薄くしてもよい。
鈍角のみからなる多角形としてもよい。前記第１エッチ
ング工程の後、さらに、前記レジスト膜を除去し、前記
第３の膜を所定のエッチング液で所定時間エッチングす
る第３の膜エッチング工程を実施し、前記第２の膜の厚
さを、前記所定のエッチング液が前記所定時間に前記第
２の膜をエッチングする厚さよりも厚く、かつ３０ｎｍ
よりも薄くしてもよい。
【００１８】前記第１パターニング工程で形成される前
記第１の導電膜の形状を、ほぼ中心に前記コンタクトホ
ールの開口部を有する平行四辺形とし、前記第２エッチ
ング工程において、所定のエッチング液で前記第３の膜
を、前記平行四辺形の中心からその長辺に下ろした垂線
の長さ分エッチングし、前記第２の膜堆積工程で堆積す
る前記第２の膜の厚さを、前記第２エッチング工程で前
記第３の膜をエッチングする時間に前記所定のエッチン
グ液が前記第２の膜をエッチングする厚さよりも厚く、
かつ３０ｎｍよりも薄くしてもよい。
記第１の導電膜の形状を、ほぼ中心に前記コンタクトホ
ールの開口部を有する平行四辺形とし、前記第２エッチ
ング工程において、所定のエッチング液で前記第３の膜
を、前記平行四辺形の中心からその長辺に下ろした垂線
の長さ分エッチングし、前記第２の膜堆積工程で堆積す
る前記第２の膜の厚さを、前記第２エッチング工程で前
記第３の膜をエッチングする時間に前記所定のエッチン
グ液が前記第２の膜をエッチングする厚さよりも厚く、
かつ３０ｎｍよりも薄くしてもよい。
【００１９】本発明の半導体装置は、表面の所定領域に
半導体素子が形成された基板と、前記基板の上に形成さ
れ、ボロン及びリンのうち少なくとも一方を含むシリコ
ン酸化膜からなる第１の膜と、前記第１の膜の表面に形
成され、シリコン窒化膜もしくはシリコン酸化窒化膜か
らなる第２の膜と、前記第１の膜及び前記第２の膜を貫
通し、前記基板表面に達するように形成され、一辺の長
さが１μｍの正方形に内包される平面形状を有するコン
タクトホールと、前記第１及び第２の膜を貫通して形成
され、直径１μｍの円を内包し、かつ内周縁の隅部が滑
らかな平面形状を有するスルーホールとを有する。
半導体素子が形成された基板と、前記基板の上に形成さ
れ、ボロン及びリンのうち少なくとも一方を含むシリコ
ン酸化膜からなる第１の膜と、前記第１の膜の表面に形
成され、シリコン窒化膜もしくはシリコン酸化窒化膜か
らなる第２の膜と、前記第１の膜及び前記第２の膜を貫
通し、前記基板表面に達するように形成され、一辺の長
さが１μｍの正方形に内包される平面形状を有するコン
タクトホールと、前記第１及び第２の膜を貫通して形成
され、直径１μｍの円を内包し、かつ内周縁の隅部が滑
らかな平面形状を有するスルーホールとを有する。
【００２０】本発明のレチクルは、一辺の長さが第１の
長さの正方形に内包される四角形のパターンと、直径が
前記第１の長さよりも長い第２の長さの円を内包し、鈍
角のみで形成されたｎ角形（ｎは５以上の自然数）のパ
ターンとを有する。
長さの正方形に内包される四角形のパターンと、直径が
前記第１の長さよりも長い第２の長さの円を内包し、鈍
角のみで形成されたｎ角形（ｎは５以上の自然数）のパ
ターンとを有する。
【００２１】前記第１及び第２の長さを、２．５μｍと
してもよい。
してもよい。
【００２２】
【作用】ＳｉＮ膜及びボロン及びリンのうち少なくとも
一方を含むシリコン酸化膜（以下、単にＢＰＳＧ膜とい
う）に形成するスルーホールのレチクル上の形状を、鈍
角のみで形成されたｎ角形（ｎは５以上の自然数）とす
ることにより、スルーホールの開口部の角部分を滑らか
にすることができる。これにより、ＳｉＮ膜中に発生し
たストレスが角部分に集中することを防止することがで
きる。ストレスの集中が防止できるため、クラックの発
生が抑制される。
一方を含むシリコン酸化膜（以下、単にＢＰＳＧ膜とい
う）に形成するスルーホールのレチクル上の形状を、鈍
角のみで形成されたｎ角形（ｎは５以上の自然数）とす
ることにより、スルーホールの開口部の角部分を滑らか
にすることができる。これにより、ＳｉＮ膜中に発生し
たストレスが角部分に集中することを防止することがで
きる。ストレスの集中が防止できるため、クラックの発
生が抑制される。
【００２３】ウエハのダイシング領域に形成する位置合
わせ用のターゲットマークあるいはチップ内に形成する
検査用パターンの開口部は、通常数十μｍ程度の大きさ
である。このように比較的大きなスルーホールの開口部
の角部分は、フォトリソグラフィにより比較的明瞭に形
成される。従って、ターゲットマークあるいは検査用パ
ターンの開口部の角部分を滑らかにすることは、クラッ
クの発生防止に特に有効である。
わせ用のターゲットマークあるいはチップ内に形成する
検査用パターンの開口部は、通常数十μｍ程度の大きさ
である。このように比較的大きなスルーホールの開口部
の角部分は、フォトリソグラフィにより比較的明瞭に形
成される。従って、ターゲットマークあるいは検査用パ
ターンの開口部の角部分を滑らかにすることは、クラッ
クの発生防止に特に有効である。
【００２４】また、ターゲットマーク及び検査用パター
ンに限らず、チップ内及びダイシング領域に存在する数
μｍ以上のスルーホールに対しては、角部分を滑らかに
する事がクラックの発生を防止する為に有効である。
ンに限らず、チップ内及びダイシング領域に存在する数
μｍ以上のスルーホールに対しては、角部分を滑らかに
する事がクラックの発生を防止する為に有効である。
【００２５】ＢＰＳＧ膜の表面に形成するシリコン窒化
膜もしくはシリコン酸化窒化膜（以下、単にＳｉＮ膜と
いう）の厚さを３０ｎｍよりも薄くすることにより、双
方の膜の界面に生ずるストレスによりＳｉＮ膜に発生す
るクラックを防止することができる。また、ＳｉＮ膜の
厚さを、その上に形成された膜のエッチングで使用され
るエッチング液でその膜のエッチング時間にエッチング
される厚さ以上とすることにより、ＳｉＮ膜をエッチン
グ停止層として用いることができる。
膜もしくはシリコン酸化窒化膜（以下、単にＳｉＮ膜と
いう）の厚さを３０ｎｍよりも薄くすることにより、双
方の膜の界面に生ずるストレスによりＳｉＮ膜に発生す
るクラックを防止することができる。また、ＳｉＮ膜の
厚さを、その上に形成された膜のエッチングで使用され
るエッチング液でその膜のエッチング時間にエッチング
される厚さ以上とすることにより、ＳｉＮ膜をエッチン
グ停止層として用いることができる。
【００２６】ＳｉＮ膜上に導電膜と、この導電膜とはエ
ッチング耐性のことなる他の膜からなる積層を形成し、
パターニングした後に他の膜を除去することにより、フ
ィン型の電極を形成することができる。
ッチング耐性のことなる他の膜からなる積層を形成し、
パターニングした後に他の膜を除去することにより、フ
ィン型の電極を形成することができる。
【００２７】このフィン型電極の平面形状を、中心にコ
ンタクトホールが開口する平行四辺形とする場合には、
他の膜のエッチング時間は、中心から長辺に下ろした垂
線の長さ分の厚さをエッチングする時間とすればよい。
ンタクトホールが開口する平行四辺形とする場合には、
他の膜のエッチング時間は、中心から長辺に下ろした垂
線の長さ分の厚さをエッチングする時間とすればよい。
【００２８】フィン型電極の表面に誘電体膜を形成し
て、対向電極を設けることにより、蓄積容量の大きなキ
ャパシタを形成することができる。フィン型電極をＭＯ
ＳＦＥＴのソース及びドレイン領域の一方に接続するこ
とにより、ＤＲＡＭのメモリセルを形成することができ
る。
て、対向電極を設けることにより、蓄積容量の大きなキ
ャパシタを形成することができる。フィン型電極をＭＯ
ＳＦＥＴのソース及びドレイン領域の一方に接続するこ
とにより、ＤＲＡＭのメモリセルを形成することができ
る。
【００２９】
【実施例】ＢＰＳＧ膜上に形成したシリコン窒化膜にク
ラックが生じるのは、シリコン窒化膜形成後の熱処理に
より、ＢＰＳＧ膜が溶融あるいは軟化し、その後固化す
るときにシリコン窒化膜とＢＰＳＧ膜との界面にストレ
スが生じるためと考えられる。スルーホールの角部分に
クラックが発生しやすいのは、角部分にストレスが集中
するためと考えられる。
ラックが生じるのは、シリコン窒化膜形成後の熱処理に
より、ＢＰＳＧ膜が溶融あるいは軟化し、その後固化す
るときにシリコン窒化膜とＢＰＳＧ膜との界面にストレ
スが生じるためと考えられる。スルーホールの角部分に
クラックが発生しやすいのは、角部分にストレスが集中
するためと考えられる。
【００３０】本願発明者らの調査により、シリコン窒化
膜へのクラックの発生頻度は、シリコン窒化膜の膜厚に
大きく依存することが明らかになった。また、クラック
がスルーホールの角部分に発生しやすいことから、角部
分を滑らかにすればクラックの発生を抑制することがで
きると考えられる。
膜へのクラックの発生頻度は、シリコン窒化膜の膜厚に
大きく依存することが明らかになった。また、クラック
がスルーホールの角部分に発生しやすいことから、角部
分を滑らかにすればクラックの発生を抑制することがで
きると考えられる。
【００３１】以下、クラックの発生を防止するためにシ
リコン窒化膜を好適な膜厚にする方法と、スルーホール
の角部分を滑らかにする方法について説明する。まず、
図１〜図３を参照してシリコン窒化膜の膜厚を好適な範
囲にする第１の実施例について説明する。図１Ａ〜図１
Ｅは、第１の実施例によるＤＲＡＭ製造における主要工
程を示す。図２は、ＤＲＡＭの部分平面図を示す。図の
二点鎖線Ｍで囲まれた領域が１つのメモリセルに対応す
る。
リコン窒化膜を好適な膜厚にする方法と、スルーホール
の角部分を滑らかにする方法について説明する。まず、
図１〜図３を参照してシリコン窒化膜の膜厚を好適な範
囲にする第１の実施例について説明する。図１Ａ〜図１
Ｅは、第１の実施例によるＤＲＡＭ製造における主要工
程を示す。図２は、ＤＲＡＭの部分平面図を示す。図の
二点鎖線Ｍで囲まれた領域が１つのメモリセルに対応す
る。
【００３２】図２に示すように、シリコン基板表面に活
性領域Ａが画定されている。活性領域Ａにゲート電極
３、ソース領域４及びドレイン領域５からなるＭＯＳＦ
ＥＴが形成されている。ゲート電極３は、図の上下方向
に延在し、ワード線ＷＬを形成している。ソース領域４
は、コンタクトホールＨ1 を介して図の横方向に延在す
るビット線ＢＬに接続されている。ドレイン領域５は、
コンタクトホールＨ2 を介してフィン型蓄積電極１４に
接続されている。
性領域Ａが画定されている。活性領域Ａにゲート電極
３、ソース領域４及びドレイン領域５からなるＭＯＳＦ
ＥＴが形成されている。ゲート電極３は、図の上下方向
に延在し、ワード線ＷＬを形成している。ソース領域４
は、コンタクトホールＨ1 を介して図の横方向に延在す
るビット線ＢＬに接続されている。ドレイン領域５は、
コンタクトホールＨ2 を介してフィン型蓄積電極１４に
接続されている。
【００３３】図１Ａ〜図１Ｅは、図２のＸ−Ｘ’線にお
ける断面図を示したものである。図１Ａに示すように、
ｐ型シリコン基板１の表面を選択酸化して厚さ３００ｎ
ｍのフィールド酸化膜２を形成し、活性領域を画定す
る。この活性領域の表面に熱酸化によって厚さ１０ｎｍ
のゲート酸化膜を形成し、その上にＣＶＤにより厚さ１
５０ｎｍのポリシリコン膜を堆積する。このポリシリコ
ン膜をパターニングしてゲート電極３、３ａを形成す
る。ゲート電極３ａは、ゲート電極３を含むメモリセル
に隣接するメモリセルのＭＯＳＦＥＴのゲート電極であ
る。なお、ゲート電極はワード線を兼ねており、フィー
ルド酸化膜２の上には、反対側に隣接するメモリセル用
のワード線３ｂが同時に形成される。
ける断面図を示したものである。図１Ａに示すように、
ｐ型シリコン基板１の表面を選択酸化して厚さ３００ｎ
ｍのフィールド酸化膜２を形成し、活性領域を画定す
る。この活性領域の表面に熱酸化によって厚さ１０ｎｍ
のゲート酸化膜を形成し、その上にＣＶＤにより厚さ１
５０ｎｍのポリシリコン膜を堆積する。このポリシリコ
ン膜をパターニングしてゲート電極３、３ａを形成す
る。ゲート電極３ａは、ゲート電極３を含むメモリセル
に隣接するメモリセルのＭＯＳＦＥＴのゲート電極であ
る。なお、ゲート電極はワード線を兼ねており、フィー
ルド酸化膜２の上には、反対側に隣接するメモリセル用
のワード線３ｂが同時に形成される。
【００３４】ゲート電極３にセルフアラインしてｎ型の
ソース領域４とドレイン領域５をイオン注入により形成
する。ＣＶＤにより、厚さ１００ｎｍのＳｉＯ2 からな
る層間絶縁膜６を堆積し、ソース領域４上にコンタクト
ホールＨ1 を設ける。このコンタクトホールＨ1 を含む
全面にＣＶＤにより厚さ５０ｎｍのポリシリコン膜と厚
さ１００ｎｍのタングステンシリサイド（ＷＳｉ）膜を
順次堆積し、パターニングしてソース領域４に接続され
たビット線７を形成する。
ソース領域４とドレイン領域５をイオン注入により形成
する。ＣＶＤにより、厚さ１００ｎｍのＳｉＯ2 からな
る層間絶縁膜６を堆積し、ソース領域４上にコンタクト
ホールＨ1 を設ける。このコンタクトホールＨ1 を含む
全面にＣＶＤにより厚さ５０ｎｍのポリシリコン膜と厚
さ１００ｎｍのタングステンシリサイド（ＷＳｉ）膜を
順次堆積し、パターニングしてソース領域４に接続され
たビット線７を形成する。
【００３５】図１Ｂに示すように、ビット線７を覆うよ
うにＣＶＤにより基板全面に厚さ１５０ｎｍのＢＰＳＧ
膜８を堆積し、リフロー処理を行う。ＢＰＳＧ膜８の堆
積は、原料ガスとして流量１０〜２０ｓｃｃｍのＴＥＯ
Ｓ（テトラエチルオキシシラン）、流量１〜５ｓｃｃｍ
のＴＭＯＰ（ＰＯ（ＯＣＨ3 ）4 ）、流量１〜５ｓｃｃ
ｍのＴＥＢ（Ｂ（ＯＣ2 Ｈ5 ）4 ）及び流量５００〜２
０００ｓｃｃｍのオゾンを使用し、基板温度４００℃で
行った。リフロー処理は、窒素雰囲気中８５０℃で１５
分間の条件で行った。
うにＣＶＤにより基板全面に厚さ１５０ｎｍのＢＰＳＧ
膜８を堆積し、リフロー処理を行う。ＢＰＳＧ膜８の堆
積は、原料ガスとして流量１０〜２０ｓｃｃｍのＴＥＯ
Ｓ（テトラエチルオキシシラン）、流量１〜５ｓｃｃｍ
のＴＭＯＰ（ＰＯ（ＯＣＨ3 ）4 ）、流量１〜５ｓｃｃ
ｍのＴＥＢ（Ｂ（ＯＣ2 Ｈ5 ）4 ）及び流量５００〜２
０００ｓｃｃｍのオゾンを使用し、基板温度４００℃で
行った。リフロー処理は、窒素雰囲気中８５０℃で１５
分間の条件で行った。
【００３６】次に原料ガスとして流量５０〜１００ｓｃ
ｃｍのジクロルシラン（ＳｉＨ2 Ｃｌ2 ）及び流量１０
０〜５００ｓｃｃｍのアンモニア（ＮＨ3 ）を使用し、
基板温度７５０〜８００℃、圧力０．２〜０．５Ｔｏｒ
ｒの条件でＣＶＤによりシリコン窒化膜９を堆積する。
シリコン窒化膜９の膜厚は、２０ｎｍ、４０ｎｍ及び８
０ｎｍの３種類のものを作製した。
ｃｍのジクロルシラン（ＳｉＨ2 Ｃｌ2 ）及び流量１０
０〜５００ｓｃｃｍのアンモニア（ＮＨ3 ）を使用し、
基板温度７５０〜８００℃、圧力０．２〜０．５Ｔｏｒ
ｒの条件でＣＶＤによりシリコン窒化膜９を堆積する。
シリコン窒化膜９の膜厚は、２０ｎｍ、４０ｎｍ及び８
０ｎｍの３種類のものを作製した。
【００３７】次に、厚さ５０ｎｍのシリコン酸化膜１
０、厚さ５０ｎｍのアモルファスシリコン膜１１、厚さ
５０ｎｍのシリコン酸化膜１２をこの順番に堆積する。
シリコン酸化膜は、原料ガスとしてＳｉＨ4 とＮ2 Ｏの
混合ガスを使用し、基板温度７５０〜８５０℃、圧力
０．５〜２Ｔｏｒｒの条件でＣＶＤにより堆積した。ア
モルファスシリコン膜は、原料ガスとしてＳｉＨ4 とＰ
Ｈ3 の混合ガスを使用し、基板温度５００〜５５０℃、
圧力０．２〜１Ｔｏｒｒの条件でＣＶＤにより堆積し
た。リン（Ｐ）をドープすることにより、アモルファス
シリコン膜１１には、導電性が付与されている。
０、厚さ５０ｎｍのアモルファスシリコン膜１１、厚さ
５０ｎｍのシリコン酸化膜１２をこの順番に堆積する。
シリコン酸化膜は、原料ガスとしてＳｉＨ4 とＮ2 Ｏの
混合ガスを使用し、基板温度７５０〜８５０℃、圧力
０．５〜２Ｔｏｒｒの条件でＣＶＤにより堆積した。ア
モルファスシリコン膜は、原料ガスとしてＳｉＨ4 とＰ
Ｈ3 の混合ガスを使用し、基板温度５００〜５５０℃、
圧力０．２〜１Ｔｏｒｒの条件でＣＶＤにより堆積し
た。リン（Ｐ）をドープすることにより、アモルファス
シリコン膜１１には、導電性が付与されている。
【００３８】シリコン酸化膜１２から層間絶縁膜６まで
貫通し、ドレイン領域５の表面に達するコンタクトホー
ルＨ2 を形成する。なお、シリコン酸化膜１２からシリ
コン基板１の表面に達するスルーホールは、ウエハのダ
イシング領域にも形成する。ダイシング領域のスルーホ
ールは、フォトリソグラフィ時の位置合わせを行うため
のターゲットマークとして使用されるものであり、一辺
が数十μｍの四角形の開口を有する。
貫通し、ドレイン領域５の表面に達するコンタクトホー
ルＨ2 を形成する。なお、シリコン酸化膜１２からシリ
コン基板１の表面に達するスルーホールは、ウエハのダ
イシング領域にも形成する。ダイシング領域のスルーホ
ールは、フォトリソグラフィ時の位置合わせを行うため
のターゲットマークとして使用されるものであり、一辺
が数十μｍの四角形の開口を有する。
【００３９】図１Ｃに示すように、コンタクトホールＨ
2 の内面を含む基板全面にＣＶＤにより厚さ５０ｎｍの
アモルファスシリコン膜１３を堆積する。コンタクトホ
ールＨ2 の周辺部を残すようにしてアモルファスシリコ
ン膜１３、シリコン酸化膜１２及びアモルファスシリコ
ン膜１１を順次エッチングし、図２に示すフィン型蓄積
電極１４の平面形状にパターニングする。
2 の内面を含む基板全面にＣＶＤにより厚さ５０ｎｍの
アモルファスシリコン膜１３を堆積する。コンタクトホ
ールＨ2 の周辺部を残すようにしてアモルファスシリコ
ン膜１３、シリコン酸化膜１２及びアモルファスシリコ
ン膜１１を順次エッチングし、図２に示すフィン型蓄積
電極１４の平面形状にパターニングする。
【００４０】図１Ｄに示すように、ＨＦ溶液でシリコン
酸化膜１０、１２のエッチングを行う。アモルファスシ
リコン膜１１、１３の下側のシリコン酸化膜は除去さ
れ、アモルファスシリコンからなるフィン型蓄積電極１
４が形成される。このとき、シリコン窒化膜９はエッチ
ング停止層として働く。
酸化膜１０、１２のエッチングを行う。アモルファスシ
リコン膜１１、１３の下側のシリコン酸化膜は除去さ
れ、アモルファスシリコンからなるフィン型蓄積電極１
４が形成される。このとき、シリコン窒化膜９はエッチ
ング停止層として働く。
【００４１】次に、フィン型蓄積電極１４の露出した表
面に厚さ５ｎｍのシリコン窒化膜と厚さ１ｎｍのシリコ
ン酸化膜からなる誘電体膜１５を形成する。シリコン窒
化膜は、原料ガスとしてＳｉＨ2 Ｃｌ2 とＮＨ3 の混合
ガスを使用し、基板温度６００〜７５０℃でＣＶＤによ
り形成する。その後、酸素雰囲気中８００℃で熱処理を
行い、シリコン窒化膜表面にシリコン酸化膜ないしシリ
コン酸化窒化膜を形成する。この熱処理により、窒化シ
リコン膜９にクラックが発生しやすい。
面に厚さ５ｎｍのシリコン窒化膜と厚さ１ｎｍのシリコ
ン酸化膜からなる誘電体膜１５を形成する。シリコン窒
化膜は、原料ガスとしてＳｉＨ2 Ｃｌ2 とＮＨ3 の混合
ガスを使用し、基板温度６００〜７５０℃でＣＶＤによ
り形成する。その後、酸素雰囲気中８００℃で熱処理を
行い、シリコン窒化膜表面にシリコン酸化膜ないしシリ
コン酸化窒化膜を形成する。この熱処理により、窒化シ
リコン膜９にクラックが発生しやすい。
【００４２】図１Ｅに示すように、誘電体膜１５の露出
した表面を含む基板全面にＣＶＤにより厚さ１００ｎｍ
のアモルファスシリコン膜１６を堆積する。堆積条件
は、アモルファスシリコン膜１１、１３の条件と同様で
ある。
した表面を含む基板全面にＣＶＤにより厚さ１００ｎｍ
のアモルファスシリコン膜１６を堆積する。堆積条件
は、アモルファスシリコン膜１１、１３の条件と同様で
ある。
【００４３】アモルファスシリコン膜１６の上に層間絶
縁膜１７を形成し、その上に所定の金属配線１８を形成
する。このように形成したＤＲＡＭについて、金属顕微
鏡でクラックの発生状況を調査した。
縁膜１７を形成し、その上に所定の金属配線１８を形成
する。このように形成したＤＲＡＭについて、金属顕微
鏡でクラックの発生状況を調査した。
【００４４】図３は、ＢＰＳＧ膜上のシリコン窒化膜の
膜厚に対するダイシング領域のスルーホール部分のクラ
ックの発生頻度を示す。横軸はシリコン窒化膜の膜厚を
単位ｎｍで表し、縦軸はクラックの発生頻度を単位％で
表す。
膜厚に対するダイシング領域のスルーホール部分のクラ
ックの発生頻度を示す。横軸はシリコン窒化膜の膜厚を
単位ｎｍで表し、縦軸はクラックの発生頻度を単位％で
表す。
【００４５】シリコン窒化膜の膜厚が２０ｎｍのときク
ラックの発生はなく、４０ｎｍのとき約５％の割合でク
ラックが発生する。さらに、シリコン窒化膜の膜厚を８
０ｎｍとすると、ほぼ１００％の割合でクラックが発生
することがわかる。このことから、シリコン窒化膜の膜
厚が３０ｎｍ以下であればクラックが発生しないと考え
られる。
ラックの発生はなく、４０ｎｍのとき約５％の割合でク
ラックが発生する。さらに、シリコン窒化膜の膜厚を８
０ｎｍとすると、ほぼ１００％の割合でクラックが発生
することがわかる。このことから、シリコン窒化膜の膜
厚が３０ｎｍ以下であればクラックが発生しないと考え
られる。
【００４６】このシリコン窒化膜は、図１Ｃに示すシリ
コン酸化膜１０、１２をエッチングするときのエッチン
グ停止層として働く。このため、フィン型蓄積電極の下
側のシリコン酸化膜１０、１２が全て除去されるまで、
エッチング液に耐えるのに十分な厚さが必要とされる。
コン酸化膜１０、１２をエッチングするときのエッチン
グ停止層として働く。このため、フィン型蓄積電極の下
側のシリコン酸化膜１０、１２が全て除去されるまで、
エッチング液に耐えるのに十分な厚さが必要とされる。
【００４７】フィン型蓄積電極の平面形状が短辺の長さ
ａの長方形である場合に、シリコン酸化膜に対するエッ
チング液のエッチングレートをＥSIO とすると、必要な
エッチング時間Ｔetchは、 Ｔetch＝（ａ／２）／ＥSIO ・・・（１） となる。
ａの長方形である場合に、シリコン酸化膜に対するエッ
チング液のエッチングレートをＥSIO とすると、必要な
エッチング時間Ｔetchは、 Ｔetch＝（ａ／２）／ＥSIO ・・・（１） となる。
【００４８】シリコン窒化膜に対するエッチング液のエ
ッチングレートをＥSIN とすると、エッチング時間Ｔ
etchの間にシリコン窒化膜がエッチングされる厚さｔse
は、 ｔse＝ＥSIN ×Ｔetch ・・・（２） となる。式（１）、（２）から、 ｔse＝（ａ／２）×（ＥSIN ／ＥSIO ） が導出される。
ッチングレートをＥSIN とすると、エッチング時間Ｔ
etchの間にシリコン窒化膜がエッチングされる厚さｔse
は、 ｔse＝ＥSIN ×Ｔetch ・・・（２） となる。式（１）、（２）から、 ｔse＝（ａ／２）×（ＥSIN ／ＥSIO ） が導出される。
【００４９】従って、シリコン窒化膜の厚さは、（ａ／
２）×（ＥSIN ／ＥSIO ）以上とすることが好ましい。
上記実施例で用いた希釈ＨＦ溶液の場合、ＥSIO ＝６０
ｎｍ／ｍｉｎ、ＥSIN＝１．５ｎｍ／ｍｉｎである。例
えば、ａ＝０．７μｍであれば、シリコン窒化膜の膜厚
は８．７５ｎｍ以上必要となる。
２）×（ＥSIN ／ＥSIO ）以上とすることが好ましい。
上記実施例で用いた希釈ＨＦ溶液の場合、ＥSIO ＝６０
ｎｍ／ｍｉｎ、ＥSIN＝１．５ｎｍ／ｍｉｎである。例
えば、ａ＝０．７μｍであれば、シリコン窒化膜の膜厚
は８．７５ｎｍ以上必要となる。
【００５０】上記実施例では、フィン型蓄積電極の平面
形状が長方形である場合について説明したが、その他の
形状でもよい。例えば、平行四辺形である場合には、上
記ａ／２を、平行四辺形の中心から長辺に下ろした垂線
の長さに置き換えればよい。
形状が長方形である場合について説明したが、その他の
形状でもよい。例えば、平行四辺形である場合には、上
記ａ／２を、平行四辺形の中心から長辺に下ろした垂線
の長さに置き換えればよい。
【００５１】次に、図４〜図７を参照してスルーホール
の角部分を滑らかにする第２の実施例について説明す
る。図１Ｂの工程で形成するコンタクトホールＨ2 の大
きさは、１μｍ以下程度である。開口部がこの程度の大
きさの場合は、レチクル上のパターンが図４Ａに示すよ
うに正方形であっても、実際にウエハ上に露光されるパ
ターンは図４Ｂに示すような円形に近い形状になる。従
って、コンタクトホールの角部分が滑らかになりクラッ
クは発生しにくくなる。
の角部分を滑らかにする第２の実施例について説明す
る。図１Ｂの工程で形成するコンタクトホールＨ2 の大
きさは、１μｍ以下程度である。開口部がこの程度の大
きさの場合は、レチクル上のパターンが図４Ａに示すよ
うに正方形であっても、実際にウエハ上に露光されるパ
ターンは図４Ｂに示すような円形に近い形状になる。従
って、コンタクトホールの角部分が滑らかになりクラッ
クは発生しにくくなる。
【００５２】図１Ｂの工程では、前述のとおりコンタク
トホールＨ2 を開口すると同時にウエハのダイシング領
域及びチップ内にそれぞれターゲットマーク及び検査パ
ターンとして図５Ａに示すような一辺が数十μｍ程度の
四角形のスルーホールが形成される。検査パターンは、
コンタクトホールが完全にエッチングされているか否か
を検査するため、あるいはプロセス終了後の検査等に使
用される。
トホールＨ2 を開口すると同時にウエハのダイシング領
域及びチップ内にそれぞれターゲットマーク及び検査パ
ターンとして図５Ａに示すような一辺が数十μｍ程度の
四角形のスルーホールが形成される。検査パターンは、
コンタクトホールが完全にエッチングされているか否か
を検査するため、あるいはプロセス終了後の検査等に使
用される。
【００５３】形成されるスルーホールが数十μｍ程度の
大きさの場合には、図５Ｂに示すようにウエハ上に露光
されたパターンにも角部分が形成される。この角部分が
クラック発生の原因となり、図の波線でしめすようにク
ラックが発生する。
大きさの場合には、図５Ｂに示すようにウエハ上に露光
されたパターンにも角部分が形成される。この角部分が
クラック発生の原因となり、図の波線でしめすようにク
ラックが発生する。
【００５４】図６Ａは、ウエハ上で角部分を滑らかにす
るためのレチクル上のパターンを示す。図６Ａに示すよ
うに、四角形の角部分に三角形状の切り欠きを設けるこ
とにより、ウエハ上に露光されたパターンの角部分を図
６Ｂに示すように滑らかにすることができる。
るためのレチクル上のパターンを示す。図６Ａに示すよ
うに、四角形の角部分に三角形状の切り欠きを設けるこ
とにより、ウエハ上に露光されたパターンの角部分を図
６Ｂに示すように滑らかにすることができる。
【００５５】なお、図７に示すように、角部分を外側に
膨らんだ折れ線状としてもよい。また、四角形状に限ら
ず、鈍角のみからなる多角形あるいは多角形の角部分を
滑らかな曲線状とした形状、または円形としてもよい。
膨らんだ折れ線状としてもよい。また、四角形状に限ら
ず、鈍角のみからなる多角形あるいは多角形の角部分を
滑らかな曲線状とした形状、または円形としてもよい。
【００５６】次に、図８、図９を参照して、図６に示す
ような切り欠き部を設けたパターンを有するレチクル及
びウエハ上のパターンについて説明する。図８Ａは、１
／５の縮小露光を行うためのレチクルのパターンを示
す。レチクルパターンはメモリセルが形成される４つの
メモリセル領域２２、メモリセル領域２２に挟まれた周
辺回路領域２３及びそれらの周辺領域２４から構成され
ている。
ような切り欠き部を設けたパターンを有するレチクル及
びウエハ上のパターンについて説明する。図８Ａは、１
／５の縮小露光を行うためのレチクルのパターンを示
す。レチクルパターンはメモリセルが形成される４つの
メモリセル領域２２、メモリセル領域２２に挟まれた周
辺回路領域２３及びそれらの周辺領域２４から構成され
ている。
【００５７】メモリセル領域２２には、図２のコンタク
トホールＨ1 、Ｈ2 を形成するためのパターン２５が形
成されている。周辺回路領域２３には、検査パターン２
６が形成され、周辺領域２４には、ターゲットマーク２
７が形成されている。
トホールＨ1 、Ｈ2 を形成するためのパターン２５が形
成されている。周辺回路領域２３には、検査パターン２
６が形成され、周辺領域２４には、ターゲットマーク２
７が形成されている。
【００５８】図８Ｂには、コンタクトホールを形成する
ためのパターン２５の平面形状を示す。本実施例では、
一辺の長さＬ１が２．５μｍの正方形とした。図８Ｃ
は、検査パターン２６及びターゲットマーク２７の平面
形状を示す。本実施例では、一辺の長さＬ２が１８０μ
ｍの正方形の角部分を、直角を挟む２辺の長さＬ３が１
０μｍの直角二等辺三角形状に切り取った八角形状とし
た。
ためのパターン２５の平面形状を示す。本実施例では、
一辺の長さＬ１が２．５μｍの正方形とした。図８Ｃ
は、検査パターン２６及びターゲットマーク２７の平面
形状を示す。本実施例では、一辺の長さＬ２が１８０μ
ｍの正方形の角部分を、直角を挟む２辺の長さＬ３が１
０μｍの直角二等辺三角形状に切り取った八角形状とし
た。
【００５９】図９Ａは、図８Ａのレチクルパターンをウ
エハ上に露光した平面形状を示す。チップ領域２９がダ
イシング領域３２を挟んで図の上下左右方向に周期的に
配列されている。チップ領域２９は、レチクルパターン
のメモリセル領域２２、周辺回路領域２３にそれぞれ対
応したメモリセル領域３０と、周辺回路領域３１から構
成されている。
エハ上に露光した平面形状を示す。チップ領域２９がダ
イシング領域３２を挟んで図の上下左右方向に周期的に
配列されている。チップ領域２９は、レチクルパターン
のメモリセル領域２２、周辺回路領域２３にそれぞれ対
応したメモリセル領域３０と、周辺回路領域３１から構
成されている。
【００６０】メモリセル領域３０内には、コンタクトホ
ールを形成するためのパターン２５に対応するコンタク
トホール３５が形成されている。周辺回路領域３１内に
は、検査パターン２６に対応する検査用スルーホール３
６が形成されている。ダイシング領域３２には、ターゲ
ットマーク２７に対応するターゲットマーク用スルーホ
ール３７が形成されている。
ールを形成するためのパターン２５に対応するコンタク
トホール３５が形成されている。周辺回路領域３１内に
は、検査パターン２６に対応する検査用スルーホール３
６が形成されている。ダイシング領域３２には、ターゲ
ットマーク２７に対応するターゲットマーク用スルーホ
ール３７が形成されている。
【００６１】図９Ｂは、コンタクトホール３５の平面形
状を示す。レチクル上のパターンは一辺の長さＬ１が
２．５μｍの正方形であるが、これに対応するコンタク
トホールは直径Ｌ１′が約０．５μｍの円形状になる。
状を示す。レチクル上のパターンは一辺の長さＬ１が
２．５μｍの正方形であるが、これに対応するコンタク
トホールは直径Ｌ１′が約０．５μｍの円形状になる。
【００６２】図９Ｃは、検査用スルーホール３６及びタ
ーゲットマーク用スルーホール３７の平面形状を示す。
これらスルーホールは、一辺の長さＬ２′が３６μｍの
正方形の角部分を滑らかにした形状になる。
ーゲットマーク用スルーホール３７の平面形状を示す。
これらスルーホールは、一辺の長さＬ２′が３６μｍの
正方形の角部分を滑らかにした形状になる。
【００６３】図１Ｂに示すシリコン窒化膜の厚さを８０
ｎｍとし、図８のレチクルパターンを使用して開口を形
成し、図１Ｂ〜図１Ｅの工程を実施したところ、クラッ
クの発生は認められなかった。なお、図８Ａの検査パタ
ーン２６、ターゲットマーク２７の角部分の切り欠きを
設けず、一辺の長さが１８０μｍの正方形としたとき
は、ほぼ１００％の割合でクラックの発生が認められ
た。
ｎｍとし、図８のレチクルパターンを使用して開口を形
成し、図１Ｂ〜図１Ｅの工程を実施したところ、クラッ
クの発生は認められなかった。なお、図８Ａの検査パタ
ーン２６、ターゲットマーク２７の角部分の切り欠きを
設けず、一辺の長さが１８０μｍの正方形としたとき
は、ほぼ１００％の割合でクラックの発生が認められ
た。
【００６４】このように、スルーホールの角部分を滑ら
かにすることにより、シリコン窒化膜の厚さを比較的厚
くしてもクラックの発生を防止することが可能になる。
上記第１及び第２の実施例による製造方法により、メモ
リセルサイズ２μｍ2、チップサイズ２４０ｍｍ2 の６
４ＭビットのＤＲＡＭを製造した。
かにすることにより、シリコン窒化膜の厚さを比較的厚
くしてもクラックの発生を防止することが可能になる。
上記第１及び第２の実施例による製造方法により、メモ
リセルサイズ２μｍ2、チップサイズ２４０ｍｍ2 の６
４ＭビットのＤＲＡＭを製造した。
【００６５】上記第１、第２の実施例では、シリコン窒
化膜の厚さあるいはスルーホールの平面形状を制御する
ことにより、クラックの発生を防止する方法について説
明したが、検査用スルーホール及びターゲットマーク用
スルーホールの開口部に形成されるフィンの横方向の長
さをメモリセルのフィン型電極のフィンの横方向の長さ
よりも長くすることにより、クラックの発生を抑制でき
ることが判った。
化膜の厚さあるいはスルーホールの平面形状を制御する
ことにより、クラックの発生を防止する方法について説
明したが、検査用スルーホール及びターゲットマーク用
スルーホールの開口部に形成されるフィンの横方向の長
さをメモリセルのフィン型電極のフィンの横方向の長さ
よりも長くすることにより、クラックの発生を抑制でき
ることが判った。
【００６６】図１０は、検査用スルーホール近傍の基板
の断面図を示す。図１Ｂ〜図１Ｅと同一の工程により、
検査用スルーホールの開口部の周囲にフィン型電極１
４、誘電体膜１５、対向電極１６が形成されている。な
お、検査用スルーホールの開口面の面積が図１Ｂに示す
コンタクトホールＨ2 のそれよりも大きいため、検査用
スルーホールは対向電極１６によって全ては埋め込まれ
ず、その内周面及び底面に対向電極１６が堆積されてい
る。
の断面図を示す。図１Ｂ〜図１Ｅと同一の工程により、
検査用スルーホールの開口部の周囲にフィン型電極１
４、誘電体膜１５、対向電極１６が形成されている。な
お、検査用スルーホールの開口面の面積が図１Ｂに示す
コンタクトホールＨ2 のそれよりも大きいため、検査用
スルーホールは対向電極１６によって全ては埋め込まれ
ず、その内周面及び底面に対向電極１６が堆積されてい
る。
【００６７】フィン型電極１４のフィンの横方向の長さ
ｘは、メモリセルのフィン型電極のそれよりも長くなる
ように形成されている。従って、図１Ｃの工程でメモリ
セルのフィン型電極部のシリコン酸化膜１０、１２を全
てエッチングしても、検査用スルーホール部のフィン型
電極の隙間の奥にシリコン酸化膜１０、１２が残され
る。
ｘは、メモリセルのフィン型電極のそれよりも長くなる
ように形成されている。従って、図１Ｃの工程でメモリ
セルのフィン型電極部のシリコン酸化膜１０、１２を全
てエッチングしても、検査用スルーホール部のフィン型
電極の隙間の奥にシリコン酸化膜１０、１２が残され
る。
【００６８】フィンの横方向の長さｘを長くすることに
より、クラックの発生が抑制されることが判った。従っ
て、スペースの許す限り、検査用スルーホール部のフィ
ンの横方向の長さｘをなるべく長くすることが好まし
い。同様に、ダイシング領域のターゲットマーク用スル
ーホール部のフィンの横方向の長さもなるべく長くする
ことが好ましい。
より、クラックの発生が抑制されることが判った。従っ
て、スペースの許す限り、検査用スルーホール部のフィ
ンの横方向の長さｘをなるべく長くすることが好まし
い。同様に、ダイシング領域のターゲットマーク用スル
ーホール部のフィンの横方向の長さもなるべく長くする
ことが好ましい。
【００６９】シリコン窒化膜のクラックは、図１Ｄに示
す誘電体膜１５形成のための熱処理により発生しやす
い。フィンの横方向の長さｘを長くすることにより、ク
ラックの発生が抑制されるのは、この熱処理時にシリコ
ン窒化膜９の端部の表面上にシリコン酸化膜が形成され
ているためと考えられる。
す誘電体膜１５形成のための熱処理により発生しやす
い。フィンの横方向の長さｘを長くすることにより、ク
ラックの発生が抑制されるのは、この熱処理時にシリコ
ン窒化膜９の端部の表面上にシリコン酸化膜が形成され
ているためと考えられる。
【００７０】上記第１、第２の実施例では、ＢＰＳＧ膜
の表面にシリコン窒化膜を形成し、その上にフィン型キ
ャパシタの蓄積電極を形成する場合を例にとって説明し
たが、フィン型キャパシタに限定する必要はない。第１
の実施例は、ＢＰＳＧ膜の表面にシリコン窒化膜を堆積
し、その後ＢＰＳＧ膜が軟化あるいは溶融する温度以上
で熱処理を行う工程を含む半導体装置の製造に効果があ
る。第２の実施例は、シリコン窒化膜及びＢＰＳＧ膜を
貫通するスルーホールを形成する工程を含む半導体装置
の製造に適用可能である。
の表面にシリコン窒化膜を形成し、その上にフィン型キ
ャパシタの蓄積電極を形成する場合を例にとって説明し
たが、フィン型キャパシタに限定する必要はない。第１
の実施例は、ＢＰＳＧ膜の表面にシリコン窒化膜を堆積
し、その後ＢＰＳＧ膜が軟化あるいは溶融する温度以上
で熱処理を行う工程を含む半導体装置の製造に効果があ
る。第２の実施例は、シリコン窒化膜及びＢＰＳＧ膜を
貫通するスルーホールを形成する工程を含む半導体装置
の製造に適用可能である。
【００７１】また、上記第１、第２の実施例では、表面
を平坦化するためにＢＰＳＧ膜を使用し、その表面にシ
リコン窒化膜を形成する場合について説明したが、ＢＰ
ＳＧ膜の代わりに、融点が低いという点で共通するＢＳ
Ｇ（ボロンシリケートガラス）膜及びＰＳＧ（リンシリ
ケートガラス）膜を使用する場合にも適用することがで
きる。また、シリコン窒化膜の代わりに、シリコン酸化
窒化膜を使用する場合もＢＰＳＧ膜等との界面でストレ
スが発生するという点で共通するため、同様の効果が期
待できる。
を平坦化するためにＢＰＳＧ膜を使用し、その表面にシ
リコン窒化膜を形成する場合について説明したが、ＢＰ
ＳＧ膜の代わりに、融点が低いという点で共通するＢＳ
Ｇ（ボロンシリケートガラス）膜及びＰＳＧ（リンシリ
ケートガラス）膜を使用する場合にも適用することがで
きる。また、シリコン窒化膜の代わりに、シリコン酸化
窒化膜を使用する場合もＢＰＳＧ膜等との界面でストレ
スが発生するという点で共通するため、同様の効果が期
待できる。
【００７２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００７３】
【発明の効果】以上説明したように、本発明によれば、
ＢＰＳＧ膜等の表面に形成するシリコン窒化膜あるいは
シリコン酸化窒化膜にクラックが発生することを防止す
ることができる。このため、半導体装置の信頼性の向上
及び歩留りの向上を図ることが可能になる。
ＢＰＳＧ膜等の表面に形成するシリコン窒化膜あるいは
シリコン酸化窒化膜にクラックが発生することを防止す
ることができる。このため、半導体装置の信頼性の向上
及び歩留りの向上を図ることが可能になる。
【図１】第１の実施例によるＤＲＡＭの製造方法を説明
するための半導体基板の断面図である。
するための半導体基板の断面図である。
【図２】第１の実施例によるＤＲＡＭのメモリセルの平
面図である。
面図である。
【図３】ＳｉＮ膜の膜厚に対するクラックの発生頻度を
示すグラフである。
示すグラフである。
【図４】１μｍ程度の大きさのコンタクトホールを形成
するためのレチクルのパターンとウエハ上に露光された
パターンの平面図である。
するためのレチクルのパターンとウエハ上に露光された
パターンの平面図である。
【図５】数十μｍ程度の大きさのスルーホールを形成す
るためのレチクルのパターンとウエハ上に露光されたパ
ターンの平面図である。
るためのレチクルのパターンとウエハ上に露光されたパ
ターンの平面図である。
【図６】第２の実施例によるＤＲＡＭ製造で使用するレ
チクルパターンとウエハ上に露光されたパターンの平面
図である。
チクルパターンとウエハ上に露光されたパターンの平面
図である。
【図７】第２の実施例によるＤＲＡＭ製造で使用する他
のレチクルパターンの角部分を拡大した平面図である。
のレチクルパターンの角部分を拡大した平面図である。
【図８】第２の実施例によるレチクルパターンの平面図
である。
である。
【図９】図８のレチクルパターンを使用して形成したウ
エハ上のパターンの平面図である。
エハ上のパターンの平面図である。
【図１０】検査用スルーホール近傍の基板の断面図であ
る。
る。
【図１１】従来例によるＤＲＡＭセルの断面図、及びス
ルーホールとクラックの平面図である。
ルーホールとクラックの平面図である。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート電極 ４、５ ソース及びドレイン領域 ６、１７ 層間絶縁膜 ７ ビット線 ８ ＢＰＳＧ膜 ９ ＳｉＮ膜 １０、１２ シリコン酸化膜 １１、１３、１６ アモルファスシリコン膜 １４ フィン型蓄積電極 １５ 誘電体膜 １８ 配線 ２０ スルーホール ２１ クラック ２２、３０ メモリセル領域 ２３、３１ 周辺回路領域 ２４ 周辺領域 ２５ コンタクトホールを形成するためのパターン ２６ 検査用パターン ２７ ターゲットマーク ３２ ダイシング領域 ３５ コンタクトホール ３６ 検査用スルーホール ３７ ターゲットマーク用スルーホール
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 (72)発明者 片山 雅也 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 平６−85169（ＪＰ，Ａ) 特開 平５−347392（ＪＰ，Ａ) 特開 平４−177758（ＪＰ，Ａ) 特開 平３−230563（ＪＰ，Ａ) 特開 昭60−81844（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/027 H01L 21/768 H01L 21/8242 H01L 27/108
Claims (14)
- 【請求項１】 表面の所定領域に半導体素子が形成され
た基板を準備する工程と、 前記基板の上に、ボロン及びリンのうち少なくとも一方
を含むシリコン酸化膜からなる第１の膜を堆積する工程
と、 前記第１の膜の表面に、シリコン窒化膜もしくはシリコ
ン酸化窒化膜からなる第２の膜を堆積する第２の膜堆積
工程と、 基板全面にレジスト膜を塗布するレジスト膜塗布工程
と、 所定のレチクルを用いて前記レジスト膜の所定領域を露
光及び現像し、前記レジスト膜に開口を形成する開口形
成工程と、 前記開口を通して前記第２及び第１の膜をエッチングす
る第１エッチング工程とを含み、 前記開口の前記レチクル上の形状は、鈍角のみで形成さ
れたｎ角形（ｎは５以上の自然数）である半導体装置の
製造方法。 - 【請求項２】 さらに、前記第２の膜堆積工程の後前記
レジスト膜塗布工程の前に、 前記第２の膜の上に、前記第２の膜とはエッチング耐性
の異なる第３の膜を堆積する第３の膜堆積工程を含み、 前記第１エッチング工程で、前記開口を通して前記第３
の膜もエッチングする請求項１記載の半導体装置の製造
方法。 - 【請求項３】 前記基板の一部には検査用パターン領域
が形成されており、前記開口は、前記基板表面のうち、
検査用パターン領域に形成される請求項１または２記載
の半導体装置の製造方法。 - 【請求項４】 前記開口形成工程では、前記開口を形成
すると同時に、他の開口も形成し、 前記第１エッチング工程では、前記他の開口を通しても
前記第１、第２及び第３の膜をエッチングしてコンタク
トホールを形成し、 さらに、前記第１のエッチング工程の後、前記コンタク
トホールの内面を含む基板全面に前記第３の膜とエッチ
ング耐性の異なる第１の導電膜を形成する工程と、 前記コンタクトホールの内面及び前記コンタクトホール
の開口部近傍の領域を残すように前記第１の導電膜をパ
ターニングする第１パターニング工程と、 前記第３の膜をエッチングして前記第１の導電膜の下面
を露出する第２エッチング工程とを含む請求項３記載の
半導体装置の製造方法。 - 【請求項５】 さらに、前記第３の膜堆積工程の後、前
記レジスト膜塗布工程の前に、 前記第３の膜の上に、前記第３の膜とエッチング耐性の
異なる第２の導電膜と、前記第３の膜とエッチング耐性
が同等の第４の膜を交互に積層し、少なくとも２層以上
の層からなる積層構造を形成する工程を含み、 前記第１エッチング工程で形成する前記コンタクトホー
ルは、前記積層構造も貫通して形成され、 さらに、前記第１パターニング工程の後に、前記積層構
造を前記第１の導電膜とほぼ同一形状にパターニングす
る第２パターニング工程を含み、 前記第２エッチング工程は、前記第３の膜をエッチング
すると同時に、前記第４の膜をエッチングし、前記第１
及び第２の導電膜の下面を露出させる請求項４記載の半
導体装置の製造方法。 - 【請求項６】 前記第３及び第４の膜は、シリコン酸化
膜である請求項５記載の半導体装置の製造方法。 - 【請求項７】 さらに、前記第２エッチング工程の後
に、 前記第１及び第２の導電膜の露出した表面に誘電体膜を
形成する工程と、 前記誘電体膜の表面を含む基板全面に第３の導電膜を形
成する工程とを含む請求項４〜６のいずれかに記載の半
導体装置の製造方法。 - 【請求項８】 前記半導体素子は、絶縁ゲート電極、及
びその両側に形成されたソース及びドレイン領域からな
るＭＯＳＦＥＴであり、 前記コンタクトホールは、前記ソース及びドレイン領域
のうち一方の領域の表面を露出するように形成され、 前記第１の導電膜は、前記一方の領域と電気的に接続さ
れている請求項７記載の半導体装置の製造方法。 - 【請求項９】 前記他の開口の前記レチクル上の形状は
矩形である請求項４〜８のいずれかに記載の半導体装置
の製造方法。 - 【請求項１０】 前記第１エッチング工程の後、さら
に、前記レジスト膜を除去し、前記第３の膜を所定のエ
ッチング液で所定時間エッチングする第３の膜エッチン
グ工程を含み、 前記第２の膜の厚さは、前記所定のエッチング液が前記
所定時間に前記第２の膜をエッチングする厚さよりも厚
く、かつ３０ｎｍよりも薄い請求項２記載の半導体装置
の製造方法。 - 【請求項１１】 前記第１パターニング工程で形成され
る前記第１の導電膜の形状は、ほぼ中心に前記コンタク
トホールの開口部を有する平行四辺形であり、 前記第２エッチング工程において、所定のエッチング液
で前記第３の膜を、前記平行四辺形の中心からその長辺
に下ろした垂線の長さ分エッチングし、 前記第２の膜堆積工程で堆積する前記第２の膜の厚さ
は、前記第２エッチング工程で前記第３の膜をエッチン
グする時間に前記所定のエッチング液が前記第２の膜を
エッチングする厚さよりも厚く、かつ３０ｎｍよりも薄
い請求項４〜９のいずれかに記載の半導体装置の製造方
法。 - 【請求項１２】 表面の所定領域に半導体素子が形成さ
れた基板と、 前記基板の上に形成され、ボロン及びリンのうち少なく
とも一方を含むシリコン酸化膜からなる第１の膜と、 前記第１の膜の表面に形成され、シリコン窒化膜もしく
はシリコン酸化窒化膜からなる第２の膜と、 前記第１の膜及び前記第２の膜を貫通し、前記基板表面
に達するように形成され、一辺の長さが１μｍの正方形
に内包される平面形状を有するコンタクトホールと、 前記第１及び第２の膜を貫通して形成され、直径１μｍ
の円を内包し、かつ内周縁の隅部が滑らかな平面形状を
有するスルーホールとを有する半導体装置。 - 【請求項１３】 一辺の長さが第１の長さの正方形に内
包される四角形のパターンと、 直径が前記第１の長さよりも長い第２の長さの円を内包
し、鈍角のみで形成されたｎ角形（ｎは５以上の自然
数）のパターンとを有するレチクル。 - 【請求項１４】 前記第１及び第２の長さは、２．５μ
ｍである請求項１３記載のレチクル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6207035A JP2956880B2 (ja) | 1994-08-31 | 1994-08-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6207035A JP2956880B2 (ja) | 1994-08-31 | 1994-08-31 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0878637A JPH0878637A (ja) | 1996-03-22 |
| JP2956880B2 true JP2956880B2 (ja) | 1999-10-04 |
Family
ID=16533131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6207035A Expired - Lifetime JP2956880B2 (ja) | 1994-08-31 | 1994-08-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2956880B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3353818B2 (ja) | 1998-03-26 | 2002-12-03 | 日本電気株式会社 | 電界放出型冷陰極装置 |
| GB2387239A (en) * | 2002-04-05 | 2003-10-08 | Zarlink Semiconductor Ltd | Improvements in reticles in MEMS and IC processes |
| JP2004111529A (ja) | 2002-09-17 | 2004-04-08 | Renesas Technology Corp | 半導体装置の製造方法 |
| DE112018000599T5 (de) * | 2017-05-16 | 2019-11-21 | Murata Manufacturing Co., Ltd. | Kondensator und Verfahren zur Herstellung eines Kondensators |
| US20220139780A1 (en) * | 2019-03-01 | 2022-05-05 | Kyocera Corporation | Semiconductor device and production method for semiconductor device |
-
1994
- 1994-08-31 JP JP6207035A patent/JP2956880B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0878637A (ja) | 1996-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5525534A (en) | Method of producing a semiconductor device using a reticle having a polygonal shaped hole | |
| JP2787646B2 (ja) | 半導体装置の製造方法 | |
| JPH07273063A (ja) | 半導体装置およびその製造方法 | |
| KR950014854B1 (ko) | 콘택트홀(Contact hole)을 갖는 적층체 및 그의 제조방법과, 이 적층체를 사용한 핀(fin)형 콘덴서 및 그의 제조방법과 이 핀형 콘덴서를 갖는 다이나믹 랜덤 억세스 메모리(Dynamic random access memory) | |
| JP3897934B2 (ja) | 半導体装置のコンタクトホール製造方法 | |
| JP2956880B2 (ja) | 半導体装置およびその製造方法 | |
| JP2850833B2 (ja) | 半導体装置の製造方法 | |
| KR100341654B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| US6887754B2 (en) | Semiconductor device having a reduced leakage current and a fabrication process thereof | |
| US6238973B1 (en) | Method for fabricating capacitors with hemispherical grains | |
| TW465028B (en) | Semiconductor device and method of production thereof | |
| KR100493794B1 (ko) | 반도체 장치의 제조 방법 | |
| US20030183865A1 (en) | Capacitor structure and method for fabricating the same | |
| JP3200974B2 (ja) | 半導体記憶装置の製造方法 | |
| JP3486867B2 (ja) | 半導体装置 | |
| JPH0964313A (ja) | 半導体装置の配線方法 | |
| US5670806A (en) | Semiconductor memory device | |
| JP2627515B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH04216665A (ja) | 半導体メモリ素子の製造方法 | |
| JPH1197529A (ja) | 半導体装置の製造方法 | |
| KR20020078432A (ko) | 반도체 메모리 장치의 제조 방법 | |
| KR100266010B1 (ko) | 캐패시터형성방법 | |
| KR0141949B1 (ko) | 반도체소자의 제조방법 | |
| US6580113B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3355613B2 (ja) | 半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990629 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080723 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090723 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100723 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100723 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110723 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110723 Year of fee payment: 12 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110723 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120723 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120723 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130723 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term |