JP2004111529A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2004111529A
JP2004111529A JP2002270148A JP2002270148A JP2004111529A JP 2004111529 A JP2004111529 A JP 2004111529A JP 2002270148 A JP2002270148 A JP 2002270148A JP 2002270148 A JP2002270148 A JP 2002270148A JP 2004111529 A JP2004111529 A JP 2004111529A
Authority
JP
Japan
Prior art keywords
contact hole
type impurity
semiconductor device
opening
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2002270148A
Other languages
English (en)
Inventor
Eiji Hasunuma
蓮沼 英司
Akira Matsumura
松村 明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2002270148A priority Critical patent/JP2004111529A/ja
Priority to US10/350,184 priority patent/US6815318B2/en
Priority to TW092101559A priority patent/TW584959B/zh
Priority to KR1020030029297A priority patent/KR20040025532A/ko
Publication of JP2004111529A publication Critical patent/JP2004111529A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B99/00Subject matter not provided for in other groups of this subclass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816Aspects relating to the layout of the pattern or to the size of vias or trenches
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48Data lines or contacts therefor
    • H10B12/485Bit line contacts
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/033Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335Making a connection between the transistor and the capacitor, e.g. plug
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/914Doping
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/942Masking
    • Y10S438/944Shadow

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】導電型の異なる不純物領域をコンタクトホールを用いて形成する場合において、フォトリソグラフィ技術を用いた被覆処理工程を不要とする、半導体装置の製造方法を提供する。
【解決手段】略円柱状のコンタクトホール51aの上端部の開口直径をS1、略円柱状のコンタクトホール52aの上端部の開口直径をT1、シリコン絶縁層11の膜厚さをhとした場合、以下の条件式1を満足するように、コンタクトホール51aおよびコンタクトホール52aが形成される。T1/h<tanθ1<S1/h(式1)。
【選択図】    図2

Description

【0001】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、より特定的には、配線構造に用いられる不純物領域を備える半導体装置の製造方法に関する。
【0002】
【従来の技術】
以下、図12〜図14を参照して、一般的なDRAM(Dynamic Random Access Memory)に適用される配線構造の不純物領域の形成について述べる。
【0003】
まず、図12を参照して、半導体層(半導体基板を含む)10の表面に、素子分離領域12が設けられ活性領域が規定されている。この活性領域には不純物が導入された、n型不純物領域21と、p型不純物領域22とが設けられている。半導体層10の表面には、n型不純物領域21に通じるコンタクトホール51aと、p型不純物領域22に通じるコンタクトホール52aが設けられたシリコン絶縁層11が設けられている。
【0004】
コンタクトホール51a内には、n型不純物領域21に電気的に接続されるコンタクトプラグ51が設けられ、コンタクトホール52a内には、p型不純物領域22に電気的に接続されるコンタクトプラグ52が設けられている。n型不純物領域21内には、コンタクトプラグ51との接触抵抗を下げるためのn型不純物領域21aが形成され、p型不純物領域22内には、コンタクトプラグ52との接触抵抗を下げるためのp型不純物領域22aが形成されている。
【0005】
次に、上記構造からなる半導体装置の製造方法の概略について説明する。図13を参照して、半導体層10の表面の所定領域に、素子分離領域12を形成する。その後、半導体層10の活性領域に、n型不純物領域21およびp型不純物領域22を不純物注入により形成する。
【0006】
次に、半導体層10の表面にシリコン絶縁層11を形成する。その後、このシリコン絶縁層11の上に、フォトリソグラフィ技術を用いて所定の開口パターンを有するフォトレジスト膜をマスクにし、RIE(Reactive Ion Etching)法等のドライエッチングを用いて、シリコン絶縁層11に、n型不純物領域21およびp型不純物領域22に通じるコンタクトホール51a,52aを形成する。
【0007】
次に、コンタクトホール51aをレジスト膜14で覆い、コンタクトホール52aを通じて、半導体層10の表面にB,BF等のp型不純物を注入して、p型不純物領域22aを形成する。
【0008】
次に、図14を参照して、レジスト膜14を除去した後、コンタクトホール52aを新たなレジスト膜14で覆い、コンタクトホール51aを通じて、半導体層10の表面にP,As等のn型不純物を注入して、n型不純物領域21aを形成する。
【0009】
その後、コンタクトホール51a,52a内に、それぞれn型不純物領域21aおよびp型不純物領域22aに電気的に接続される、ポリシリコン等からなるコンタクトプラグ51,52を埋め込み形成する。
【0010】
なお、上述した素子分離領域12は、熱酸化膜および酸化膜の埋め込み法などで形成した分離領域である。また、シリコン絶縁層11は、減圧および常圧CVD(Chemical Vapor Deposition)法を用いて堆積したTEOS(Tetra Etyle Ortho Silicate)酸化膜や窒化膜等の絶縁膜、あるいは、それらを重ね合わせた膜であり、膜厚は、50nm〜1000nm程度である。
【0011】
【発明が課題しようとする課題】
ここで、上記製造方法においては、コンタクト抵抗低減のために不純物領域がコンタクトホールを用いて形成されている。しかし、導電型の異なるn型不純物領域21aおよびp型不純物領域22aを形成するために、それぞれの半導体層10への不純物注入工程において、他方のコンタクトホールをレジスト膜で覆うためのフォトリソグラフィ技術を用いた被覆処理工程が必要となる。このため、半導体装置の製造工程の増大化、製造コストの増大を招いている。
【0012】
したがって、この発明は、上記課題を解決するためになされたものであり、導電型の異なる不純物領域をコンタクトホールを用いて形成する場合において、フォトリソグラフィ技術を用いた被覆処理工程を不要とする、半導体装置の製造方法を提供することを目的とする。
【0013】
【課題を解決するための手投】
この発明に基づいた半導体装置の製造方法においては、半導体層に、第1導電型不純物領域および第2導電型不純物領域を備える半導体装置の製造方法であって、上記半導体層上に、不純物の上記半導体層の垂線に対する打ち込み角度に対して、半導体層の表面を露出する上端部の開口形状を有する第1コンタクトホール、および上記打ち込み角度に対して、半導体層の表面を遮る上端部の開口形状を有する第2コンタクトホールを備える絶縁層を形成する工程と、上記絶縁層をマスクにして、上記打ち込み角度により上記半導体層に第1導電型の不純物を打ち込み、上記第1コンタクトホールによって露出された上記半導体層の表面にのみ上記第1導電型不純物領域を形成する工程と、上記絶縁層の上記第2コンタクトホールを用いて、上記第2コンタクトホールによって露出された上記半導体層の表面にのみ上記第2導電型不純物領域を形成する工程とを備える。
【0014】
上記半導体装置の製造方法によれば、異なる導電型の第1および第2不純物領域を、異なる開口形状を有するコンタクトホールを用いて形成する場合において、一方の不純物の半導体層の垂線に対する打ち込み角度に対して、第1コンタクトホールにおいては、半導体層の表面が露出されるため、不純物を注入することが可能となり、他方のコンタクトホールにおいては、半導体層の表面が遮られ、不純物は注入されない。
【0015】
その結果、従来必要とされていた、所定領域に不純物を打ち込む場合に、他の領域への不純物の注入を避けるためのフォトレジストの形成を不要としている。その結果、半導体装置の製造工程の簡素化、製造コストの低減を図ることが可能となる。
【0016】
また、上記半導体装置の製造方法において好ましくは、上記第1コンタクトホールおよび上記第2コンタクトホールの上端部の開口形状は略円形状であり、上記第1コンタクトホールの開口直径をS、上記第2コンタクトホールの開口直径をT、上記絶縁層の膜厚さをhとした場合、上記打ち込み角度θは、T/h<tanθ<S/hの条件式を満足するように決定される。
【0017】
このように、不純物の打ち込み角度を設定することにより、第1コンタクトホールでの不純物の注入を可能とする一方で、第2コンタクトホールでの不純物の注入を遮り、不純物の注入時における第2コンタクトホールを覆うためのフォトレジストの形成を不要とする。
【0018】
また、上記半導体装置の製造方法において好ましくは、上記第1コンタクトホールの上端部の開口形状は楕円形状であり、上記第2コンタクトホールの上端部の開口形状は円形状であり、上記第1コンタクトホールの長辺寸法をS、上記第2コンタクトホールの開口直径をT、上記絶縁層の膜厚さをhとした場合、上記打ち込み角度θは、T/h<tanθ<S/hの条件式を満足するように決定され、上記第1導電型不純物を打ち込みは、上記長辺寸法方向に沿って行なわれる。
【0019】
上述したように、コンタクトホールの上端部の開口形状が円形状だけでなく、楕円形状の場合であっても、第1コンタクトホールでの不純物の注入を可能とする一方で、第2コンタクトホールでの不純物の注入を遮り、不純物の注入時における第2コンタクトホールを覆うためのフォトレジストの形成を不要とする。
【0020】
また、上記半導体装置の製造方法において好ましくは、上記第1コンタクトホールおよび上記第2コンタクトホールの上端部の開口形状は楕円形状であり、上記第1コンタクトホールの長辺方向と上記第2コンタクトホールの長辺方向とは直交するように設けられる。
【0021】
上記第1コンタクトホールの長辺寸法をS3、上記第2コンタクトホールの短辺寸法をT3、上記絶縁層の膜厚さをhとした場合、上記打ち込み角度θaは、T3/h<tanθa<S3/hの条件式を満足するように決定され、上記第1導電型不純物の打ち込みは、上記第1コンタクトホールの長辺寸法方向に沿って行なわれる。
【0022】
また、上記第1コンタクトホールの短辺寸法をT4、上記第2コンタクトホールの長辺寸法をT4、上記絶縁層の膜厚さをhとした場合、上記打ち込み角度θbは、T4/h<tanθb<S4/hの条件式を満足するように決定され、上記第2導電型不純物の打ち込みは、上記第2コンタクトホールの長辺寸法方向に沿って行なわれる。
【0023】
このように、長辺寸法方向が相互に直交する第1および第2コンタクトホールを用いることにより、一方の領域への不純物の打ち込み時には、他方の領域への不純物の打ち込みが遮られることになる。その結果、異なる不純物領域への異なる不純物の注入を避けるためのフォトレジストの形成を一切不要とする。その結果、半導体装置の製造工程のさらなる簡素化、製造コストのさらなる低減を図ることを可能としている。
【0024】
また、上記半導体装置の製造方法において好ましくは、上記第1導電型不純物領域は、p型またはn型の不純物のいずれか一方であり、上記第2導電型不純物領域は、p型またはn型の不純物のいずれか他方である。
【0025】
【発明の実施の形態】
以下、本発明に基づいた各実施の形態における半導体装置およびその製造方法について、図を参照しながら説明する。なお、本発明の特徴は、コンタクト抵抗低減のための異なる導電型の不純物領域を、異なる開口形状を有するコンタクトホールを用いて形成する点にある。したがって、上述した従来の技術の構造と同一または相当部分については、同一の参照番号を付し、重複する説明は繰返さないものとする。
【0026】
(実施の形態1)
図1〜図4を参照して、実施の形態1における半導体装置およびその製造方法について説明する。なお、図1は本実施の形態における半導体装置の構造を示す断面図であり、図2〜図4は本実施の形態における半導体装置の製造工程を示す第1〜第3工程断面図である。
【0027】
(半導体装置の構造)
まず、図1を参照して、本実施の形態における半導体装置の構造は、n型の不純物領域21aに通じる円柱状のコンタクトプラグ51と、p型の不純物領域22aに通じる円柱状のコンタクトプラグ52とを備えている。ここで、従来の技術においては、コンタクトプラグ51が形成されるコンタクトホール51aと、コンタクトプラグ52が形成されるコンタクトホール52aとは同じ開口形状に形成されていたが、本実施の形態においては、コンタクトホール51aの上端部の開口直径が、コンタクトホール52aの上端部の開口直径よりも大きくなるように形成されている。
【0028】
具体的には、略円柱状のコンタクトホール51aの上端部の開口直径をS1、略円柱状のコンタクトホール52aの上端部の開口直径をT1、シリコン絶縁層11の膜厚さをhとした場合、以下の条件(式1)を満足するように、コンタクトホール51aおよびコンタクトホール52aが形成されている。
【0029】
T1/h<tanθ1<S1/h・・・(式1)
なお、θ1は、後に説明する不純物の打ち込み角度を示し、具体的には、半導体層の表面の垂線に対する傾斜角度を示す。
【0030】
(半導体装置の製造方法)
次に、上記構造からなる半導体装置の製造方法について図2〜図4を参照して説明する。なお、半導体層10の表面に、n型不純物領域21およびp型不純物領域22を形成するまでの工程は、従来の技術と同様であるため、重複する説明は繰返さないものとする。
【0031】
図2を参照して、半導体層10の表面に膜厚さhのシリコン絶縁層11を形成する。その後、シリコン絶縁層11に、n型不純物領域21に通じる上端部の開口直径S1を有する円柱状のコンタクトホール51a、および、p型不純物領域22に通じる上端部の開口直径T1を有する円柱状のコンタクトホール52aを形成する。
【0032】
各コンタクトホールの開口方法としては、フォトリソグラフィ技術を用いて、コンタクトホール51aおよびコンタクトホール52aのそれぞれの開口直径に対応する開口パターンを有するフォトレジスト膜をマスクにして、従来と同様にRIE法等のドライエッチングを用いて行なう。h、S1およびT1の寸法は、上記式1を満足するものとする。なお、各寸法の一例としては、S1が約0.20μm、T1が約0.10μm、hが約1000nmである。
【0033】
次に、図3を参照して、コンタクトホール51aを覆うようにフォトレジスト膜14を形成する。その後、コンタクトプラグ52とのコンタクト抵抗の低減を図るため、フォトレジスト膜14をマスクにして、半導体層10にB,BF等のp型不純物を注入して、p型不純物領域22aを形成する。
【0034】
次に、図4を参照して、フォトレジスト膜14を除去した後、コンタクトプラグ51とのコンタクト抵抗の低減を図るため、P,As等のn型不純物を、半導体層1の表面の垂線に対してθ1傾斜させた角度で、半導体層1の全面に注入する。θ1の角度としては、上記式1との関係から、一例として、約6度〜約11度程度となる。
【0035】
このとき、上記式1で示した条件から、コンタクトホール51aは、打ち込み角度θ1に対して、半導体層10の表面を露出する上端部の開口形状を有することとなり、露出する半導体層10のすべての領域にP,As等のn型不純物が、注入される。しかし、コンタクトホール52aにおいては、打ち込み角度θ1に対して、半導体層10の表面を遮る上端部の開口形状を有することとなる。すなわち、n型不純物の打ち込み角度θ1においては、シリコン絶縁層11の上面およびコンタクトホール52aの側壁が障害となり、半導体層10の表面に到達することはできない。したがって、コンタクトホール52a側においては、n型不純物は半導体層10には注入されない。
【0036】
その後、従来の技術と同様に、コンタクトホール51a,52a内に、それぞれn型不純物領域21aおよびp型不純物領域22aに電気的に接続される、ポリシリコン等からなるコンタクトプラグ51,52を埋め込み形成する。
【0037】
(作用・効果)
以上、本実施の形態における半導体装置およびその製造方法においては、コンタクト抵抗低減のための異なる導電型の不純物領域21a,22aを、異なる開口直径を有するコンタクトホールを用いて形成する場合において、上記式1の条件を具備するように、n型不純物を打ち込むことで、p型不純物領域22aへのn型不純物の注入を避けるためのフォトレジストの形成を不要としている。
【0038】
つまり、一方の不純物の半導体層の垂線に対する打ち込み角度に対して、第1コンタクトホールにおいては、半導体層の表面が露出されるため、不純物を注入することが可能となり、他方のコンタクトホールにおいては、半導体層の表面が遮られ、不純物は注入されない。
【0039】
その結果、半導体装置の製造工程の簡素化、製造コストの低減を図ることを可能としている。
【0040】
(実施の形態2)
図5〜図8を参照して、実施の形態2における半導体装置およびその製造方法について説明する。なお、図5は本実施の形態における半導体装置であり、図6〜図8は本実施の形態における半導体装置の製造工程を示す第1〜第3工程断面図である。
【0041】
(半導体装置の構造)
まず、図5を参照して、本実施の形態における半導体装置の構造は、n型の不純物領域21aに通じる円柱状のコンタクトプラグ51と、p型の不純物領域22aに通じる円柱状のコンタクトプラグ52とを形成する。ここで、上記実施の形態1においては、コンタクトホール51aの上端部の開口直径が、コンタクトホール52aの上端部の開口直径よりも大きくなるように形成されていたが、本実施の形態においては、コンタクトホール52aの上端部の開口直径が、コンタクトホール51aの上端部の開口直径よりも大きくなるように形成されている。
【0042】
具体的には、円柱状のコンタクトホール51aの上端部の開口直径をT2、円柱状のコンタクトホール52aの上端部の開口直径をS2、シリコン絶縁層11の膜厚さをhとした場合、以下の条件(式2)を満足するように、コンタクトホール51aおよびコンタクトホール52aが形成されている。
【0043】
T2/h<tanθ2<S2/h・・・(式2)
なお、θ2は、実施の形態1の場合と同様、不純物の打ち込み角度を示し、具体的には、半導体層の表面の垂線に対する傾斜角度を示す。
【0044】
(半導体装置の製造方法)
次に、上記構造からなる半導体装置の製造方法について図6〜図8を参照して説明する。なお、半導体層10の表面に、n型不純物領域21およびp型不純物領域22を形成するまでの工程は、従来の技術と同様であるため、重複する説明は繰返さないものとする。
【0045】
図6を参照して、半導体層10の表面に膜厚さhのシリコン絶縁層11を形成する。その後、シリコン絶縁層11に、n型不純物領域21に通じる開口直径T2を有する円柱状のコンタクトホール51a、および、p型不純物領域22に通じる開口直径S2を有する円柱状のコンタクトホール52aを形成する。
【0046】
各コンタクトホールの開口方法としては、フォトリソグラフィ技術を用いて、コンタクトホール51aおよびコンタクトホール52aのそれぞれの開口直径に対応する開口パターンを有するフォトレジスト膜をマスクにして、従来と同様にRIE法等のドライエッチングを用いて行なう。h、S2およびT2の寸法は、上記式2を満足するものとする。なお、各寸法の一例としては、S2が約0.20μm、T2が約0.10μm、hが約1000nmである。
【0047】
次に、図7を参照して、コンタクトホール52aを覆うようにフォトレジスト膜14を形成する。その後、コンタクトプラグ51とのコンタクト抵抗の低減を図るため、フォトレジスト膜14をマスクにして、半導体層10にP,As等のn型不純物を注入して、n型不純物領域21aを形成する。
【0048】
次に、図8を参照して、フォトレジスト膜14を除去した後、コンタクトプラグ52とのコンタクト抵抗の低減を図るため、B,BF等のp型不純物を、半導体層1の表面の垂線に対してθ2傾斜した角度で、半導体層1の全面に注入する。θ2の角度としては、上記式2との関係から、一例として、約6度〜約11度程度となる。
【0049】
このとき、上記式2で示した条件から、コンタクトホール52aは、打ち込み角度θ2に対して、半導体層10の表面を露出する上端部の開口形状を有することとなり、露出する半導体層10のすべての領域にB,BF等のp型不純物が注入される。しかし、コンタクトホール51aにおいては、打ち込み角度θ2に対して、半導体層10の表面を遮る上端部の開口形状を有することとなる。すなわち、p型不純物の打ち込み角度θ2においては、シリコン絶縁層11の上面およびコンタクトホール51aの側壁が障害となり、半導体層10の表面に到達することはできない。したがって、コンタクトホール51a側においては、p型不純物は半導体層10には注入されない。
【0050】
その後、従来の技術と同様に、コンタクトホール51a,52a内に、それぞれn型不純物領域21aおよびp型不純物領域22aに電気的に接続される、ポリシリコン等からなるコンタクトプラグ51,52を埋め込み形成する。
【0051】
(作用・効果)
以上、本実施の形態においては、コンタクト抵抗低減のための異なる導電型の不純物領域21a,22aを、異なる開口直径を有するコンタクトホールを用いて形成する場合において、上記式2の条件を具備するように、p型不純物を打ち込むことで、n型不純物領域21aへのp型不純物の注入を避けるためのフォトレジストの形成を不要としている。その結果、半導体装置の製造工程の簡素化、製造コストの低減を図ることを可能としている。
【0052】
(実施の形態3)
次に、図9を参照して、実施の形態3における半導体装置の構造について説明する。なお、図9は、コンタクトホール51a,52aの上端部の開口形状を示す図である。
【0053】
上記実施の形態1におけるコンタクトホール51aの開口形状は、上端部の横断面の開口形状が略円形状のものを対象としていたが、本実施の形態においては、上端部の横断面の開口形状が略楕円形状を有したコンタクトホール51aを対象としている。コンタクトホール52aは、上記実施の形態1と同じである。
【0054】
この開口形状からなるコンタクトホール51aにおいて、上端部の開口寸法において最も長い領域の寸法(長辺寸法)を実施の形態1の場合と同様にS1とした場合、図中のII−II線における断面構造は、実施の形態1における図2に示すものと同様になる。
【0055】
(作用・効果)
したがって、実施の形態1に示す開口形状に限らず、本実施の形態におけるコンタクトホールの開口形状であっても、実施の形態1と同様の作用効果を得ることができる。なお、n型不純物の注入方向に関しては、コンタクトホール51aの長辺方向(図9中矢印A方向)に沿って打ち込む必要がある点に注意する必要がある。
【0056】
(実施の形態4)
次に、図10を参照して、実施の形態4における半導体装置の構造について説明する。なお、図10は、実施の形態4におけるコンタクトホール51a,52aの上端部の開口形状を示す図である。
【0057】
上記実施の形態2におけるコンタクトホール52aの開口形状は、上端部の横断面の開口形状が略円形状のを対象としていたが、本実施の形態においては、上端部の横断面の開口形状が略楕円形状を有したコンタクトホール52aを対象としている。コンタクトホール51aは、上記実施の形態2と同じである。
【0058】
この開口形状からなるコンタクトホール52aにおいて、上端部の開口寸法において最も長い領域の寸法(長辺寸法)を実施の形態2の場合と同様にS2とした場合、図中のVI−VI線における断面構造は、実施の形態2における図6に示すものと同様になる。
【0059】
(作用・効果)
したがって、実施の形態2に示す開口形状に限らず、本実施の形態におけるコンタクトホールの開口形状であっても、実施の形態2と同様の作用効果を得ることができる。なお、p型不純物の注入方向に関しては、コンタクトホール52aの長辺方向(図10中矢印A方向)に沿って打ち込む必要がある点に注意する必要がある。
【0060】
(実施の形態5)
次に、図11を参照して、実施の形態5における半導体装置について説明する。この実施の形態においては、上記実施の形態3および4に示される考えを組合せたものである。なお、図11は、実施の形態5におけるコンタクトホール51a,52aの上端部の開口形状を示す図である。
【0061】
まず、本実施の形態におけるコンタクトホール51aの開口形状は、横断面の開口形状が略円形状を有し、長辺側の寸法をS3、短辺側の寸法をT4としている。一方、コンタクトホール52aの開口形状は、長辺側がコンタクトホール51aの長辺側に対して直交するように設けられ、長辺側の寸法をS4、短辺側の寸法をT3としている。
【0062】
また、各寸法の関係として、コンタクトホール52aの短辺側寸法T3よりも、コンタクトホール51aの長辺側寸法S3の方が大きく設けられ、コンタクトホール51aの短辺側寸法T4よりも、コンタクトホール52aの長辺側寸法S4の方が大きく設けられている。
【0063】
これにより、図11中のII−II線における断面構造は、実施の形態1における図2に示すものと同様になる。また、図11中のVI1−VI1線における断面構造は、実施の形態2における図6に示すコンタクトホール51aと同様になり、図11中のVI2−VI2線における断面構造は、実施の形態2における図6に示すコンタクトホール52aと同様になる。
【0064】
その結果、下記式3を満足するように、n型不純物の打ち込み角度θ3を設定し、コンタクトホール51aの長辺方向(矢印A1方向)に沿ってn型不純物を注入した場合、コンタクトホール51a側の半導体層10の表面には、n型不純物を注入することが可能であるが、コンタクトホール52a側の半導体層10の表面には、n型不純物を注入することはできない。
【0065】
T3/h<tanθ3<S3/h・・・(式3)
また、下記式4を満足するように、p型不純物の打ち込み角度θ4を設定し、コンタクトホール52aの長辺方向(矢印A2方向)に沿ってp型不純物を注入した場合、コンタクトホール52a側の半導体層10の表面には、p型不純物を注入することが可能であるが、コンタクトホール51a側の半導体層10の表面には、p型不純物を注入することはできない。
【0066】
T4/h<tanθ4<S4/h・・・(式4)
(作用・効果)
したがって、本実施の形態においては、コンタクト抵抗低減のための異なる導電型の不純物領域21a,22aを、異なる開口直径を有するコンタクトホールを用いて形成する場合において、上記式3および式4の条件を具備するように、n型およびp型の不純物を90度打ち込み角度を変更して打ち込むことで、異なる不純物領域への異なる不純物の注入を避けるためのフォトレジストの形成を一切不要としている。その結果、半導体装置の製造工程のさらなる簡素化、製造コストのさらなる低減を図ることを可能としている。
【0067】
なお、上記実施の形態においては、不純物領域21,22の中に不純物領域21a,22aを形成する場合について説明したが、不純物領域21,22の存在は、本発明を実現する上で必須の要素ではなく、不純物領域21,22が存在しない場合であっても、本発明を適用することは可能である。
【0068】
したがって、上述した各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0069】
【発明の効果】
この発明に基づいた半導体装置の製造方法によれば、半導体層に、コンタクトホールを用いて、第1導電型不純物領域および第2導電型不純物領域を設ける場合において、異なる不純物領域への異なる不純物の注入を避けるためのフォトリソグラフィ技術を用いた被覆処理工程が不要となり、半導体装置の製造工程の簡素化、製造コストの低減を図ることを可能としている。
【図面の簡単な説明】
【図1】実施の形態1における半導体装置の構造を示す断面図である。
【図2】実施の形態1における半導体装置の製造工程を示す第1工程断面図である。
【図3】実施の形態1における半導体装置の製造工程を示す第2工程断面図である。
【図4】実施の形態1における半導体装置の製造工程を示す第3工程断面図である。
【図5】実施の形態2における半導体装置の構造を示す断面図である。
【図6】実施の形態2における半導体装置の製造工程を示す第1工程断面図である。
【図7】実施の形態2における半導体装置の製造工程を示す第2工程断面図である。
【図8】実施の形態2における半導体装置の製造工程を示す第3工程断面図である。
【図9】実施の形態3におけるコンタクトホール51a,52aの上端部の開口形状を示す図である。
【図10】実施の形態4におけるコンタクトホール51a,52aの上端部の開口形状を示す図である。
【図11】実施の形態5におけるコンタクトホール51a,52aの上端部の開口形状を示す図である。
【図12】従来の技術における半導体装置の構造を示す断面図である。
【図13】従来の技術における半導体装置の製造工程を示す第1工程断面図である。
【図14】従来の技術における半導体装置の製造工程を示す第2工程断面図である。
【符号の説明】
10 半導体層、11 シリコン絶縁層、12 素子分離領域、21 n型不純物領域、21a n型不純物領域、22 p型不純物領域、22a p型不純物領域、51,52 コンタクトプラグ、51a,52a コンタクトホール。

Claims (5)

  1. 半導体層に、第1導電型不純物領域および第2導電型不純物領域を備える半導体装置の製造方法であって、
    前記半導体層上に、不純物の前記半導体層の垂線に対する打ち込み角度に対して、半導体層の表面を露出する上端部の開口形状を有する第1コンタクトホール、および前記打ち込み角度に対して、半導体層の表面を遮る上端部の開口形状を有する第2コンタクトホールを備える絶縁層を形成する工程と、
    前記絶縁層をマスクにして、前記打ち込み角度により前記半導体層に第1導電型の不純物を打ち込み、前記第1コンタクトホールによって露出された前記半導体層の表面にのみ前記第1導電型不純物領域を形成する工程と、
    前記絶縁層の前記第2コンタクトホールを用いて、前記第2コンタクトホールによって露出された前記半導体層の表面にのみ前記第2導電型不純物領域を形成する工程と、
    を備える半導体装置の製造方法。
  2. 前記第1コンタクトホールおよび前記第2コンタクトホールの上端部の開口形状は円形状であり、
    前記第1コンタクトホールの開口直径をS、
    前記第2コンタクトホールの開口直径をT、
    前記絶縁層の膜厚さをhとした場合、
    前記打ち込み角度θは、
    T/h<tanθ<S/h
    の条件式を満足するように決定される、請求項1に記載の半導体装置の製造方法。
  3. 前記第1コンタクトホールの上端部の開口形状は楕円形状であり、
    前記第2コンタクトホールの上端部の開口形状は円形状であり、
    前記第1コンタクトホールの長辺寸法をS、
    前記第2コンタクトホールの開口直径をT、
    前記絶縁層の膜厚さをhとした場合、
    前記打ち込み角度θは、
    T/h<tanθ<S/h
    の条件式を満足するように決定され、
    前記第1導電型不純物を打ち込みは、前記長辺寸法方向に沿って行なわれる、請求項1に記載の半導体装置の製造方法。
  4. 前記第1コンタクトホールおよび前記第2コンタクトホールの上端部の開口形状は楕円形状であり、
    前記第1コンタクトホールの長辺方向と前記第2コンタクトホールの長辺方向とは直交するように設けられ、
    前記第1コンタクトホールの長辺寸法をS3、
    前記第2コンタクトホールの短辺寸法をT3、
    前記絶縁層の膜厚さをhとした場合、
    前記打ち込み角度θは、
    T3/h<tanθ<S3/h
    の条件式を満足するように決定され、
    前記第1導電型不純物の打ち込みは、前記第1コンタクトホールの長辺寸法方向に沿って行なわれ、
    前記第1コンタクトホールの短辺寸法をT4、
    前記第2コンタクトホールの長辺寸法をT4、
    前記絶縁層の膜厚さをhとした場合、
    前記打ち込み角度θは、
    T4/h<tanθ<S4/h
    の条件式を満足するように決定され、
    前記第2導電型不純物の打ち込みは、前記第2コンタクトホールの長辺寸法方向に沿って行なわれる、
    請求項1に記載の半導体装置の製造方法。
  5. 前記第1導電型不純物領域は、p型またはn型の不純物のいずれか一方であり、前記第2導電型不純物領域は、p型またはn型の不純物のいずれか他方である、請求項1から4のいずれかに記載の半導体装置の製造方法。
JP2002270148A 2002-09-17 2002-09-17 半導体装置の製造方法 Withdrawn JP2004111529A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2002270148A JP2004111529A (ja) 2002-09-17 2002-09-17 半導体装置の製造方法
US10/350,184 US6815318B2 (en) 2002-09-17 2003-01-24 Manufacturing method of semiconductor device
TW092101559A TW584959B (en) 2002-09-17 2003-01-24 Manufacturing method of semiconductor device
KR1020030029297A KR20040025532A (ko) 2002-09-17 2003-05-09 반도체 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002270148A JP2004111529A (ja) 2002-09-17 2002-09-17 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2004111529A true JP2004111529A (ja) 2004-04-08

Family

ID=31986842

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002270148A Withdrawn JP2004111529A (ja) 2002-09-17 2002-09-17 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US6815318B2 (ja)
JP (1) JP2004111529A (ja)
KR (1) KR20040025532A (ja)
TW (1) TW584959B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020126890A (ja) * 2019-02-01 2020-08-20 トヨタ自動車株式会社 半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2956880B2 (ja) 1994-08-31 1999-10-04 富士通株式会社 半導体装置およびその製造方法
US5972745A (en) * 1997-05-30 1999-10-26 International Business Machines Corporation Method or forming self-aligned halo-isolated wells
US6291325B1 (en) * 1998-11-18 2001-09-18 Sharp Laboratories Of America, Inc. Asymmetric MOS channel structure with drain extension and method for same
US6518122B1 (en) * 1999-12-17 2003-02-11 Chartered Semiconductor Manufacturing Ltd. Low voltage programmable and erasable flash EEPROM
US6960510B2 (en) * 2002-07-01 2005-11-01 International Business Machines Corporation Method of making sub-lithographic features

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020126890A (ja) * 2019-02-01 2020-08-20 トヨタ自動車株式会社 半導体装置の製造方法
JP7331370B2 (ja) 2019-02-01 2023-08-23 株式会社デンソー 半導体装置の製造方法

Also Published As

Publication number Publication date
US20040053482A1 (en) 2004-03-18
US6815318B2 (en) 2004-11-09
TW200405550A (en) 2004-04-01
KR20040025532A (ko) 2004-03-24
TW584959B (en) 2004-04-21

Similar Documents

Publication Publication Date Title
US8293603B2 (en) Methods of fabricating semiconductor devices
JP2004504719A (ja) エッチングされたトレンチに関する光エッジ効果の問題を解決する半導体デバイス及びその製造方法
JP2004128489A (ja) メモリ・セル構造およびその製造方法
JP2006245578A (ja) 半導体装置の製造方法
KR20120126433A (ko) 반도체 소자 및 그 제조 방법
KR20030003906A (ko) 반도체 소자의 콘택 형성방법 및 그에 따라 제조된 반도체메모리 소자
US8071439B2 (en) Method for manufacturing semiconductor device
US5508218A (en) Method for fabricating a semiconductor memory
US6380088B1 (en) Method to form a recessed source drain on a trench side wall with a replacement gate technique
JP2006135067A (ja) 半導体装置およびその製造方法
JP2004111529A (ja) 半導体装置の製造方法
JP5626016B2 (ja) 半導体装置の製造方法
US7910485B2 (en) Method for forming contact hole using dry and wet etching processes in semiconductor device
WO2014185305A1 (ja) 半導体装置及びその製造方法
JP4191203B2 (ja) 半導体装置及びその製造方法
WO2023015584A1 (zh) 半导体结构的制备方法及半导体结构
JP2004165527A (ja) 半導体装置および半導体装置の製造方法
JPH11214678A (ja) 半導体装置およびその製造方法
KR100281100B1 (ko) 반도체 소자 및 그 제조방법
KR20060066217A (ko) 반도체 소자의 제조방법
JP2004228308A (ja) 半導体装置及びその製造方法
TW202220111A (zh) 半導體結構及其製造方法
JPH08330252A (ja) 半導体装置の製造方法
KR100214856B1 (ko) 정전하 방전 반도체 소자 및 그의 제조방법
JP2006324638A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20060110