JP6748381B2 - キャパシタ - Google Patents

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Description

本発明は、キャパシタ及びその製造方法に関する。
半導体集積回路に用いられる代表的なキャパシタ素子として、例えばＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタがよく知られている。ＭＩＭキャパシタは、誘電体膜を下部電極と上部電極とで挟んだ構造を有するキャパシタである。ところで、高電圧のパワーデバイスへの適用や高密度の電子部品への搭載のため、キャパシタ素子は高耐圧化・大容量化が求められている。このような高耐圧のＭＩＭキャパシタを実現する方法として、例えば誘電体膜の膜厚化が検討されている。
しかしながら、基材の上にＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によってＭＩＭキャパシタを設ける場合、誘電体膜の膜厚が大きくなるに従って、基材と誘電体膜の熱膨張率の違いに起因して誘電体膜にかかる熱応力が大きくなり、誘電体膜にクラックが生じやすくなる。
誘電体膜に生じたクラックは、リーク電流による容量値の低下やショートによる動作不良の原因となる。例えば、特許文献１には、半導体基板上に配置される下部電極と、第２の保護膜と、第２の保護膜に対向する上面から膜厚方向に進展した欠陥を有する誘電体膜と、欠陥を埋設した絶縁体からなる欠陥埋設膜を少なくとも有する第３の保護膜と、誘電体膜および第３の保護膜を覆う第１の保護膜と、第１の保護膜を覆う上部電極と、を備えるキャパシタを有する半導体装置が開示されている。この半導体装置では、キャパシタの誘電膜の欠陥（クラック）を埋設することで、リーク電流に起因するマイノリティー不良の発生を回避している。
特開２０１４−２２９６８０号公報
しかしながら、特許文献１に記載の半導体装置において埋設される欠陥は、誘電体膜の結晶成長時の体積収縮により生じたクラックである。欠陥埋設膜を設けることで半導体基板上の保護膜が膜厚化するため、半導体基板と保護膜との熱膨張率に起因して熱応力により生じるクラックの発生を防止することは困難である。
本発明はこのような事情に鑑みてなされたものであり、信頼性の向上を図ることが可能なキャパシタを提供することを目的とする。
本発明の一態様に係るキャパシタは、主面を有する基材と、基材の主面側に設けられた誘電体膜と、誘電体膜の上に設けられた電極層とを備え、基材は、基材の主面の法線方向から平面視したとき、電極層と重なる領域よりも外側の領域に形成された少なくとも１つの凹部からなる凹状構造部を有し、誘電体膜が凹状構造部の上に設けられる。
本発明の他の一態様に係るキャパシタの製造方法は、主面を有する集合基材であって、主面の法線方向から平面視したとき、複数の第１領域及び複数の第１領域の間の第２領域を有する集合基材を準備する工程と、第２領域に少なくとも１つの凹部からなる凹状構造部を形成する工程と、複数の第１領域及び凹状構造部において集合基材の上に誘電体膜を設ける工程と、複数の第１領域において誘電体膜の上に電極層を設ける工程と、集合基材を前記第２領域で切断して前記複数の第１領域をそれぞれ個片化する工程とを含む。
本発明によれば、信頼性の向上を図ることが可能なキャパシタを提供することが可能となる。
図１は、第１実施形態に係るキャパシタの構成を概略的に示す平面図である。 図２は、図１に示したキャパシタのＩＩ−ＩＩ線に沿った断面の構成を概略的に示す断面図である。 図３は、図２に示したキャパシタ断面の拡大断面図である。 図４は、第２実施形態に係るキャパシタの製造方法のうち基材加工工程を示すフローチャートである。 図５は、第２実施形態に係るキャパシタの製造方法のうちキャパシタ形成工程を示すフローチャートである。 図６は、図４に示した第１フォトレジスト層をパターン成形する工程を示す図である。 図７は、図４に示した突起状構造部を設ける工程を示す図である。 図８は、図４に示したトレンチ構造部を設ける工程を示す図である。 図９は、図５に示した多結晶シリコン（Ｐｏｌｙ−Ｓｉ）膜を成膜する工程を示す図である。 図１０は、図５に示したＰｏｌｙ−Ｓｉ膜のドライエッチングを行う工程を示す図である。 図１１は、図５に示したキャパシタを個片化する工程を示す図である。 図１２は、第２実施形態に係るキャパシタの構成を概略的に示す断面図である。
以下、図面を参照しながら本発明の実施形態について説明する。但し、第２実施形態以降において、第１実施形態と同一又は類似の構成要素は、第１実施形態と同一又は類似の符号で表し、詳細な説明を適宜省略する。また、第２実施形態以降の実施形態において得られる効果について、第１実施形態と同様のものについては説明を適宜省略する。各実施形態の図面は例示であり、各部の寸法や形状は模式的なものであり、本願発明の技術的範囲を当該実施形態に限定して解するべきではない。
＜第１実施形態＞
まず、図１〜図３を参照しつつ、本発明の第１実施形態に係るキャパシタ１００の構成について説明する。図１は、第１実施形態に係るキャパシタの構成を概略的に示す平面図である。図２は、図１に示したキャパシタのＩＩ−ＩＩ線に沿った断面の構成を概略的に示す断面図である。図３は、図２に示したキャパシタ断面の拡大断面図である。
なお、図中に示した第１方向Ｘ、第２方向Ｙ、及び第３方向Ｚは、それぞれ、例えば互いに直交する方向であるが、互いに交差する方向であればこれに限定されるものではなく、互いに９０°以外の角度で交差する方向であってもよい。また、第１方向Ｘ、第２方向Ｙ、及び第３方向Ｚは、図１に示す矢印の方向（正方向）に限定されず、矢印とは反対の方向（負方向）も含む。
キャパシタ１００は、基材１１０、第１電極層１２０、誘電体膜１３０、第２電極層１４０、及び絶縁膜１５０を備えている。また、キャパシタ１００は、基材１１０の第１主面１１０Ａの法線方向から平面視したとき、第１部分１０１と、第１部分１０１の外側に位置する第２部分１０２とを有している。第１部分１０１は、第１電極層１２０と第２電極層１４０とが誘電体膜１３０を挟んで重なる領域であり、容量を形成する容量形成部に相当する。第２部分１０２は、誘電体膜１３０にかかる熱応力を集中させる応力集中部に相当する。第２部分１０２は、例えば、第１部分１０１を囲むように枠状に設けられている。
基材１１０は、例えば、導電性を有する低抵抗シリコン基板からなる単層構造である。基材１１０は、水晶等の絶縁性基板であってもよい。また、基材１１０は多層構造でもよく、例えば導電性基板と絶縁膜からなる積層体であってもよい。第３方向Ｚ正方向側に第１主面１１０Ａを有し、第３方向Ｚ負方向側に第２主面１１０Ｂを有する。第１主面１１０Ａは、例えば結晶方位が＜１００＞と表される結晶面である。第１主面１１０Ａ及び第２主面１１０Ｂは、第１方向Ｘ及び第２方向Ｙによって特定される面と平行な面（以下、「ＸＹ面」と呼ぶ。）である。基材１１０は、例えば、第１主面１１０Ａ側にトレンチ構造部１１１及び凹状構造部１１２が形成されている。
トレンチ構造部１１１は、第１部分１０１に形成された凹凸構造であり、複数の凹部１１１Ｂ及び複数の凸部１１１Ａを有する。凹部１１１Ｂは、第１主面１１０Ａに対して第３方向Ｚ負方向側に凹んでいる。凹部１１１Ｂは、所定の幅の底面を有する溝状に形成されている。凹部１１１Ｂは、第２方向Ｙに延在し、第１方向Ｘに並んでいる。凸部１１１Ａは、凹部１１１Ｂの間に位置し、凹部１１１Ｂから第３方向Ｚ正方向側に突出している。凸部１１１Ａは、所定の幅の頂面を有している。凸部１１１Ａの頂面は、例えば、第１主面１１０Ａに含まれている。トレンチ構造部１１１の凹部１１１Ｂの第３方向Ｚにおける深さ（凸部１１１Ａの頂面に対する凹部１１１Ｂの底面の位置）は、例えば、１０μｍ以上５０μｍ以下である。トレンチ構造部１１１の凹部１１１Ｂの第１方向Ｘにおける幅は例えば５μｍ程度であり、凸部１１１Ａの第１方向Ｘにおける幅は例えば５μｍ程度である。
トレンチ構造部１１１の凸部１１１Ａの角は、基材１１０側で角度θ１１を成している。また、トレンチ構造部１１１の凹部１１１Ｂの角は、トレンチ構造部１１１に囲まれた空間側、すなわち基材１１０とは反対側で角度θ１２を成している。角度θ１１は、トレンチ構造部１１１の凸部１１１Ａの頂面と側面が成す角度であり、角度θ１２は、トレンチ構造部１１１の凹部１１１Ｂの底面と側面が成す角度である。例えば、角度θ１１及び角度θ１２は、それぞれ、略９０度である。なお、トレンチ構造部１１１の底面は曲面形状であってもよい。この場合、角度θ１２は、９０°より大きくなることがある。トレンチ構造部１１１の凸部１１１Ａが複数の面を有し、それらが成す角度を複数有する場合、角度θ１１は、凸部１１１Ａに形成される角度のうち最も大きいものを指すものとする。角度θ１２も同様に、凹部１１１Ｂに形成される角度のうち最も大きいものを指すものとする。この場合、角度θ１１は９０°よりも大きくなることがあり、角度θ１２も９０°よりも大きくなることがある。
なお、一例として５つの凹部１１１Ｂで構成されるトレンチ構造部１１１を挙げているが、トレンチ構造部１１１は、少なくとも１つの凹部１１１Ｂを有していればよく、凹部１１１Ｂ及び凸部１１１Ａの数を特に限定されるものではない。また、第１主面１１０Ａの法線方向から平面視したとき、凹部１１１Ｂの形状は溝状に限定されるものではなく、島状に形成されてもよく、例えばマトリクス状に配置された円（楕円）形状の非貫通孔であってもよい。なお、トレンチ構造部１１１は、第２主面１１０Ｂ側に形成されてもよい。つまり、トレンチ構造部１１１及び凹状構造部１１２が、互いに基材１１０の異なる主面側に形成されてもよい。また、トレンチ構造部１１１は、第１主面１１０Ａ側及び第２主面１１０Ｂ側の両方に形成されてもよい。
図２に示すように、基材１１０の第１主面１１０Ａを平面視したとき、トレンチ構造部１１１は、第２電極層１４０の内側に設けられ、第２電極層１４０の一部と重なっている。これによれば、トレンチ構造部１１１の全体が容量の形成に寄与するため、キャパシタ１００の容量を増大させることができる。但し、トレンチ構造部１１１は、第２電極層１４０の内側から外側に亘って設けられていてもよい。これによれば、第１電極層１２０の端部と第２電極層１４０の端部との間の沿面距離を長くすることができる。したがって、キャパシタ１００における沿面放電の発生を抑制することができる。なお、沿面距離とは、第１電極層１２０と第２電極層１３０との間に存在する基材１１０、誘電体膜１３０などの絶縁性部材の表面に沿った距離である。
なお、第１部分１０１は、容量を形成することができれば形状を限定されるものではなく、トレンチ構造部１１１が省略されてもよい。すなわち、第１部分１０１には、例えば、平坦な第１主面１１０Ａ上に、誘電体膜１３０及び第２電極層１４０がＸＹ面と平行となるように設けられてもよい。また、凹部１１１Ｂの底面又は凸部１１１Ａの頂面が、複数の面で構成されるような多角的な形状や、第３方向Ｚに向かって屈曲する形状、又はこれらの組合せであってもよい。
凹状構造部１１２は、第２部分１０２に形成された凹凸構造であり、凹部１１２Ｂ及び凸部１１２Ａを有する。凹部１１２Ｂは、第１主面１１０Ａに対して第３方向Ｚ負方向側に凹んでいる。凹部１１２Ｂは、底部で隣り合う２つの側面が繋がる断面Ｖ字状であり、溝状に形成されている。凸部１１２Ａは、頂部で隣り合う２つの側面が繋がる断面逆Ｖ字状である。凸部１１２Ａは、凹部１１２Ｂの間に位置し、凹部１１２Ｂから第３方向Ｚ正方向側に突出している。凸部１１２Ａの頂部は、例えば、第１主面１１０Ａによって構成されている。凹状構造部１１２は、第１主面１１０Ａの法線方向から平面視したとき、第１部分１０１、すなわち基材１１０の第２電極層１４０と重なる領域よりも外側の領域に形成されている。凹部１１２Ｂ及び凸部１１２Ａは、トレンチ構造部１１１を囲むように、第１部分１０１の外周に沿って枠状に形成されている。
凹状構造部１１２の凹部１１２Ｂの深さ（凸部１１２Ａの頂部に対する凹部１１２Ｂの底部の位置）は、トレンチ構造部１１１の凹部１１１Ｂの深さよりも小さい。これによれば、トレンチ構造部１１１の表面積を増大させることができ、第１部分１０１において形成される容量を増大させることができる。
凹状構造部１１２の凸部１１２Ａの角は、基材１１０側で角度θ２１を成している。また、凹状構造部１１２の凹部１１２Ｂの角は、凹状構造部１１２に囲まれた空間側、すなわち基材１１０とは反対側で角度θ２２を成している。角度θ２１は、凹状構造部１１２の凸部１１２Ａの隣り合う２つの側面が成す角度であり、角度θ２２は、凹状構造部１１２の凹部１１２Ｂの隣り合う２つの側面が成す角度である。但し、凹状構造部１１２が凸部１１２Ａの頂部に頂面を有する場合、角度θ２１は、その頂面と側面とが成す角度である。また、凹状構造部１１２が凹部１１２Ｂの底部に底面を有する場合、角度θ２２は、その底面と側面とが成す角度である。凹状構造部１１２の凸部１１２Ａが複数の面を有し、それらが成す角度を複数有する場合、角度θ２１は、凸部１１２Ａに形成される角度のうち最も大きいものを指すものとする。角度θ２２も同様に、凹部１１２Ａに形成される角度のうち最も大きいものを指すものとする。
角度θ２１は角度θ１１よりも小さく、角度θ２２は角度θ１２よりも小さい。また、角度θ２１及び角度θ２２は、例えば鋭角である。なお、角度θ２１の大きさは、角度θ１１よりも小さければ特に限定されるものではなく、鈍角や直角であってもよい。角度θ２２の大きさについても同様である。言い換えると、基材１１０の第１主面１１０Ａ側が、第１部分１０１において第２部分１０２よりも平坦である。なお、第１部分１０１において基材１１０の第１主面１１０Ａ側が平坦であれば、すなわちトレンチ構造部１１１が省略されていれば、凹状構造部１１２の角度θ２１及び角度θ２２の大きさは自由に設計することができる。なお、角度θ２１および角度θ２２のうちいずれか一方は、角度θ１１および角度θ１２のうち最も角度の小さなものよりも角度が小さくなることが好ましい。つまり、凹状構造部１１２に複数形成される角の最小角度は、トレンチ構造部１１１に複数形成される角の最小角度よりも小さくなることが好ましい。このとき、凹状構造部１１２の最小角度とは、凹状構造部１１２において凸部１１２Ａの角によって基材１１０側に成される角度及び凹部１１２Ｂの角によって基材１１０とは反対側に成される角度のうち、最小の角度のことである。また、トレンチ構造部１１１の最小角度とは、トレンチ構造部１１１において凸部１１１Ａの角によって基材１１０側に成される角度及び凹部１１１Ｂの角によって基材１１０とは反対側に成される角度のうち、最小の角度のことである。また、凹状構造部１１２はトレンチ構造部１１１において最も応力が集中する部分よりも応力が集中する構造であればよく、角度θ１１、角度θ１２、角度θ２１及び角度θ２２の関係性はこれに限るものではない。
なお、一例として２つの凹部１１２Ｂ及び１つの凸部１１２Ａで構成される凹状構造部１１２を挙げているが、凹状構造部１１２は、少なくとも１つの凹部１１２Ｂを有していればよく、凹部１１２Ｂ及び凸部１１２Ａの数を特に限定されるものではない。また、凹部１１２Ｂ及び凸部１１２Ａの断面形状は、Ｖ字状及び逆Ｖ字状に限定されるものではなく、それぞれ、所定の幅をもつ頂面及び底面を有してもよい。また、凹部１１２Ｂの底部又は凸部１１１Ａの頂部が、複数の面で構成されるような多角的な形状や、第３方向Ｚに向かって屈曲する形状、又はこれらの組合せであってもよい。なお、凹状構造部１１２は、第１主面１１０Ａの法線方向から平面視したとき、第１部分１０１を囲む枠状に限定されるものではない。凹状構造部１１２は、不連続に形成されてもよく、例えば、凹状構造部１１２は、第１方向Ｘ及び第２方向Ｙの一方向でのみ第１部分１０１と隣り合い、他方向では第１部分１０１と隣り合わないように形成されてもよい。
図２に示すように、基材１１０の第１主面１１０Ａを平面視したとき、凹状構造部１１２は、第２電極層１３０の外側に設けられている。このため、第１電極層１２０の端部と第２電極層１３０の端部との間の沿面距離を長くすることができる。したがって、キャパシタ１００における沿面放電の発生を抑制することができる。
第１電極層１２０は、基材１１０の第２主面１１０Ｂを覆っている。第１電極層１２０は、少なくとも第１部分１０１において第２主面１１０Ｂの上に設けられていればよい。第１電極層１２０は、例えば、Ｍｏ（モリブデン）、Ａｌ（アルミニウム）、Ａｕ（金）、Ａｇ（銀）、Ｃｕ（銅）、Ｗ（タングステン）、Ｐｔ（プラチナ）、Ｔｉ（チタン）、Ｎｉ（ニッケル）、Ｃｒ（クロム）、等の金属材料によって形成されている。第１電極層１２０は、導電性材料であれば金属材料に限定されるものではなく、導電性樹脂等で形成されてもよい。第１電極層１２０は、必ずしも基材１１０の第２主面１１０Ｂの全面に形成される必要はなく、少なくとも第１部分１０１に形成されていればよい。基材１１０が低抵抗シリコン基板であるとき、第１電極層１２０及び基材１１０が、互いに電気的に接続し、キャパシタ１００の下部電極として機能する。なお、基材１１０が絶縁性基板である場合は、基材１１０がキャパシタ１００の誘電体層の一部として機能し、第１電極層１２０が下部電極として機能する。
誘電体膜１３０は、第１誘電体層１３１及び第２誘電体層１３２を有している。第１誘電体層１３１は、基材１１０の第１主面１１０Ａ側を覆い、トレンチ構造部１１１及び凹状構造部１１２の上にも設けられている。つまり、第１誘電体層１３１は、基材１１０の第１主面１１０Ａの上から、トレンチ構造部１１１及び凹状構造部１１２によって基材１１０の第１主面１１０Ａ側に形成される空間の内部に亘って、連続するように設けられている。第１誘電体層１３１は、例えば、絶縁性を有するシリコン酸化物（例えば、ＳｉＯ２）によって形成されている。第１誘電体層１３１の膜厚は、例えば０．３μｍ程度である。
第２誘電体層１３２は、第１誘電体層１３１の上に設けられている。第２誘電体層１３２は、トレンチ構造部１１１及び凹状構造部１１２によって基材１１０の第１主面１１０Ａ側に形成される空間の内部にも設けられている。第２誘電体層１３２は、例えば、シリコン酸窒化物（ＳｉＯＮ）やシリコン窒化物（Ｓｉ３Ｎ４）等のシリコン窒化物系の誘電体材料によって形成されている。第２誘電体層１３２の膜厚は、例えば１μｍ程度である。第２誘電体層１３２は、第１誘電体層１３１よりも誘電率が高い誘電体によって形成されることで、キャパシタ１００の容量密度を向上させることができる。また、第２誘電体層１３２は、単層だけでなく、複数の誘電体による積層構造でもよい。こうすることにより、より任意の容量や耐圧設計が可能になる。なお、第２誘電体層１３２は、シリコン窒化物系の誘電体材料に限定されるものではなく、例えば、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２等の酸化物からなる誘電体材料によって形成されてもよい。第１誘電体層１３１についても、シリコン酸化物系の誘電体材料に限定されるものではなく、他の酸化物やシリコン窒化物系からなる誘電体材料によって形成されてもよい。
誘電体膜１３０は、第２部分１０２、すなわち凹状構造部１１２の上に設けられた部分にクラックＣＲが形成されている。クラックＣＲは、例えば、凸部１１２Ａの頂部、又は凹部１１２Ｂの底部を起点に、第１誘電体層１３１及び第２誘電体層１３２を一体的に貫通するように形成されている。但し、クラックＣＲは、第１誘電体層１３１にのみ形成されてもよく、第２誘電体層１３２にのみ形成されてもよい。
誘電体膜１３０の膜厚は、トレンチ構造部１１１の凹部１１１Ｂの深さや幅よりも小さい。これによれば、トレンチ構造部１１１の凹部１１１Ｂが、誘電体膜１３０によって埋められる事態を回避することができる。つまり、キャパシタ１００の容量密度の低下を抑制することができる。誘電体膜１３０は、充分な膜厚（例えば１μｍ以上）で形成することができるならば、単層構造であってもよい。
第２電極層１４０は、第１部分１０１、すなわちトレンチ構造部１１１と重なる部分において、誘電体膜１３０の上に設けられている。第２電極層１４０は、誘電体膜１３０を挟んで第１電極層１２０と対向している。第２電極層１４０は、キャパシタ１００の上部電極として機能し、下部電極（基材１１０及び第１電極層１２０）との間に容量を形成する。
第２電極層１４０は、第１導電層１４１及び第２導電層１４２を有する。第１導電層１４１は、誘電体膜１３０の上に形成され、トレンチ構造部１１１によって基材１１０の第１主面１１０Ａ側に形成される空間の内部にも設けられている。第１導電層１４１は、例えばｐ型又はｎ型の多結晶シリコン（Ｐｏｌｙ−Ｓｉ）膜である。第２導電層１４２は、第１導電層１４１の上に設けられている。第２導電層１４２は、例えば、第１電極層１２０の説明で挙げた金属材料によって形成される。第２導電層１４２は金属材料に限定されるものではなく、導電性樹脂等の導電性材料によって形成されてもよい。
絶縁膜１５０は、基材１１０の第１主面１１０Ａの法線方向から平面視したとき、第２電極層１４０の端部を覆っている。絶縁膜１５０は、例えばポリイミド（ＰＩ）膜であるが、他の有機絶縁膜でもよく、シリコン酸化物やシリコン窒化物等の無機絶縁膜であってもよい。絶縁膜１５０は、沿面放電によるリーク電流の発生を抑制することができる。つまり、キャパシタ１００を高耐圧化することができる。なお、絶縁膜１５０の誘電率が誘電体膜１３０よりも大きい場合、第２電極層１４０からの漏れ電界を抑制することができる。反対に絶縁膜１５０の誘電率が誘電体膜１３０よりも小さい場合、第２電極層１４０が寄生容量を形成することを抑制するこができる。
＜第２実施形態＞
第２実施形態として、図４〜図１１を参照しつつ、キャパシタ２００の製造方法について説明する。第２実施形態は、第１実施形態に係るキャパシタ１００の製造方法に相当する。なお、以下の第２実施形態では、上記の第１実施形態と共通の事柄については記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については逐次言及しない。また、第１実施形態と同様の符号が付された構成は、第１実施形態における構成と同様の構成及び機能を有するものとする。
図４は、第２実施形態に係るキャパシタの製造方法のうち基材加工工程を示すフローチャートである。図５は、第２実施形態に係るキャパシタの製造方法のうちキャパシタ形成工程を示すフローチャートである。図６は、図４に示した第１フォトレジスト層をパターン成形する工程を示す図である。図７は、図４に示した突起状構造部を設ける工程を示す図である。図８は、図４に示したトレンチ構造部を設ける工程を示す図である。図９は、図５に示した多結晶シリコン（Ｐｏｌｙ−Ｓｉ）膜を成膜する工程を示す図である。図１０は、図５に示したＰｏｌｙ−Ｓｉ膜のドライエッチングを行う工程を示す図である。図１１は、図５に示したキャパシタを個片化する工程を示す図である。なお、基材加工工程及びキャパシタ形成工程とは、説明の便宜上キャパシタ２００の製造方法を分けたものである。基材加工工程とは、集合基材にトレンチ構造部及び凹状構造部を形成する工程である。キャパシタ形成工程とは、集合基材の上に誘電体膜、第２電極層、等を設け、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタの容量形成部を設ける工程である。
最初に図４を参照しつつ、基材加工工程について説明する。基材加工工程では、まず、低抵抗シリコン基板を準備する（Ｓ１１）。図６に示すように、低抵抗シリコン基板２１０は集合基基材に相当する。低抵抗シリコン基板２１０は、主面２１０Ａの法線方向から平面視したとき、複数の第１領域２９１、及び複数の第１領域２９１の間の第２領域２９２を有する。第１領域２９１は第１方向Ｘ及び第２方向Ｙにマトリクス状に並び、第２領域２９２は格子状に位置している。
次に、第１フォトレジスト層をパターン成形する（Ｓ１２）。第１フォトレジスト層２７１は、凹状構造部２１２を形成するために、低抵抗シリコン基板２１０の第１主面２１０Ａ上に設けられるマスクに相当する。図６に示すように、第１フォトレジスト層２７１は、第１領域２９１を覆うようにパターニングされている。また、第１フォトレジスト層２７１は、第２領域２９２において、並行する２本の帯状にパターニングされている。つまり、第１方向Ｘにおいて隣り合う２つの第１領域２９１の間には、第１フォトレジスト層２７１によって覆われた領域が２つあり、第１フォトレジスト層２７１の開口部に対向する領域が３つある。なお、第２領域２９２において並行する帯状の第１フォトレジスト層２７１は、その本数を限定されるものではなく、１本以上パターニングされていればよい。
次に、ウェットエッチングによって凹状構造部を形成する（Ｓ１３）。図６に示すように、低抵抗シリコン基板２１０は、第１フォトレジスト層２７１をマスクとし水酸化カリウム溶液をエッチング溶液とするウェットエッチングによって切削され、凹状構造部２１２が形成される。結晶をウェットエッチング等の化学エッチングによって切削する場合、結晶方位によってエッチングレートに異方性が生じる。ウェットエッチングは、エッチングレートの異方性によって、結晶面が形成されるように進行する。低抵抗シリコン基板２１０の第１主面２１０Ａは結晶方位が＜１００＞と表されるため、第１主面２１０Ａに対して傾いた面が形成されるようにエッチングが進行し、鋭角の谷山が交互に連続した形状の凹状構造部２１２が形成される。
次に、第１フォトレジスト層を除去し第２フォトレジスト層をパターン成形する（Ｓ１４）。凹状構造部２１２の形成後、第１フォトレジスト層２７１は、例えばアッシングによって低抵抗シリコン基板２１０の第１主面２１０Ａから除去される。その後、低抵抗シリコン基板２１０の第１主面２１０Ａ側に第２フォトレジスト層２７２を設け、パターニングする。第２フォトレジスト層２７２は、トレンチ構造部２１１を設けるためのマスクに相当する。
次に、反応性イオンエッチング（ＲＩＥ）によってトレンチ構造部を形成する（Ｓ１５）。図８に示すように、低抵抗シリコン基板２１０は、第２フォトレジスト層２７２をマスクとし、ＲＩＥによる深堀ドライエッチングによって切削される。ＲＩＥは、エッチングレートの異方性がウェットエッチングより小さく、第２フォトレジスト層２７２の開口部から第１主面２１０Ａに対して略直交する方向にアスペクト比が高いエッチングを進行させることができる。これにより、トレンチ構造部２１１の凹部が、凹状構造部２１２の凹部よりも深くなるように加工することができる。
次に、第２フォトレジスト層を除去する（Ｓ１６）。第２フォトレジスト層２７２は、例えばアッシングによって除去される。また、低抵抗シリコン基板２１０が例えば超純水からなるリンス液によってすすがれ、第１主面２１０Ａ、トレンチ構造部２１１、及び凹状構造部２１２が洗浄される。以上で基材加工工程が終了する。
次に、図５を参照しつつ、キャパシタ形成工程について説明する。キャパシタ形成工程では、まず、熱処理によってＳｉＯ２膜を製膜する（Ｓ２１）。例えば８００℃〜１１００℃の熱処理によって低抵抗シリコン基板２１０の表面が熱酸化され、ＳｉＯ２膜２３１が形成される。なお、ＳｉＯ２膜２３１は、第１実施形態に係るキャパシタ１００の第１誘電体層１３１に相当する。
次に、減圧ＣＶＤ（ＬＰ−ＣＶＤ）法によってＳｉＮ膜を成膜する（Ｓ２２）。図９に示すように、ＳｉＮ膜２３２は、ＳｉＯ２膜２３１の上に設けられる。ＳｉＮ膜２３２は、低圧環境下で、低抵抗シリコン基板２１０の温度を６５０℃〜８００℃とし、ＳｉＯ２膜２３１の上でＳｉＨ２ＣＩ２（ジクロルシラン）及びＮＨ３（アンモニア）からなる反応ガスを熱反応させることで成長する。ＳｉＮ膜２３２を成長させるために加熱されていた低抵抗シリコン基板２１０が冷却される際、低抵抗シリコン基板２１０とＳｉＮ膜２３２の熱膨張率が異なるため、ＳｉＮ膜２３２に熱応力がかかる。ＳｉＮ膜２３２の熱膨張率が低抵抗シリコン基板２１０よりも大きいため、冷却過程において、ＳｉＮ膜２３２は引っ張り応力を受ける。このため、図９に示すように、ＳｉＮ膜２３２は、凹状構造部２１２の上に設けられた部分にクラックＣＲが形成される。クラックＣＲは、ＳｉＮ膜２３２にかかる熱応力を緩和し、トレンチ構造部２１１の上に設けられた部分におけるクラックの発生を抑制する。なお、ＳｉＮ膜２３２は、第１実施形態に係るキャパシタ１００の第２誘電体層１３２に相当する。つまり、ＳｉＯ２膜２３１及びＳｉＮ膜２３２によって、誘電体膜２３０が形成される。
次に、減圧ＣＶＤ法によってＰｏｌｙ−Ｓｉ（多結晶シリコン）膜を成膜する（Ｓ２３）。図９に示すように、Ｐｏｌｙ−Ｓｉ膜２４１は、ＳｉＮ膜２３２の上に設けられる。Ｐｏｌｙ−Ｓｉ膜２４１は、低圧環境下で、低抵抗シリコン基板２１０の温度を５５０℃〜６５０℃とし、ＳｉＨ４（シラン）からなる反応ガスを熱反応させることで成長する。工程Ｓ２３においては、低抵抗シリコン基板２１０の加熱過程及び冷却過程において、ＳｉＮ膜２３２に熱応力がかかる。つまり、クラックＣＲが、工程Ｓ２３において形成されてもよい。なお、Ｐｏｌｙ−Ｓｉ膜２４１は、第１実施形態に係るキャパシタ１００の第１導電層１４１に相当する。
次に、スパッタ法によって第１主面側にＡｌ（アルミニウム）電極を成膜し、パターニングを行う（Ｓ２４）。Ａｌ電極２４２は、Ｐｏｌｙ−Ｓｉ膜２４１の上に全面に設けられる。その後、フォトリソグラフィを利用したウェットエッチングによってパターニングされ、トレンチ構造部２１１の上に設けられた部分を残して切削される。なお、Ａｌ電極２４２は、第１実施形態に係るキャパシタ１００の第２導電層１４２に相当する。つまり、Ｐｏｌｙ−Ｓｉ膜２４１及びＡｌ電極２４２によって、第２電極層２４０が形成される。
次に、Ａｌ電極をマスクとして、Ｐｏｌｙ−Ｓｉ膜のドライエッチングを行う（Ｓ２５）。Ｐｏｌｙ−Ｓｉ膜２４１は、自己整合型プロセスによって切削される。つまり、低抵抗シリコン基板２１０の第１主面２１０Ａの法線方向から平面視したとき、Ｐｏｌｙ−Ｓｉ膜２４１は、Ａｌ電極２４２と同じ形状に加工される。
次に、スピンコート法によってＰＩ（ポリイミド）膜を成膜し、パターニングを行う（Ｓ２６）。ＰＩ膜２５０は、まず、低抵抗シリコン基板２１０の第１主面２１０Ａ側において露出したＳｉＮ膜２３２及びＡｌ電極２４２の全面に塗工し成膜される。次いで、ＰＩ膜２５０は、フォトリソグラフィを利用したエッチングにより、第２電極層２４０の端部を覆う部分を残して切削される。ＰＩ膜２５０は、その成膜方法を特に限定されるものではなく、例えば、ディスペンサ法による描画でもよく、スクリーン印刷等の印刷法によるパターン形成であってもよい。なお、ＰＩ膜２５０は、第１実施形態に係るキャパシタ１００の絶縁膜１５０に相当する。
次に、スパッタ法によって第２主面側にＡｌ電極を成膜する（Ｓ２７）。Ａｌ電極２２０は、低抵抗シリコン基板２１０の第２主面２１０Ｂの上に形成される。Ａｌ電極２２０は、Ａｌ電極２４２と同様に設けられる。なお、Ａｌ電極２２０は、第１実施形態に係るキャパシタ１００の第１電極層１２０に相当する。
次に、第２領域において切断する（Ｓ２８）。つまり、図１１に示すように、低抵抗シリコン基板２１０を、第２領域２９２においてＡｌ電極２２０、ＳｉＯ２膜２３１、及びＳｉＮ膜２３２ごと切断し、第１領域２９１を含む部分に個片化する。切断は、第２領域２９２の中央部に沿って行う。つまり、第２領域２９２は、ダイシングラインを含んでいる。第１領域２９１には容量を形成する容量形成部に相当する第１部分２０１が形成され、切断された第２領域２９２にはＳｉＮ膜２３２の応力を集中させる応力集中部に相当する第２部分２０２が形成されている。これにより、第１部分２０１と第１部分２０１の外側の第２部分２０２とを有するキャパシタ２００が切り出される。
＜第３実施形態＞
第３実施形態として、図１２を参照しつつ、キャパシタ３００の構成について説明する。図１２は、第２実施形態に係るキャパシタの構成を概略的に示す断面図である。なお、以下の第３実施形態においても、第２実施形態と同様に、上記第１実施形態及び第２実施形態と共通の事柄については記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については逐次言及しない。また、第１実施形態と同様の符号が付された構成は、第１実施形態における構成と同様の構成及び機能を有するものとする。
第３実施形態に係るキャパシタ３００は、凹状構造部３１２がトレンチ構造部３１１よりも基材３１０の第１主面３１０Ａに対して深く形成されている点で、第１実施形態に係るキャパシタ１００と相違している。具体的には、凹状構造部３１２の凹部３１２Ｂの底部が、トレンチ構造部３１１の凹部３１１Ｂの底面よりも、基材３１０の第２主面３１０Ｂに対して近い。
以上のように、本発明の一態様によれば、主面１１０Ａを有する基材１１０と、基材１１０の主面１１０Ａ側に設けられた誘電体膜１３０と、誘電体膜１３０の上に設けられた電極層１４０とを備え、基材１１０は、基材１１０の主面１１０Ａの法線方向から平面視したとき、電極層１４０と重なる領域よりも外側の領域に形成された少なくとも１つの凹部からなる凹状構造部１１２を有し、誘電体膜１３０が凹状構造部１１２の上に設けられる、キャパシタ１００が提供される。
上記態様によれば、誘電体膜にかかる熱応力を、凹状構造部の上に設けられる部分に集中させることができる。つまり、このようなキャパシタによれば、誘電体膜の基材と電極層との間の部分における熱応力を緩和することができ、誘電体膜に生じるクラックに起因したリーク電流による性能劣化やショートによる動作不良の発生を抑制することができる。
基材は、基材１１０の主面１１０Ａの法線方向から平面視したとき、電極層１４０と重なる領域に形成されたトレンチ構造部１１１を有し、誘電体膜１３０は、トレンチ構造部１１１の上に設けられてもよい。これによれば、トレンチ構造部が容量を形成する容量形成部の面積を増大させ、キャパシタの容量値を向上させることができる。また、トレンチ構造部は、その凹部又は凸部と重なる領域において誘電体膜にクラックを生じさせやすいが、凹状構造部が形成されているため、誘電体膜の基材と電極層との間の部分におけるクラックの発生を抑制することができる。
基材１１０の主面１１０Ａの法線方向から平面視したとき、凹状構造部１１２は、電極層１４０と重なる領域を囲むように形成されてもよい。これによれば、電極と重なる領域において誘電体膜にかかる熱応力を全方位で緩和することができ、誘電体膜の基材と電極層との間の部分においてクラックの発生を抑制することができる。
凹状構造部１１２は、複数の凹部１１２Ｂからなり、それぞれの凹部１１２Ｂの間に位置する凸部１１２Ａを有してもよい。これによれば、凹状構造部の凹部及び凸部の角において誘電体膜に熱応力が集中するため、凹部及び凸部の数が増えることで、凹状構造部と重なる領域への熱応力の集中を促進し、電極層と重なる領域において熱応力を更に緩和することができる。
凹状構造部１１２の凸部１１２Ａの角によって基材１１０側に成される角度θ２１は、トレンチ構造部１１１の凸部１１１Ａの角によって基材１１０側に成される角度θ１１よりも小さくてもよい。これによれば、トレンチ構造部の凸部よりも凹状構造部の凸部において、誘電体膜の熱応力を集中させることができる。つまり、電極層と重なる領域において熱応力を緩和することができる。
凹状構造部１１２の凹部１１２Ｂの角によって基材１１０とは反対側に成される角度θ２２は、トレンチ構造部１１１の凹部１１１Ｂの角によって基材１１０とは反対側に成される角度θ１２よりも小さくてもよい。これによれば、トレンチ構造部の凹部よりも凹状構造部の凹部において、誘電体膜の熱応力を集中させることができる。つまり、電極層と重なる領域において熱応力を緩和することができる。
凹状構造部１１２において凸部１１２Ａの角によって基材１１０側に成される角度θ２１及び凹部１１２Ｂの角によって基材１１０とは反対側に成される角度θ２２のうち最小の角度は、トレンチ構造部１１１において凸部１１１Ａの角によって基材１１０側に成される角度θ１１及び凹部１１１Ｂの角によって基材１１０とは反対側に成される角度θ１２のうち最小の角度よりも小さくてもよい。これによれば、トレンチ構造部の凹部及び凸部よりも凹状構造部の凹部又は凸部において、誘電体膜の熱応力を集中させることができる。
凹状構造部１１２の凸部１１２Ａの角は、鋭角であってもよい。これによれば、誘電体膜は、凹状構造部の凸部と重なる領域へ、より効率的に熱応力を集中させることができる。
凹状構造部３１２の少なくとも１つの凹部３１２Ｂの主面３１０Ａに対する深さは、トレンチ構造部３１１の凹部３１１Ｂの主面３１０Ａに対する深さよりも大きくてもよい。これによれば、凹状構造部の凹部が基材の熱応力を緩和し、基材の反りを緩和することができる。
基材１１０がシリコン基板を有し、誘電体膜１３０がシリコン窒化物を有してもよい。これによれば、シリコン基板よりも熱膨張率が大きいシリコン窒化物を厚く形成したとしても、誘電体膜は、電極層と重なる領域において熱応力を緩和することができる。つまり、電極層と重なる領域において、シリコン窒化物膜へのクラックの発生を抑制することができる。
主面１１０Ａの結晶方位が＜１００＞と表されてもよい。これによれば、ウェットエッチング等の異方性エッチングによって、基材に凹状構造部を容易に形成することができる。
誘電体膜１３０は、凹状構造部１１２の上に設けられた部分にクラックＣＲが形成されてもよい。これによれば、クラックによって誘電体膜の基材表面に沿った方向における熱応力が緩和される。つまり、誘電体膜は、凹状構造部と重なる領域に生じたクラックによって、電極層と重なる領域において熱応力を緩和してクラックの発生リスクを低減することができる。
本発明の別の一態様によれば、主面２１０Ａを有する集合基材２１０であって、主面２１０Ａの法線方向から平面視したとき、複数の第１領域２９１及び複数の第１領域２９１の間の第２領域２９２を有する集合基材２１０を準備する工程と、第２領域２９２に少なくとも１つの凹部からなる凹状構造部２１２を形成する工程と、複数の第１領域２９１及び凹状構造部２１２において集合基材２１０の上に誘電体膜２３０を設ける工程と、複数の第１領域２９１において誘電体膜２３０の上に電極層２４０を設ける工程と、集合基材２１０を第２領域２９２で切断して複数の第１領域２９１をそれぞれ個片化する工程とを含む、キャパシタ２００の製造方法が提供される。
上記態様によれば、誘電体膜にかかる熱応力を、第２領域において凹状構造部の上に設けられる部分に集中させることができる。つまり、このようなキャパシタによれば、第１領域において基材と電極層との間の誘電体膜にかかる熱応力を緩和することができ、誘電体膜に生じるクラックに起因したリーク電流による性能劣化やショートによる動作不良の発生を抑制することができる。また、凹状構造部を集合基材のダイシングラインに設けることで、凹状構造部を設けるためのスペースをキャパシタに用意する必要がなく、キャパシタを小型化することができる。
複数の第１領域２９１にトレンチ構造部２１１を形成する工程をさらに含み、誘電体膜２３０は、トレンチ構造部２１１の上に設けられてもよい。これによれば、トレンチ構造部が容量を形成する容量形成部の面積を増大させ、キャパシタの容量値を向上させることができる。また、トレンチ構造部は、その凹部又は凸部と重なる領域において誘電体膜にクラックを生じさせやすいが、凹状構造部が形成されているため、誘電体膜の基材と電極層との間の部分におけるクラックの発生を抑制することができる。
凹状構造部２１２の凸部の角は、トレンチ構造の凸部の角よりも角度が小さくてもよい。これによれば、トレンチ構造部の凸部よりも凹状構造部の凸部において、誘電体膜の熱応力を集中させることができる。つまり、電極層と重なる領域において熱応力を緩和することができる。
凹状構造部２１２の凸部の角は、鋭角であってもよい。これによれば、誘電体膜は、凹状構造部の凸部と重なる領域へ、より効率的に熱応力を集中させることができる。
凹状構造部２１２の凹部の主面２１０Ａに対する深さは、トレンチ構造部２１１の凹部の主面２１０Ａに対する深さよりも大きくてもよい。これによれば、凹状構造部の凹部が基材の熱応力を緩和し、基材の反りを緩和することができる。
集合基材２１０がシリコン基板を有し、誘電体膜２３０がシリコン窒化物を有してもよい。これによれば、シリコン基板よりも熱膨張率が大きいシリコン窒化物を厚く形成したとしても、誘電体膜は、電極層と重なる領域において熱応力を緩和することができる。つまり、電極層と重なる領域において、シリコン窒化物膜へのクラックの発生を抑制することができる。
主面２１０Ａの結晶方位が＜１００＞と表され、凹状構造部２１２を設ける工程は、ウェットエッチングを含んでもよい。これによれば、ウェットエッチング等の異方性エッチングによって、基材に凹状構造部を容易に形成することができる。
誘電体膜２３０における凹状構造部２１２の上に設けられた部分にクラックＣＲを形成する工程をさらに含んでもよい。これによれば、クラックによって誘電体膜の集合基材の表面に沿った方向における熱応力が緩和される。つまり、誘電体膜は、凹状構造部と重なる領域に生じたクラックによって、電極層と重なる領域において熱応力を緩和してクラックの発生リスクを低減することができる。
以上説明したように、本発明の一態様によれば、信頼性の向上を図ることが可能なキャパシタを提供することが可能となる。
なお、以上説明した実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素及びその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
１００…キャパシタ
１０１…第１部分
１０２…第２部分
１１０…基材
１１０Ａ…第１主面
１１０Ｂ…第２主面
１１１…トレンチ構造部
１１２…凹状構造部
１１１Ａ，１１２Ａ…凸部
１１１Ｂ、１１２Ｂ…凹部
θ１１，θ１２，θ２１，θ２２…角度
１２０…第１電極層
１３０…誘電体膜
１３１…第１誘電体層
１３２…第２誘電体層
１４０…第２電極層
１４１…第１導電層
１４２…第２導電層
１５０…絶縁膜

Claims (10)

  1. 主面を有する基材と、
    前記基材の前記主面側に設けられた誘電体膜と、
    前記誘電体膜の上に設けられた電極層と
    を備え、
    前記基材は、前記基材の前記主面の法線方向から平面視したとき、前記電極層と重なる領域よりも外側の領域に形成された少なくとも１つの凹部からなる凹状構造部と、前記電極層と重なる領域に形成されたトレンチ構造部とを有し、
    前記凹状構造部は、複数の凹部からなり、それぞれの凹部の間に位置する凸部を有し、
    前記誘電体膜が前記凹状構造部及び前記トレンチ構造部の上に設けられる、キャパシタ。
  2. 前記基材の前記主面の法線方向から平面視したとき、前記凹状構造部は、前記電極層と重なる領域を囲むように形成される、
    請求項１に記載のキャパシタ。
  3. 前記凹状構造部の凸部の角によって前記基材側に成される角度は、前記トレンチ構造部の凸部の角によって前記基材側に成される角度よりも小さい、
    請求項１又は２に記載のキャパシタ。
  4. 前記凹状構造部の凹部の角によって前記基材とは反対側に成される角度は、前記トレンチ構造部の凹部の角によって前記基材とは反対側に成される角度よりも小さい、
    請求項１から３のいずれか１項に記載のキャパシタ。
  5. 前記凹状構造部において凸部の角によって前記基材側に成される角度及び凹部の角によって前記基材とは反対側に成される角度のうち最小の角度は、トレンチ構造部において凸部の角によって前記基材側に成される角度及び凹部の角によって前記基材とは反対側に成される角度のうち最小の角度よりも小さい、
    請求項１から４のいずれか１項に記載のキャパシタ。
  6. 前記凹状構造部の凸部の角は、鋭角である、
    請求項１から５のいずれか１項に記載のキャパシタ。
  7. 前記凹状構造部の前記少なくとも１つの凹部の前記主面に対する深さは、前記トレンチ構造部の凹部の前記主面に対する深さよりも大きい、
    請求項１から６のいずれか１項に記載のキャパシタ。
  8. 前記基材がシリコン基板を有し、
    前記誘電体膜がシリコン窒化物を有する、
    請求項１から７のいずれか１項に記載のキャパシタ。
  9. 前記主面の結晶方位が＜１００＞と表される、
    請求項１から８のいずれか１項に記載のキャパシタ。
  10. 前記誘電体膜は、前記凹状構造部の上に設けられた部分にクラックが形成される、
    請求項１から９のいずれか１項に記載のキャパシタ。
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