KR950001926A - 반도체소자 제조방법 - Google Patents

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KR950001926A
KR950001926A KR1019930011365A KR930011365A KR950001926A KR 950001926 A KR950001926 A KR 950001926A KR 1019930011365 A KR1019930011365 A KR 1019930011365A KR 930011365 A KR930011365 A KR 930011365A KR 950001926 A KR950001926 A KR 950001926A
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insulating layer
memory cell
semiconductor device
photoresist pattern
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KR1019930011365A
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Inventor
문승찬
Original Assignee
김주용
현대전자산업 주식회사
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Abstract

본 발명은 고집적 반도체소자의 제조방법에 관한 것으로, 셀과 주변회로 지역간에 발생되는 단차를 해소하기 위하여 평탄화용 절연층을 두껍게 증착한 다음, 더미 마스크(Dummy Mask)를 사용하여 셀지역의 평탄화용 절연층을 일정두께 식각하여 전체적으로 절연층을 평탄하게 만드는 방법에 관한 기술이다.

Description

반도체소자 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2D도는 본 발명의 실시예에 의해 셀지역과 주변회로 지역간 단차를 해결하는 공정단계를 도시한 단면도.

Claims (4)

  1. 실리콘기판의 주변회로지역은 트랜지스터를 형성하고, 셀지역은 트랜지스터, 비트라인, 스택캐패시터 등으로 이루어진 메모리 셀을 형성하는 반도체소자 제조방법에 있어서, 상기 주변회로 지역의 상부면과 셀지역의 상부면 사이에는 심한 단차가 형성되는데 이러한 단차를 해소하기 위하여, 상기 주변회로 지역의 트랜지스터와 셀지역의 스택캐패시터를 포함한 전체구조 상부에 평탄화용 절연층을 두껍게 형성한 다음, 메모리셀 지역의 감광막이 제거된 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로 하여 메모리셀 지역의 절연층의 일정두께를 식각하여 주변회로 지역에 있는 절연층과 상부면의 높이와 평탄하도록 만들고 감광막패턴을 제거하는 공정을 포함하는 반도체소자 제조방법.
  2. 제1항에 있어서, 상기 평탄화용 절연막은 PSG, BPSG, TEOS, LTO 또는 폴리이마이드층으로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
  3. 제1항에 있어서, 상기 평탄화용 절연층의 두께는 주변회로 지역과 메모리셀 지역 사이에 발생된 단차보다 조금 더 두껍게 형성하는 것을 특징으로 하는 반도체소자 제조방법.
  4. 제1항에 있어서, 상기 감광막패턴을 제거한 다음 평탄화된 절연층 상부에 얇은 절연막을 형성하는 것을 특징으로 하는 반도체소자 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930011365A 1993-06-22 1993-06-22 반도체소자 제조방법 KR950001926A (ko)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970003635A (ko) * 1995-06-30 1997-01-28 김주용 반도체소자 제조방법
KR20020011814A (ko) * 2000-08-04 2002-02-09 윤종용 반도체 소자의 절연막 평탄화 방법
US11744079B2 (en) 2021-02-09 2023-08-29 Samsung Electronics Co., Ltd. Semiconductor device, an electronic system including the same, and a method of manufacturing the semiconductor device

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KR20020011814A (ko) * 2000-08-04 2002-02-09 윤종용 반도체 소자의 절연막 평탄화 방법
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