KR930022553A - 비트라인 콘택 및 캐패시터 콘택을 가진 dram - Google Patents

Abstract

본 발명은 평탄화된 높은 단자에서도 Sub-Half ㎛크기의 콘택을 재현성 있게 확보할수 있도록, 스페이서 구조의 폴리실리콘 콘택 패턴을 마스크로 하여 식각을 수행하면서 마스크 마모를 줄이기 위해 일단 플러그(plug)식각을 이행한 후 콘택 식각을 이행함으로써, DRAM 제조시 Sub-Half ㎛ 크기의 비트라인 및 캐패시터콘택을 평탄화된 높은 단차에 대해서도 안정적으로 확보할 수 있다.

Description

비트라인 콘택 및 캐패시터 콘택을 가진 DRAM

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제11도는 제10도의 플러실리콘 캐패시터 콘택마스크를 이용하여 제2평탄화 절연막 및 제3절연막 및 제2절연막을 순차적으로 식각하여 캐피시터 콘택을 형성한후 캐패시터용 폴리 실리콘층을 적층하는 단계를 나타내는 반도체 소자의 단면도.

Claims (6)

1. 비트라인 콘택 및 캐패시터 콘택을 가진 DRAM 형성방법에 있어서, 실리콘 기판(1)을 제공하는 단계와, 상기 실리콘기판(1)상부에 게이트 절연막(2) 및 필드 절연막(3)을 형성하고 그 상부에 게이트 전극(4)을 형성하는 단계와, 상기 게이트전극(4)상부에 제1절연막(5)및 제1평탄화 절연막(6)을 순차적으로 적층시키는 단계와,상기 제1평탄화 절연막(6)상부에 제1폴리실리콘층(7)을 적층한후, 그 상부에 포지티브 포토레지스트 층(8)을 도포하여 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 이용하여 상기 제1폴리실리콘 층(7)을 식각한 후 그 상부에 제2폴리실리콘층(9)을 적층하는 단계와, 상기 제2폴리실리콘층(9)을 시각하여, 스페이서(9')구조의 폴리실리콘 콘택 마스크를 형성한 후, 제1평탄화 절연막(6)및 제1절연막(5)을 식주하여 비트라인 및 캐패시터용 플래그 콘택홀(A)을 형성하는 단계와, 상기 비트라인 및 캐패시터용 플러그 콘택홀(A) 및 스페이서 (9')구조의제1폴리실리콘층(7)상부에 비트라인 및 캐패시터용 플러그 폴리 실리콘층(10)을 적층한후, 필요한만큼 플러그폴리실리콘 층을 마스크없이 식각한후, 그 상부에 네가 티브 포토레지스트 층(11)을 도포하여 감광막 패드 팬턴을 형성하는 단계와, 상기 감망막패드 패턴을 이용하여, 비트라인 및 캐패시터용 플러그 폴리실리콘층(10)및 제1폴리실리콘층(7)의 소정부분을 식각한 후 그 상부에 제2절연막(12) 및 제3폴리실리콘층(13)을 적층하고, 비트라인용 포지티브 포토레지스트 층(14)을 이용하여 비트라인용 감광막 콘택패턴을 형성하는 단계와 ,상기 비트라인용 감광막 콘택 패턴을 이용하여 제3폴리실리콘층(13)의 소정부분을 식각한후, 그 상부에서 제4폴리실리콘층을 적층하고,상기 제4폴리실리콘층을 식각하여, 스페이서(15)구조의 폴리실리콘 비트라인 콘택 마스크를 형성하는 단계와, 상기 폴리실리콘 비트라인 콘택 마스크를 이용하여 상기 제2절연막(12)의 소정부분을 식각한후, 비트라인 실리사이드층(17)을 그 상부에 순차적으로 적층한후, 식각공정을 거쳐 비트라인용 프러그 폴리실리콘층(10')상부에 비트라인 콘택을 가지는 비트라인을 형성하는 단계와, 상기비트라인 실리 사이드층(17)상부에 제3절연막(19)및 제2평탄화 절연막(20)을 적층하여 평탄화시킨후, 제5폴리실리콘 층을 적층하고, 그 상부에 포지티브 포토레지스트 층을 도포한후 캐패시터 콘택의 감광막 콘택 패턴을 형성하는 단계와, 상기캐패시더 콘택의 감광막 콘택 패턴을 이용하여 상기 제2평탄화 절연막(19)과 상기 제3절연막(18)및 제2절연막(12)의 소정부분까지 식각을 이행한후, 캐패시터용 플러그 폴리실리콘층(23)을 증착하여 캐패시터 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 비트라인 콘택 및 캐패시터 콘택을 가진 DRAM 제조방법.
2. 비트라인 콘택 및 캐패시터 콘택을 가진 DRAM에 있어서, 실리콘기판(1)과, 상기 실리콘기판(1)상부에 형성되는 게이트 절연막(2)및 필드 절연막(3)상부에 형성되는 게이트 전극(4)과, 상기 게이트 전극(4)상부에 형성되는 제1절연막(5) 및 제1평탄화 절연막(6)과, 상기 제1평탄화 절연막(6)및 제1절연막(5)을 식각하여 형성된 비트라인 및 캐패시터용 플러그 콘택홀(A)내부에 폴리실리콘 층을 증착하여 형성되는 비트라인 및 캐패시터용 플러그 폴리실리콘층(10)과, 상기 비트라인 및 캐패시터용 플러그 폴리실리콘 층(10)상부에 형성되며, 하부에 제2폴리실리콘 스페이서(9')를 가지는 패드(P)와, 상기패드(P)상부에 형성되는 제2절연막(12)과, 상기 제2절연막(12)을 식각한후, 그 상부에 형성되는 비트라인 폴리실리콘층(16)과, 비트라인 실리사이드층(17) 및 제3절연막(18)과 하부에 제3폴리실리콘층(13)및 제4폴리실리콘 스페이서(15)를 가지며, 비트라인용 플러그 폴리실리콘층(10')상부에 형성되는 비트라인 콘택과, 상기 제3절연막(18)상부에 형성되는 제2평탄화 절연막(19)과, 상기 제2평탄화 절연막(19)상부에 형성되며 제6폴리실리콘 스페이서(20)를 가지는 제5폴리실리콘층(22)과, 상기 제2평탄화 절연막(19)과 제3절연막(18)과 제2절연막(12)의 소정부분까지 식각한후 캐패시터용 플러그 폴리실리콘층(10″)상부에 캐패시터용 폴리실리콘 층(23)을 증착하여 형성되는 캐패시터 콘택을 포함하는 것을 특징으로 하는 비트라인 콘택 및 캐패시터 콘택을 가진 DRAM
3. 제2항에 있어서, 상기 제1폴리실리콘(7)상에 형성되는 비트라인 및 캐패시터 콘택패턴은 실제 콘택 크기보다 크게 형성되는 것을 특징으로 하는 비트라인 콘택 및 캐패시터 콘택을 가진 DRAM.
4. 제2항에 있어서, 상기 비트라인 및 캐패시터 플러그 콘택홀(A)내에 증착되는 비트라인 및 캐패시터 플러그폴리실리콘층(10)상부에 형성되는 비트라인 및 캐패시터용 감광막 패드 패턴의 크기는 실제 콘택 크기보다 크게 형성되는 것을 특징으로하는 비트라인 콘택 및 캐패시터 콘택을 가진 DRAM.
5. 제2항에 있어서, 상기 제3폴리실리콘층(13)에 형성되는 비트라인 콘택 패턴을 실제 크기보다 크게 형성되는 것을 특징으로 하는 비트라인 콘택 및 캐패시터 콘택을 가진 DRAM.
6. 제2항에 있어서, 상기 제2평탄화 절연막(20)상에 형성되는 캐패시터 콘택패턴은 실제크기보다 크게 형성되는 것을 특징으로 하는 비트라인 콘택 및 캐패시터 콘택을 가진 DRAM.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.