KR960026851A - 반도체소자의 캐패시터 제조방법 - Google Patents
반도체소자의 캐패시터 제조방법 Download PDFInfo
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Abstract
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체소자가 고집적화됨에 따라 좁은 면적에서 더욱 많은 정전용량을 필요로하여 저장전극의 표면적을 증가시켜 캐패시터의 정전용량을 극대화하는데 있어서, 반도체기판 상부에 도전층을 접속시키고 미세한 스페이스 패턴이 형성된 저자전극마스크를 이용하여 다수의 홈이 형성된 감광막패턴을 형성한 다음, 이를 이용하여 상기 도전층을 식각하고 상기 홈에 절연막을 매립하여 상기 도전층 및 감광막패턴의 측벽에 절연막 스페이서를 형성한 다음, 상기 홈에 형성된 절연막을 마스크로하여 상기 감광막패턴을 식각하여 식각된 감광막패턴을 이용하여 상기 도전층을 부분식각한 다음, 상기 감광막 패턴과 절연막을 제거하고 상기 절연막 스페이서를 제거함으로써 표면적이 증가된 저장전극을 형성하여 반도체소자의 고집적화를 가능하게 하고 이에 따른 반도체소자의 신뢰성을 향상시키는 기술이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도 내지 제1F도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.
Claims (11)
- 반도체기판 상부에 하부절연층을 형성하는 공정과, 콘택마스크를 이용한 식각공정으로 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀 측벽에 제1절연막 스페이서와 제2절연막 스페이서를 순차적으로 형성하는 공정과, 상기 콘택홀을 통하여 상기 반도체기판에 접속되는 제1도전층을 형성하는 공정과, 상기 제1도전층 상부에 희생막을 형성하는 공정과, 저장전극마스크를 이용한 식각공정으로 상기 희생막과 제1도전층을 순차적으로 식각하는 공정과, 상기 희생막과 제1도전층 측벽에 제2도전층 스페이서를 형성하는 공정과, 상기 희생막을 제거하는 동시에 상기 제2절연막 상측 일부를 식각함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 하부절연층은 소자분리절연막, 워드라인 및 비트라인이 형성된 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 저장전극은 반도체기판 상부에 워드라인을 형성하고 그 상부를 평탄화시키는 하부절연층을 형성하는 공정과, 상기 하부절연층 상부에 비트라인을 형성하고 그 상부를 평탄화시키는 제1절연막 형성하는 공정과, 상기 제1절연막 상부에 제2절연막을 형성하는 공정과, 콘택마스크를 이용한 식각공정으로 상기 제2, 1절연막과 하부절연층을 순차적으로 식각하여 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀 측벽에 제3절연막 스페이서와 제4절연막 스페이서를 순차적으로 형성하는 공정과, 상기 콘택홀을 통하여 상기 반도체기판의 예정된 부분에 접속되는 제1도전층을 일정두께 형성하는 공정과, 상기 제1도전층 상부에 희생막을 형성하는 공정과, 상기 콘택마스크의 일측을 노출시키는 저장전극마스크를 이용한 식각공정으로 상기 희생막과 제1도전층을 순차적으로 식각하는 공정과, 상기 희생맥과 제1도전층 측벽에 제2도전층 스페이서를 형성하는 공정과, 상기 희생막을 제거하는 동시에 상기 공정과, 제4절연막 스페이서 상측 일부를 제거함으로써 표면적이 증가되는 공정이 포함되는 반도체소자의 캐패시터 제조방법.
- 제3항에 있어서, 상기 하부절연층은 소자분리절연막 및 워드라인이 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제3항에 있어서, 상기 제1절연막은 TEOS, BPSG 또는 PSG로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제3항에 있어서, 상기 제3절연막 스페이서는 실리콘질화막으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제3항에 있어서, 상기 제4절연막 스페이서는 TEOS로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제3항에 있어서, 상기 제4절연막 스페이서는 HTO로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항 또는 제3항에 있어서, 상기 희생막은 절연막으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제3항에 있어서, 상기 저장전극마스크는 상기 콘택마스크의 양측을 노출시키도록 작게 형성된 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제3항에 있어서, 상기 비트라인은 상기 저장전극이 형성된 다음에 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940039027A KR960026851A (ko) | 1994-12-29 | 1994-12-29 | 반도체소자의 캐패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940039027A KR960026851A (ko) | 1994-12-29 | 1994-12-29 | 반도체소자의 캐패시터 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR960026851A true KR960026851A (ko) | 1996-07-22 |
Family
ID=66647497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940039027A KR960026851A (ko) | 1994-12-29 | 1994-12-29 | 반도체소자의 캐패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960026851A (ko) |
-
1994
- 1994-12-29 KR KR1019940039027A patent/KR960026851A/ko not_active Application Discontinuation
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