KR960019537A - 더미패턴을 이용한 평탄화 공정방법 - Google Patents

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KR960019537A
KR960019537A KR1019940031110A KR19940031110A KR960019537A KR 960019537 A KR960019537 A KR 960019537A KR 1019940031110 A KR1019940031110 A KR 1019940031110A KR 19940031110 A KR19940031110 A KR 19940031110A KR 960019537 A KR960019537 A KR 960019537A
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planarization
dummy pattern
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insulating film
planarization process
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KR1019940031110A
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Inventor
조성천
Original Assignee
김주용
현대전자산업 주식회사
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Abstract

본 발명은 반도체소자 제조시 메모리셀 지역과 주변회로 지역간에 높은 단차 사이로 인하여 평탄화 공정에 어려움이 있는 것을 해결하기 위하여 단차가 낮은 지역에 더미 패턴을 형성한 다음, 그 상부에 평탄화용 절연막을 증착하여 효과적인 평탄화를 이룰수 있도록 하는 기술이다.

Description

더미패턴을 이용한 평탄화 공정방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제4도는 본 발명의 실시예에 의해 단차가 낮은 주변회로지역에 더미패턴을 형성하고, 평턴화용 절연막을 도포하는 단계를 도시한 단면도.

Claims (4)

  1. 반도체소자의 평탄화 공정방법에 있어서, 실리콘기판의 셀지역과 주변회로지역에 각각 반도체소자와 배선을 형성하고, 셀지역과 주변회로지역사이에 발생되는 단차차이를 감소하기 위하여 단차가 낮은 주변회로지역에 더미 패턴을 다수개 형성한 다음, 평탄화용 절연막을 도포하여 평탄화 공정을 진행하는 것을 특징으로 하는 더미패턴을 이용한 평탄화 공정방법.
  2. 제1항에 있어서, 상기 더미 패턴은 BPSG막으로 형성하는 것을 특징으로 하는 더미패턴을 이용한 평탄화 공정방법.
  3. 제1항에 있어서, 상기 평탄화용 절연막은 BPSG막으로 형성하는 것을 특징으로 하는 더미패턴을 이용한 평탄화 공정방법.
  4. 제1항에 있어서, 상기 더미패턴의 간격은 평탄화용 절연막을 도포할때 표면이 평탄하게 도포될 정도로 형성하는 것을 특징으로 하는 더미패턴을 이용한 평탄화 공정방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940031110A 1994-11-24 1994-11-24 더미패턴을 이용한 평탄화 공정방법 KR960019537A (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010087540A (ko) * 2000-03-07 2001-09-21 윤종용 반도체 장치의 제조방법
KR100419748B1 (ko) * 1996-09-06 2004-06-04 주식회사 하이닉스반도체 반도체소자의제조방법

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KR100419748B1 (ko) * 1996-09-06 2004-06-04 주식회사 하이닉스반도체 반도체소자의제조방법
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