KR970707582A - 기판의 지형을 수정함으로써 기판상에 평면에 형성하는 방법(forming a planar surface over a substrate by modifying the topography of the substrate) - Google Patents

기판의 지형을 수정함으로써 기판상에 평면에 형성하는 방법(forming a planar surface over a substrate by modifying the topography of the substrate)

Info

Publication number
KR970707582A
KR970707582A KR1019970703143A KR19970703143A KR970707582A KR 970707582 A KR970707582 A KR 970707582A KR 1019970703143 A KR1019970703143 A KR 1019970703143A KR 19970703143 A KR19970703143 A KR 19970703143A KR 970707582 A KR970707582 A KR 970707582A
Authority
KR
South Korea
Prior art keywords
groove isolation
semiconductor device
latent active
isolation region
design
Prior art date
Application number
KR1019970703143A
Other languages
English (en)
Inventor
피터 케이. 문
아난다 지 사랑기
티모시 엘. 디터
Original Assignee
카알 실버맨
인텔 코퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 카알 실버맨, 인텔 코퍼레이션 filed Critical 카알 실버맨
Publication of KR970707582A publication Critical patent/KR970707582A/ko

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B26—HAND CUTTING TOOLS; CUTTING; SEVERING
    • B26D—CUTTING; DETAILS COMMON TO MACHINES FOR PERFORATING, PUNCHING, CUTTING-OUT, STAMPING-OUT OR SEVERING
    • B26D7/00—Details of apparatus for cutting, cutting-out, stamping-out, punching, perforating, or severing by means other than cutting
    • B26D7/08—Means for treating work or cutting member to facilitate cutting
    • B26D7/088—Means for treating work or cutting member to facilitate cutting by cleaning or lubricating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B26—HAND CUTTING TOOLS; CUTTING; SEVERING
    • B26F—PERFORATING; PUNCHING; CUTTING-OUT; STAMPING-OUT; SEVERING BY MEANS OTHER THAN CUTTING
    • B26F3/00—Severing by means other than cutting; Apparatus therefor
    • B26F3/002—Precutting and tensioning or breaking
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65C—LABELLING OR TAGGING MACHINES, APPARATUS, OR PROCESSES
    • B65C9/00—Details of labelling machines or apparatus
    • B65C9/08—Label feeding
    • B65C9/18—Label feeding from strips, e.g. from rolls
    • B65C9/1896—Label feeding from strips, e.g. from rolls the labels being torn or burst from a strip
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65H—HANDLING THIN OR FILAMENTARY MATERIAL, e.g. SHEETS, WEBS, CABLES
    • B65H35/00—Delivering articles from cutting or line-perforating machines; Article or web delivery apparatus incorporating cutting or line-perforating devices, e.g. adhesive tape dispensers
    • B65H35/10—Delivering articles from cutting or line-perforating machines; Article or web delivery apparatus incorporating cutting or line-perforating devices, e.g. adhesive tape dispensers from or with devices for breaking partially-cut or perforated webs, e.g. bursters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates

Abstract

본 발명은 반도체 기판(30)의 홈 격리영역(33)위에 평면을 형성하는 방법에 관한것이다. 잠재활동영역(42)은 이 홈격리영역(33)내에 형성된다. 그 다음에 유전체층(38)은 반도체기판(30)의 표면위에 피복된다. 그리고 나서, 유전체층(38)은 평면을 형성하도록 다시 연마된다.

Description

기판의 지형을 수정함으로써 기판상에 평면에 형성하는 방법(FORMING A PLANAR SURFACE OVER A SUBSTRATE BY MODIFYING THE TOPOGRAPHY OF THE SUBSTRATE)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a도는 본 발명에 의해 에칭되어진 후 기판의 단면도 및 평면도, 제2b도는 유전체층이 도포되어진 후 제2a도의 기판의 단면도, 제2c도는 유전체층이 다시 에칭되어진 후 제2b도의 기판의 단면도.

Claims (20)

  1. 반도체 장치에서 반도체 기판의 홈 격리영역위에 평면을 형성하는 방법에 있어서, 상기 방법은 a) 상기 홈 격리영역내에 잠재활동역을 형성하는 단계, b) 상기 반도체 기판위에 유전체 층을 형성하는 단계, 그리고 c) 상기 평면을 형성하기 위해 상기 유전체재료를 피복하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 복수의 잠재활동영역은 상기 홈 격리영역내에 형성되는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 유전체층은 산화물, BSG, PSG, BPSG, 질화물, 그리고 이들의 조합으로 구성되는 그룹으로부터 선택된 재료로 조성되는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 유전체 재료의 상기 연마는 화학기계 연마기술을 이용하여 이루어지는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 잠재활동영역은 상기 반도체 장치의 상기 홈 격리영역의 설계를 수정함으로써 결정되는 상기 홈 격리영역내의 위치에 형성되는 것을 특징으로 하는 방법.
  6. 제2항에 있어서, 상기 반도체 장치의 설계는 상기 홈 격리영역의 설계내에 잠재활동영역의 소정 패턴을 설계함으로써, 그리고 그 결과로 상기 반도체 장치의 기능성을 변경하는 일부의 상기 설계된 잠재활동영역을 제거함으로써 결정되는 상기 홈 격리영역내의 위치에 상기 복수의 잠재활동영역이 형성되도록 수정되는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 설계된 잠재활동영역은 상기 홈 격리영역의 상기 설계내에서 상기 홈 격리영역의 상기 설계내의 소정의 경계부에 근접하게 배치되는 위치로부터 제거되는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 설계된 잠재활동영역은 상기 홈 격리영역의 상기 설계내에서 폴리실리콘부 아래에 배치되는 위치로부터 또한 제거되는 것을 특징으로 하는 방법.
  9. 제6항에 있어서, 상기 잠재활동영역의 상기 소정의 패턴은 상기 패턴의 주어진 지역에서의 상기 잠재활동영역의 밀도가 상기 반도체 장치내의 어느곳에서든지 같은 크기의 지역내의 활동영역의 밀도에 접근하도록 설계되는 것을 특징으로 하는 방법.
  10. 제1항에 있어서, 상기 반도체 장치는 복수의 홈 격리영역, 즉 상기 홈 격리영역과 같은 방법으로 거기에 형성된 잠재활동영역을 각각 가진 상기 복수의 홈 격리 영역을 포함하는 것을 특징으로 하는 방법.
  11. 반도체 장치에서 반도체 기판의 홈 격리영역위에 평면을 형성하는 방법에 있어서, 상기 방법은 a) 상기 반도체 장치의 상기 홈 격리영역의 설계를 수정함으로써 상기 홈 격리영역내에 복수의 잠재활동영역을 형성하는 단계 b) 상기 반도체 기판위에 유전체층을 형성하는 단계, 그리고 c) 상기평면을 형성하도록 상기 유전체재료를 연마하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제11항에 있어서, 상기 유전체층은 산화물, BSG, PSG, BPSG, 질화물, 그리고 이들의 조합으로 구성되는 그룹으로부터 선택된 재료로 조성되는 것을 특징으로 하는 방법.
  13. 제12항에 있어서, 상기 유전체 재료의 상기 연마는 화학기계 연마기술을 이용하여 이루어지는 것을 특징으로 하는 방법.
  14. 제11항에 있어서, 상기 복수의 잠재활동영역은 상기 홈 격리영역의 설계내에 잠재활동영역의 소정패턴을 설계하여, 상기 반도체장치의 기능성을 변경하는 일부의 상기 설계된 잠재활동영을 제거함으로써 결정되는 상기 홈 격리영역내의 위치에 형성되는 것을 특징으로 하는 방법.
  15. 제13항에 있어서, 상기 복수의 잠재활동영역은 상기 홈 격리영역의 설계내에 잠재활동영역의 소정패턴을 설계하여, 상기 반도체장치의 기능성을 변경하는 일부의 상기 설계된 잠재활동영을 제거함으로써 결정되는 상기 홈 격리영역내의 위치에 형성되는 것을 특징으로 하는 방법.
  16. 제14항에 있어서, 상기 복수의 잠재활동영역은 상기 홈 격리영역 내에서 상기 홈 격리영역내의 웰 중계부를 합체시키는 위치로부터 제거되는 것을 특징으로 하는 방법.
  17. 제15항에 있어서, 상기 설계된 잠재활동영역은 상기 홈 격리영역의 상기 설계내에서 폴리실리콘부 아래에 배치되는 위치로부터 또한 제거되는 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 상기 잠재활동영역의 상기 소정의 패턴은 상기 패턴의 주어진 지역에서의 상기 잠재활동영역의 밀도가 상기 반도체 장치내의 어느곳에서든지 같은 크기의 지역내의 활동영역의 밀도에 접근하도록 설계되는 것을 특징으로 하는 방법.
  19. 제13항에 있어서, 상기 반도체 장치는 복수의 홈 격리영역, 즉 상기 홈 격리영역과 같은 방법으로 거기에 형성된 잠재활동영역을 각각 가진 상기 복수이 홈 격리 영역을 포함하는 것을 특징으로 하는 방법.
  20. 반도체 장치에서 상호접속의 층 위에 중간층 유전체 평면을 형성하는 방법에 있어서, 상기 방법은 a) 상기 접속의 상기 층에서 두 개의 상호접속부 사이에 복수의 높은 영역, 즉 상기 상호접속부가 형성된 것과 같은 층에 형성된 상기 높은 영역을 형성하는 단계, b) 상기 접속부의 상기 층위에 유전체층을 형성하는 단계, 그리고 c) 상기평면을 형성하도록 상기 유전체 재료를 연마하는 단계를 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항：최초출원 내용에 의하여 공개하는 것임.
KR1019970703143A 1994-11-10 1995-11-13 기판의 지형을 수정함으로써 기판상에 평면에 형성하는 방법(forming a planar surface over a substrate by modifying the topography of the substrate) KR970707582A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US33700094A 1994-11-10 1994-11-10
US08/337,000 1994-11-10

Publications (1)

Publication Number Publication Date
KR970707582A true KR970707582A (ko) 1997-12-01

Family

ID=23318670

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970703143A KR970707582A (ko) 1994-11-10 1995-11-13 기판의 지형을 수정함으로써 기판상에 평면에 형성하는 방법(forming a planar surface over a substrate by modifying the topography of the substrate)

Country Status (7)

Country Link
EP (1) EP0791227A4 (ko)
JP (1) JPH10512098A (ko)
KR (1) KR970707582A (ko)
CN (1) CN1171166A (ko)
AU (1) AU4235196A (ko)
TW (1) TW299458B (ko)
WO (1) WO1996015552A1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5665633A (en) * 1995-04-06 1997-09-09 Motorola, Inc. Process for forming a semiconductor device having field isolation
US5885856A (en) * 1996-08-21 1999-03-23 Motorola, Inc. Integrated circuit having a dummy structure and method of making
DE19703611A1 (de) * 1997-01-31 1998-08-06 Siemens Ag Anwendungsspezifisches integriertes Halbleiterprodukt mit Dummy-Elementen
JP2006128709A (ja) * 1997-03-31 2006-05-18 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP5600280B2 (ja) * 1997-03-31 2014-10-01 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP3638778B2 (ja) 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
EP0939432A1 (de) * 1998-02-17 1999-09-01 Siemens Aktiengesellschaft Verfahren zum Entwurf einer Maske zur Herstellung eines Dummygebiets in einem Isolationsgrabengebiet zwischen elektrisch aktiven Gebieten einer mikroelektronischen Vorrichtung
JP2000124305A (ja) 1998-10-15 2000-04-28 Mitsubishi Electric Corp 半導体装置
JP2000340529A (ja) * 1999-05-31 2000-12-08 Mitsubishi Electric Corp 半導体装置
US6396158B1 (en) 1999-06-29 2002-05-28 Motorola Inc. Semiconductor device and a process for designing a mask
JP4307664B2 (ja) 1999-12-03 2009-08-05 株式会社ルネサステクノロジ 半導体装置
US6459156B1 (en) 1999-12-22 2002-10-01 Motorola, Inc. Semiconductor device, a process for a semiconductor device, and a process for making a masking database
JP4767390B2 (ja) * 2000-05-19 2011-09-07 エルピーダメモリ株式会社 Ｄｒａｍ
US6614062B2 (en) 2001-01-17 2003-09-02 Motorola, Inc. Semiconductor tiling structure and method of formation
US6611045B2 (en) * 2001-06-04 2003-08-26 Motorola, Inc. Method of forming an integrated circuit device using dummy features and structure thereof
US6989229B2 (en) 2003-03-27 2006-01-24 Freescale Semiconductor, Inc. Non-resolving mask tiling method for flare reduction
JP4987254B2 (ja) 2005-06-22 2012-07-25 株式会社東芝 半導体装置の製造方法
FR2923914B1 (fr) * 2007-11-21 2010-01-08 Commissariat Energie Atomique Dispositif pour mesures d'epaisseur et de resistivite carree de lignes d'interconnexions

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59186342A (ja) * 1983-04-06 1984-10-23 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS6015944A (ja) * 1983-07-08 1985-01-26 Hitachi Ltd 半導体装置
JPS6392042A (ja) * 1986-10-06 1988-04-22 Nec Corp 半導体装置の製造方法
JPS63240045A (ja) * 1987-03-27 1988-10-05 Matsushita Electric Ind Co Ltd 半導体装置
JP2580787B2 (ja) * 1989-08-24 1997-02-12 日本電気株式会社 半導体装置
US5225358A (en) * 1991-06-06 1993-07-06 Lsi Logic Corporation Method of forming late isolation with polishing
EP0545263B1 (en) * 1991-11-29 2002-06-19 Sony Corporation Method of forming trench isolation having polishing step and method of manufacturing semiconductor device
JPH05258017A (ja) * 1992-03-11 1993-10-08 Fujitsu Ltd 半導体集積回路装置及び半導体集積回路装置の配線レイアウト方法
US5229316A (en) * 1992-04-16 1993-07-20 Micron Technology, Inc. Semiconductor processing method for forming substrate isolation trenches
US5265378A (en) * 1992-07-10 1993-11-30 Lsi Logic Corporation Detecting the endpoint of chem-mech polishing and resulting semiconductor device
US5278105A (en) * 1992-08-19 1994-01-11 Intel Corporation Semiconductor device with dummy features in active layers

Also Published As

Publication number Publication date
CN1171166A (zh) 1998-01-21
EP0791227A1 (en) 1997-08-27
TW299458B (ko) 1997-03-01
EP0791227A4 (en) 1998-04-01
JPH10512098A (ja) 1998-11-17
WO1996015552A1 (en) 1996-05-23
AU4235196A (en) 1996-06-06

Similar Documents

Publication Publication Date Title
KR970707582A (ko) 기판의 지형을 수정함으로써 기판상에 평면에 형성하는 방법(forming a planar surface over a substrate by modifying the topography of the substrate)
US5909628A (en) Reducing non-uniformity in a refill layer thickness for a semiconductor device
KR950025894A (ko) 평탄화한 표면을 갖는 반도체장치 및 그의 제조방법
US5956618A (en) Process for producing multi-level metallization in an integrated circuit
KR970013074A (ko) 반도체장치의 평탄화방법 및 이를 이용한 소자분리방법
WO2002045131A3 (en) Process flow for capacitance enhancement in a dram trench
KR930003368A (ko) 반도체 집적 회로의 제조방법
KR970008574A (ko) 반도체 소자의 트윈 웰 형성방법
KR950009951A (ko) 반도체 집적회로장치의 제조방법
KR960019537A (ko) 더미패턴을 이용한 평탄화 공정방법
KR980005592A (ko) 자기 정렬 콘택 홀 형성 방법
KR970030639A (ko) 평탄화된 필드절연막을 갖는 반도체 장치 및 그 제조방법
KR940016828A (ko) 반도체 소자의 캐패시터 제조방법
KR970018162A (ko) 반도체소자의 제조방법
KR970023977A (ko) 반도체장치의 제조방법
KR970053434A (ko) 반도체 장치의 소자분리 방법
KR970049005A (ko) 반도체 장치의 미세 콘택 패턴 형성 방법
KR950021050A (ko) 웨이퍼의 단차 완화 방법
KR960002743A (ko) 트렌치와 필드절연막으로 소자분리된 반도체 장치 및 그 제조방법
KR930022475A (ko) 반도체 장치의 콘텍 형성방법 및 그 구조
KR980012243A (ko) 반도체 소자의 소자분리막 형성방법
KR970053458A (ko) 반도체 소자 분리 방법
KR950010077A (ko) 반도체 장치의 캐패시터 제조 방법
KR970023711A (ko) 반도체소자의 콘택부 형성방법
KR970052457A (ko) 반도체 소자의 미세콘택홀 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application