CN1171166A - 通过改变衬底形貌在衬底上形成平面化表面 - Google Patents

通过改变衬底形貌在衬底上形成平面化表面 Download PDF

Info

Publication number
CN1171166A
CN1171166A CN95197102A CN95197102A CN1171166A CN 1171166 A CN1171166 A CN 1171166A CN 95197102 A CN95197102 A CN 95197102A CN 95197102 A CN95197102 A CN 95197102A CN 1171166 A CN1171166 A CN 1171166A
Authority
CN
China
Prior art keywords
active area
potential active
channel separating
semiconductor device
separating zone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN95197102A
Other languages
English (en)
Inventor
P·K·穆恩
A·G·萨伦杰
T·L·迪塔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN1171166A publication Critical patent/CN1171166A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B26—HAND CUTTING TOOLS; CUTTING; SEVERING
    • B26D—CUTTING; DETAILS COMMON TO MACHINES FOR PERFORATING, PUNCHING, CUTTING-OUT, STAMPING-OUT OR SEVERING
    • B26D7/00—Details of apparatus for cutting, cutting-out, stamping-out, punching, perforating, or severing by means other than cutting
    • B26D7/08—Means for treating work or cutting member to facilitate cutting
    • B26D7/088—Means for treating work or cutting member to facilitate cutting by cleaning or lubricating
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B26—HAND CUTTING TOOLS; CUTTING; SEVERING
    • B26F—PERFORATING; PUNCHING; CUTTING-OUT; STAMPING-OUT; SEVERING BY MEANS OTHER THAN CUTTING
    • B26F3/00—Severing by means other than cutting; Apparatus therefor
    • B26F3/002—Precutting and tensioning or breaking
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65C—LABELLING OR TAGGING MACHINES, APPARATUS, OR PROCESSES
    • B65C9/00—Details of labelling machines or apparatus
    • B65C9/08—Label feeding
    • B65C9/18—Label feeding from strips, e.g. from rolls
    • B65C9/1896—Label feeding from strips, e.g. from rolls the labels being torn or burst from a strip
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65H—HANDLING THIN OR FILAMENTARY MATERIAL, e.g. SHEETS, WEBS, CABLES
    • B65H35/00—Delivering articles from cutting or line-perforating machines; Article or web delivery apparatus incorporating cutting or line-perforating devices, e.g. adhesive tape dispensers
    • B65H35/10—Delivering articles from cutting or line-perforating machines; Article or web delivery apparatus incorporating cutting or line-perforating devices, e.g. adhesive tape dispensers from or with devices for breaking partially-cut or perforated webs, e.g. bursters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Forests & Forestry (AREA)
  • Mechanical Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)

Abstract

一种在半导体衬底(30)的沟槽隔离区(33)上形成基本平面化表面的方法。潜在有源区(42)形成在所述沟槽隔离区(33)内。之后在半导体衬底(33)表面上淀积介质层(38)。然后抛光介质层(38)形成平面化的表面。

Description

通过改变衬底形貌在衬底上形成平面化表面
发明领域
本发明涉及半导体工艺，特别涉及在半导体器件上形成平面化表面的方法。
发明背景
为了增加例如家用电脑和其它电子用户产品等电子设备的速度和功能，有必要将更多的晶体管封装到这些电子设备内的半导体器件中。除了增加电子设备的速度和功能外，用户还要求设备最小化。为了满足用户的需要，半导体制造商已开发了许多技术来减小半导体器件内晶体管的尺寸。
要减小半导体器件内晶体管的尺寸，就必需减小形成晶体管的多晶硅线条的宽度。这些多晶硅线条的宽度是由光刻工艺决定的。在光刻工艺中，光刻技术可将所需的多晶硅图形的影像复制到半导体器件内多晶硅层的表面。然后，将多晶硅层不需要的部分腐蚀掉，所需的多晶硅图形的影像便显现在多晶硅材料中。
由于在光刻工艺中使用了光学照相，因此光学照相涉及的诸如分辨率和焦深等在半导体器件的制造中变成了重要因素。例如，如果多晶硅层不全部平面化，那么将在它的表面上析像的多晶硅图形的影像就无法完全聚焦。这将导致由影像形成的多晶硅线条的宽度发生变化。
随着不断减小多晶硅的线条宽度来适应形成成比例缩的晶体管，甚到线条宽度的较小变化也会对这些晶体管的工作产生越来越大的影响。因此，要减小或消除多晶硅线条的宽度变化，平面化变得越来越重要。消除了这些变化，制造出的晶体管将会更有效地、更可靠地工作，并且速度更快。此外，消除多晶硅线条的宽度变化可使电路设计者更准确地表示晶体管的工作特性，从而提高设计效率。
图1a-c显示的是在淀积形成半导体器件内晶体管的多晶硅层之前制备半导体衬底的方法。由于前面所述的原因，必需在淀积多晶硅层之前将半导体衬底的表面制作得足够平整。显示在图1a中的第一步骤中，沟槽11和13腐蚀到半导体衬底10中。沟槽区11和13可称作半导体器件的隔离区，因为这些沟槽可使器件的有源元件相互电隔离。例如，如半导体衬底10的剖面图20和表面图21所示，隔离区11可将区域12与区域14隔离，而隔离区13可将区域14与区域15隔离。未腐蚀的区域12、14和15可称作半导体器件的有源区，因为半导体器件的电有源元件，例如晶体管，在这些区域形成。由于隔离区可将有源区相互电隔离，所以在有源区12内形成的晶体管与区域14形成的晶体管相互独立地工作。同样，在区域14形成的晶体管与区域15形成的晶体管相互独立地工作。通常，半导体器件的隔离区之间宽度差异很大。如图所示，隔离区11的宽度16比隔离区13的宽度17窄得多。
沟槽腐蚀到半导体衬底中后淀积介质材料，如图1b所示。介质层18将涂在半导体衬底10的表面，填充沟槽并覆盖有源区。注意在隔离区13上介质层18的表面有明显的凹陷部分，是由该沟槽宽度过大引起的。在该区域中介质层18的非平面形貌，以及介质层18和半导体衬底10间的密度差异，会导致在化学机械抛光深腐蚀介质层18后出现图1c的剖面情况。
随着介质层18被深腐蚀到半导体衬底10的表面，隔离区13上介质层18的表面中的凹陷部分扩展到隔离区13内介质层18的凹陷，如图1c所示。此外，由于介质层18比半导体衬底10的密度低，所以它的抛光速度大于半导体衬底10的抛光速度，这也促使产生该凹陷部分。与此对比，比较一下窄沟槽隔离区11。象这样的窄沟槽隔离区显示出比宽隔离区更平面化的形貌。原因之一是因为用于深腐蚀介质层的化学机械抛光工艺通常平面化窄隔离区比宽隔离区更优越一些。也因为，该区域半导体衬底密度较高改善了化学机械抛光的终点。
其结果是，在隔离区11附近的有源区12和14内的半导体衬底10的表面上形成的多晶硅线条基本上是平坦的。因此，在这些区域没有多晶硅线条宽度变化的情况。然而，由于在隔离区13的上部边角区域19中形貌突变，因此覆盖这些区域的多晶硅线条宽度将改变。因此，在有源区14和15内形成的晶体管受到隔离区13的边缘19附近多晶硅线条宽度变化的损害。
除了隔离区13的非平面化表面引起的多晶硅线条宽度变化外，用于深腐蚀介质层18的化学机械工艺也导致隔离区的边缘19附近的半导体衬底受到损伤。半导体衬底受到损伤可影响在损伤的有源区内形成的晶体管的工作。隔离区11不受半导体衬底损伤的影响，因为它的平面化的表面可防止这类损伤。
我们所需要的是在半导体衬底上形成隔离区的方法，其中衬底的表面基本上平面化。使用这种方法，有关多晶硅线条宽度变化和半导体衬底损坏的问题可以减少或消除，从而产生更可靠且性能更好的半导体器件。
发明概述
在这里介绍的是在半导体衬底的沟槽隔离区上形成基本上平面化表面的方法。潜在有源区形成在沟槽隔离区内。之后在半导体衬底的表面上淀积介质层。然后深抛光介质层形成平面化表面。
附图简述
图1a为衬底腐蚀后的剖面图和表面图。
图1b为图1a的衬底淀积一层后的剖面图。
图1c为图1b的衬底深腐蚀该层后的剖面图。
图2a为依照本发明衬底腐蚀后的剖面图和表面图。
图2b为图2a的衬底淀积一层后的剖面图。
图2c为图2b的衬底深腐蚀该层后的剖面图。
图3a为衬底腐蚀后的剖面图。
图3b为图3a的衬底淀积一层后的剖面图。
图3c为图3b的衬底深腐蚀该层后的剖面图。
发明详述
在这里介绍的是在制造半导体器件的过程中形成平面化区域的方法。为了更好地理解本发明，在下文的介绍中，公开了大量特定细节，如相关的特性尺寸、工艺顺序、材料成分等等。然而，对本领域的普通技术人员来说很显然可以不使用这些特定细节也可实施本发明。在其它的例子中，对公知工艺和处理技术没有进行详细介绍是为了避免造成本发明不必要的含糊不清。
图2a-3c表示了本发明的不同实施例，但发明并不局限于此。在这里介绍的特定工艺仅为帮助理解本发明，和说明本发明的实施例是如何实现从而形成半导体器件的。为达到以上目的，半导体衬底可包含半导体器件的制造中使用的任何一种或多种材料。衬底为工艺步骤作用其上或在其上进行的结构。
依照本发明，图1a隔离区13的设计修改为图2a的隔离区33。图2a的隔离区33内已形成有源区42。在腐蚀半导体衬底30的沟槽区之前，修改半导体器件的设计，光刻地确定有源区42，有源区42在先前的大隔离区13内形成。形成有源区42的工艺步骤与通过阻断沟槽31和33的各向异性腐蚀形成有源区32、34和35的工艺步骤相同。因此，在工艺上只有围绕有源区42的沟槽隔离区33的所剩腐蚀区仍为实际的沟槽隔离区，位于在其它情况下较宽的器件隔离区内。然而，有源区42仅在制作晶体管的情况下和有源区32、34和35一样有源。但依照本发明，与有源区32、34和35不同，在有源区42内没有晶体管或任何其它半导体器件的元件。由于这个原因，有源区42被称为潜在有源区。
申请人发现，在沟槽隔离区33内附加这些潜在有源区，如果合适地定位，不会明显影响隔离区的隔离特性。即使引入潜在有源区42减小了沟槽隔离区33内有效的隔离面积，沟槽隔离区33仍然能够将有源区35和有源区34充分隔离。其结果是，依照本发明修改的半导体器件的隔离区的性能没有受到明显影响。因此，由于形成隔离区的尺寸、形状和方法无需修改来保持它的隔离特性，因此本发明可以很容易地利用沟槽隔离区引入任何半导体器件的制造方法。
通过修改隔离区33的设计来形成有源区42，隔离区33内的有源区的密度可增加到更接近半导体器件中其它部分有源区的相对密度。而且，依照本发明，隔离区33内潜在有源区42的尺寸、形状和位置都是经过专门挑选以获得沟槽内有源区的特定密度。潜在有源区设计成使沟槽内有源区与隔离区的比例基本等于半导体器件中其它最稠密的有源和隔离区部分的有源区与隔离区的比例。然后，选用化学机械抛光工艺，在具备有源区与隔离区这一特定比例的半导体衬底上形成平面化的表面，半导体衬底的整个表面都将平面化。
例如，假设有源区32和34以及隔离区31代表半导体衬底30上最稠密的有源区和隔离区。如果这是个微处理器，半导体衬底的这个区域将是半导体衬底的静态随机存取存储器(SRAM)部分的一个单元，该部分的晶体管的密度最大。将以上介绍的与图1a-c联系起来，通过选用化学机械抛光工艺，该区域已充分平面化。因此，将潜在有源区42引入沟槽可使隔离区33看起来更像SRAM单元，从而可类似地改进隔离区33的平面性。
隔离区33内的潜在有源区42位置的选择原则为，这些有源区的存在基本上不改变半导体器件的功能。为了决定隔离区33内的潜在有源区42的位置，确定包括潜在有源区42的有源区图形要考虑以上介绍的原则选择潜在有源区42的尺寸、形状和间距。接下来，确定包括潜在有源区42的有源区图形要放置于其中的隔离区。这可以通过定位尺寸足以在其内形成有源区的隔离区来完成。例如，宽度为36的隔离区31对其内要形成有源区来说太窄，但宽度为37的隔离区33则足以容纳小型、潜在有源区42。注意，由于用于深腐蚀随后淀积的介质层的化学机械抛光工艺也用于平面化窄隔离区内形成的介质层，所以在隔离区31内形成的有源区不必改善平面性。然而，没有潜在有源区42，宽隔离区33将出现与有关深腐蚀随后淀积的介质层的平面化问题。
如上所述，潜在有源区42的尺寸和它们之间的间距44选择原则为，提高隔离区33内有源区的密度，使之接近半导体器件内其它区域内有源区的密度。然而，潜在有源区42的尺寸和形状以及它们之间的间距44也必须遵守制造半导体器件的工艺技术的设计原则。例如，最小间距和最小尺寸原则，可根据使用的工艺技术进行改变，它们限制了潜在有源区的间距和尺寸。
一旦确定要将潜在有源区引入其中的隔离区，可通过在隔离区内添加潜在有源区图形来修改半导体器件的设计。然后，从隔离区内将可能影响或改变器件功能的潜在有源区有选择地去除。例如，如图2a所示，潜在有源区42与相邻的有源区34必须有一定的安全距离43。此外，潜在有源区42与有源区35也必须有一定的安全距离45。距离43和45由经验丰富的人员来定，以便使潜在有源区42即不违反最小尺寸设计原则也不影响例如分别位于有源区34和35内的晶体管等任何半导体器件的元件的工作。
要防止在潜在有源区42内形成任何寄生晶体管，就要去除位于多晶硅线条下隔离区33内任何潜在有源区。否则，将多晶硅线条与隔离区33内潜在有源区分开的栅氧化层的击穿将引起附近晶体管的栅极与衬底短路，从而毁坏半导体器件。此外，多晶硅线条下隔离区33内潜在有源区应去除以避免隔离区内多晶硅电压感应反型产生寄生导通沟道，从而毁坏该区域的隔离特性。
最后，要去除在有源区34和35之间会引入阱扩散区的阱边界的潜在有源区。这样做是防止如相邻阱区相互短路等情况。例如，如果引入阱边界的潜在有源区的表面为硅化物，那么在潜在有源区的表面硅化物可将一个阱与另一个阱电连接。以这种方式阱间同时相互短路，半导体器件的工作被破坏。一般来说，潜在有源区42不能放置在隔离区33内可能有害地改变半导体器件功能的任何位置处。
另外，潜在有源区可以设计进入在其它情况下是半导体器件的大隔离区的区域内，可使用经验丰富的人员使用的其它满足设计原则的方法中的一个。此外，经验丰富的人员也许希望，例如，能够避免以上介绍的相同原因而在多晶硅或其它层下隔离区内放置潜在有源区。作为选择，隔离区内潜在有源区甚至可以放置在隔离区内可改变半导体器件功能的位置处。在这类实施例中，经验丰富的人员可用半导体器件功能发生一些变化为代价换取改善的平面特性。最后要注意的是，将隔离区内各潜在有源区间以及各潜在有源区与半导体器件的其它区域分开的特定最小距离很大程度上依赖于半导体器件的制造技术。随着更新的一代制造工艺的尺寸继续减小，这些分隔的最小距离也同样缩小。
依照本发明，形成隔离区31和33后，在图2b中所示的半导体衬底30的表面上淀积介质薄膜38。介质层38包括二氧化硅(氧化物)材料并且通过充分填充区域31和33的方法淀积得到，多余的氧化物在半导体衬底30上形成坚实可深腐蚀的表面。注意，如图2b所示的依照本发明形成的介质层未出现图1b中隔离区13上介质层18的凹下部分。隔离区33内的有源区42提升了该区域内介质层38的表面。可以改变半导体衬底30底层的形貌从而改变介质层38的表面形貌，以这种方式可提高随后的化学机械抛光工艺的平面化效率。
图2c显示的是介质层38化学机械抛光到半导体衬底30的表面后图2b的半导体衬底。注意，和图1c的衬底模拟剖面图相比，图2c的衬底的表面平面性有了显著的改善。图1c的隔离区13中形成的突变角区19已由于图2c的隔离区33内的潜在有源区42的存在而被消除。特别是，有源区42升高了隔离区33上形成的介质层38的表面，因此消除了该区域上形成的介质层内任何凹陷部分。此外，隔离区33内存在较高密度的潜在有源区42可防止化学机械抛光过腐蚀隔离区内介质层38的低密度氧化材料。在半导体衬底上形成基本平面化的有源和隔离区，随后形成的多晶硅层也平面化。这样，整个多晶硅层表面都在确定多晶硅线条的光刻工艺唯一的焦面上，基本是减少或消除了多晶硅线条宽度变化。其结果是，与多晶硅线条宽度变化有关的问题例如，设计效率损失、晶体管可靠性降低和晶体管开关速度慢，都显著地减少或消除。
在另一实施例中，在隔离区形成唯一一个大的潜在有源区，而不是几个小区域，以改善隔离区表面的平面性。另外，设计成其它情况下作为半导体器件的大沟槽隔离区的潜在潜在有源区之形状可以是规则的或不规则的多边形、圆形或各种形状的组合。此外，这些有源区可以形成任何规则的或不规则的图形或顺序，或甚至随意地交错。一个重要的考虑因素公是“高区”，例如，沟槽内的潜在有源区，形成于其它情况下是衬底的大“低区”的部分，例如，沟槽隔离区自身。
在本发明的实施例中，用于填充沟槽隔离区的介质层包括基本上未掺杂的氧化物，例如热氧化物、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、氮化硅、多晶硅或其它适于填充沟槽隔离区的材料。例如，在一个实施例中，介质层包含多层堆叠结构，其中氧化硅衬底的未腐蚀沟槽区形成薄热氧化层，在薄热氧化层上淀积BPSG。同样，在本发明的另一实施例中，介质层可以深腐蚀到半导体衬底的表面，可使用包括例如单纯地机械抛光、湿法腐蚀或干法腐蚀等另一腐蚀技术或这些技术的结合。
最后，依照本发明的方法在交织(damascene)的工艺中进行，其中高区设计并形成在其它情况下是介质衬底的较宽低区中。然后将导电材料淀积在介质衬底的表面，基本上填充了任何缝隙并涂在衬底的高和低区。使用化学机械抛光将导电材料深腐蚀到介质衬底的表面，衬底低区内的导电材料被隔离，形成半导体器件的互连线。在这个实施例中，存在高介质区可防止例如过腐蚀宽互连线的表面。
依照本发明的技术可在需要基本平面化表面的半导体器件的任意层上进行。例如，图3a-c显示的是层间介质(ILD)材料形成的平面化表面的本发明的一个实施例。在这个实施例中，ILD可用于ILD下形成的整个互连层与ILD上表面形成的另一个互连层的物理和电隔离。ILD还可以将半导体器件同一层金属互连线相互隔离。
图3a显示的是半导体器件的部分剖面图，其中对半导体器件的正确工作很必要的金属互连线61已在衬底60的上面形成。衬底60包含在较低层中形成半导体器件不同元件的半导体材料。依照本发明，高区62设计在金属互连线61之间的宽低区内。高区62设计、构图并生成在形成金属互连线61的同一金属层上。高区62与相邻的互连线61相隔一定距离以防改变半导体器件的功能。例如，高区62必须远离互连线61一定距离，不仅是为了满足所用特定工艺技术的最小间距设计原则，也为了防止相邻金属线间产生有害交叉电容效应。此外，将高区62放置在半导体器件的当前图示层之上和之下的互连层内的互连线附近要考虑高区62对半导体器件功能的影响。同样，交叉电容效应也是这里重点考虑的因素。
图3b显示的是介质层63淀积在衬底表面上后的图3a的衬底。图中示出了在高区62不存在时形成介质层63的情况下该层表面的凹陷部分65。然而，存在高区62时，介质层63的表面轮廓用虚线64表示。应注意的是如何通过附加高区62改变介质层63下的衬底形貌消除该区域上介质层内的凹陷部分。
图3c显示的是介质层63的部分借助化学机械抛光深腐蚀形成下一互连层的ILD表面后图3b的衬底。不存在高区62时，图3b中的凹陷部分65导致了图3c所示的非平面形貌67。用于形成最后的ILD表面的化学机械抛光工艺将凹陷部分65扩展到最后的ILD表面，形成凹陷部分67。凹陷部分67使随后形成的互连层产生问题，特别是使用光刻工艺确定互连线条宽度时，见前面介绍的内容。
然而，如图3b所示，存在高区62时，介质层63的剖面64，被更有效地平面化。存在高区62时化学机械抛光介质层63的结果见图3c的虚线66。如图所示，高区62的存在改善了ILD层表面的平面性，从而可减小随后形成的金属互连层线条宽度变化，因此达到了半导体器件小型化的目的。注意，在另外的实施例中，使用机械抛光、湿法腐蚀、干法腐蚀或这几种工艺的结合深腐蚀介质层63也可得到类似的结果。
以上介绍了在半导体器件中衬底的区域上形成平面化表面的方法。改变底层衬底的形貌可以得到平面性。

Claims (20)

1.一种在半导体器件内半导体衬底的沟槽隔离区上形成基本平面化表面的方法，所述方法包括以下步骤：
a)在所述沟槽隔离区内形成潜在有源区；
b)在所述半导体衬底上形成介质层；并且
c)抛光所述介质材料，形成所述基本平面化的表面。
2.根据权利要求1所述的方法，其特征在于，有多个潜在有源区形成在所述沟槽隔离区内。
3.根据权利要求1所述的方法，其特征在于，所述介质层包含基本上从由氧化物、BSG、PSG、BPSG、氮化物以及它们的结合组成的组中选择的一种材料。
4.根据权利要求1所述的方法，其特征在于，所述介质材料的所述抛光是使用化学机械抛光技术完成的。
5.根据权利要求1所述的方法，其特征在于，所述潜在有源区形成在所述沟槽隔离区内，其位置由修改所述半导体器件的所述沟槽隔离区的设计决定。
6.根据权利要求2所述的方法，其特征在于，所述半导体器件的设计的修改原则为，所述多个潜在有源区形成在所述沟槽隔离区内，其位置通过设计所述沟槽隔离区内潜在有源区的预定图形、并且随后去除实际上会改变所述半导体器件的功能的任何所述设计的潜在有源区决定。
7.根据权利要求6所述的方法，其特征在于，去除所述设计的所述沟槽隔离区内靠近预定边界位置处的所述设计的潜在有源区。
8.根据权利要求7所述的方法，其特征在于，也去除所述设计的所述沟槽隔离区内位于多晶硅下面位置处的所述设计的潜在有源区。
9.根据权利要求6所述的方法，其特征在于，所述所述潜在有源区的预定图形的设计原则为，在所述图形的给定区域内所述潜在有源区的密度接近所述半导体器件内其它部分相同尺寸的区域内有源区的密度。
10.根据权利要求1所述的方法，其特征在于，所述半导体器件包含多个沟槽隔离区，每个所述多个沟槽隔离区都有潜在有源区在其内形成，形成方式基本上与所述沟槽隔离区相同。
11.一种在半导体器件内半导体衬底的沟槽隔离区上形成基本平面化表面的方法，所述方法包括以下步骤：
a)通过修改所述半导体器件的所述沟槽隔离区的设计，在所述沟槽隔离区内形成多个潜在有源区；
b)在所述半导体衬底上形成介质层；并且
c)抛光所述介质材料，形成所述基本平面化的表面。
12.根据权利要求11所述的方法，其特征在于，所述介质层包含从基本上由氧化物、BSG、PSG、BPSG、氮化物以及它们的结合组成的组中选择的一种材料。
13.根据权利要求12所述的方法，其特征在于，所述介质材料的抛光是使用化学机械抛光技术完成的。
14.根据权利要求11所述的方法，其特征在于，所述多个潜在有源区形成在所述沟槽隔离区内，其位置通过设计所述沟槽隔离区内潜在有源区的预定图形、并且随后去除实际上会改变所述半导体器件的功能的任何所述设计的潜在有源区决定。
15.根据权利要求13所述的方法，其特征在于，所述多个潜在有源区形成在所述沟槽隔离区内，其位置通过设计所述沟槽隔离区内潜在有源区的预定图形、并且随后去除实际上会改变所述半导体器件的功能的任何所述设计的潜在有源区决定。
16.根据权利要求14所述的方法，其特征在于，去除所述沟槽隔离区内包括阱边界位置处的所述设计的潜在有源区。
17.根据权利要求15所述的方法，其特征在于，去除所述设计的所述沟槽隔离区内位于多晶硅下面位置处的所述设计的潜在有源区。
18.根据权利要求17所述的方法，其特征在于，所述所述潜在有源区的预定图形的设计原则为，在所述图形的给定区域内所述潜在有源区的密度接近所述半导体器件内其它部分相同尺寸的区域内有源区的密度。
19.根据权利要求13所述的方法，其特征在于，所述半导体器件包含多个沟槽隔离区，每个所述多个沟槽隔离区都有潜在有源区在其内形成，形成方式基本上与所述沟槽隔离区相同。
20.一种在半导体器件内互连层上形成基本平面化层间介质表面的方法，所述方法包括以下步骤：
a)在所述互连层内两个互连线间形成多个高区，所述高区由形成与所述互连线的同一层形成。
b)在所述互连层上形成介质层；并且c)抛光所述介质材料，形成所述基本平面化的表面。
CN95197102A 1994-11-10 1995-11-13 通过改变衬底形貌在衬底上形成平面化表面 Pending CN1171166A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US33700094A 1994-11-10 1994-11-10
US08/337,000 1994-11-10

Publications (1)

Publication Number Publication Date
CN1171166A true CN1171166A (zh) 1998-01-21

Family

ID=23318670

Family Applications (1)

Application Number Title Priority Date Filing Date
CN95197102A Pending CN1171166A (zh) 1994-11-10 1995-11-13 通过改变衬底形貌在衬底上形成平面化表面

Country Status (7)

Country Link
EP (1) EP0791227A4 (zh)
JP (1) JPH10512098A (zh)
KR (1) KR970707582A (zh)
CN (1) CN1171166A (zh)
AU (1) AU4235196A (zh)
TW (1) TW299458B (zh)
WO (1) WO1996015552A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100407383C (zh) * 2001-06-04 2008-07-30 飞思卡尔半导体公司 使用虚拟元件来抛光集成电路器件的方法
US7682975B2 (en) 2005-06-22 2010-03-23 Kabushiki Kaisha Toshiba Semiconductor device fabrication method

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5665633A (en) 1995-04-06 1997-09-09 Motorola, Inc. Process for forming a semiconductor device having field isolation
US5885856A (en) * 1996-08-21 1999-03-23 Motorola, Inc. Integrated circuit having a dummy structure and method of making
DE19703611A1 (de) * 1997-01-31 1998-08-06 Siemens Ag Anwendungsspezifisches integriertes Halbleiterprodukt mit Dummy-Elementen
JP3638778B2 (ja) 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP2006128709A (ja) * 1997-03-31 2006-05-18 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP5600280B2 (ja) * 1997-03-31 2014-10-01 ルネサスエレクトロニクス株式会社 半導体集積回路装置
EP0939432A1 (de) * 1998-02-17 1999-09-01 Siemens Aktiengesellschaft Verfahren zum Entwurf einer Maske zur Herstellung eines Dummygebiets in einem Isolationsgrabengebiet zwischen elektrisch aktiven Gebieten einer mikroelektronischen Vorrichtung
JP2000124305A (ja) 1998-10-15 2000-04-28 Mitsubishi Electric Corp 半導体装置
JP2000340529A (ja) * 1999-05-31 2000-12-08 Mitsubishi Electric Corp 半導体装置
US6396158B1 (en) 1999-06-29 2002-05-28 Motorola Inc. Semiconductor device and a process for designing a mask
JP4307664B2 (ja) 1999-12-03 2009-08-05 株式会社ルネサステクノロジ 半導体装置
US6459156B1 (en) 1999-12-22 2002-10-01 Motorola, Inc. Semiconductor device, a process for a semiconductor device, and a process for making a masking database
JP4767390B2 (ja) * 2000-05-19 2011-09-07 エルピーダメモリ株式会社 Ｄｒａｍ
US6614062B2 (en) 2001-01-17 2003-09-02 Motorola, Inc. Semiconductor tiling structure and method of formation
US6989229B2 (en) 2003-03-27 2006-01-24 Freescale Semiconductor, Inc. Non-resolving mask tiling method for flare reduction
FR2923914B1 (fr) 2007-11-21 2010-01-08 Commissariat Energie Atomique Dispositif pour mesures d'epaisseur et de resistivite carree de lignes d'interconnexions

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59186342A (ja) * 1983-04-06 1984-10-23 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS6015944A (ja) * 1983-07-08 1985-01-26 Hitachi Ltd 半導体装置
JPS6392042A (ja) * 1986-10-06 1988-04-22 Nec Corp 半導体装置の製造方法
JPS63240045A (ja) * 1987-03-27 1988-10-05 Matsushita Electric Ind Co Ltd 半導体装置
JP2580787B2 (ja) * 1989-08-24 1997-02-12 日本電気株式会社 半導体装置
US5225358A (en) * 1991-06-06 1993-07-06 Lsi Logic Corporation Method of forming late isolation with polishing
EP0545263B1 (en) * 1991-11-29 2002-06-19 Sony Corporation Method of forming trench isolation having polishing step and method of manufacturing semiconductor device
JPH05258017A (ja) * 1992-03-11 1993-10-08 Fujitsu Ltd 半導体集積回路装置及び半導体集積回路装置の配線レイアウト方法
US5229316A (en) * 1992-04-16 1993-07-20 Micron Technology, Inc. Semiconductor processing method for forming substrate isolation trenches
US5265378A (en) * 1992-07-10 1993-11-30 Lsi Logic Corporation Detecting the endpoint of chem-mech polishing and resulting semiconductor device
US5278105A (en) * 1992-08-19 1994-01-11 Intel Corporation Semiconductor device with dummy features in active layers

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100407383C (zh) * 2001-06-04 2008-07-30 飞思卡尔半导体公司 使用虚拟元件来抛光集成电路器件的方法
US7682975B2 (en) 2005-06-22 2010-03-23 Kabushiki Kaisha Toshiba Semiconductor device fabrication method

Also Published As

Publication number Publication date
AU4235196A (en) 1996-06-06
EP0791227A4 (en) 1998-04-01
EP0791227A1 (en) 1997-08-27
JPH10512098A (ja) 1998-11-17
WO1996015552A1 (en) 1996-05-23
TW299458B (zh) 1997-03-01
KR970707582A (ko) 1997-12-01

Similar Documents

Publication Publication Date Title
CN1171166A (zh) 通过改变衬底形貌在衬底上形成平面化表面
CN110168724B (zh) 三维存储器器件的沟槽结构
KR100490180B1 (ko) 더미구조를갖는집적회로및그제조방법
CN1187827C (zh) 用来降低全局图形密度效应的栅层填充方法
KR100355692B1 (ko) 필드분리구조를가진반도체장치
US6897505B2 (en) On-chip capacitor
TWI415214B (zh) 積體電路及淺溝槽隔離物結構之形成方法
US7279377B2 (en) Method and structure for shallow trench isolation during integrated circuit device manufacture
US7849432B2 (en) Shallow trench isolation dummy pattern and layout method using the same
CN100573849C (zh) 用于形成具有鳍状结构的半导体元件的方法
JPS63122261A (ja) 半導体装置の製造方法
CN105448919B (zh) 动态随机存取存储器及其制造方法
KR20010014640A (ko) 반도체 장치 및 그 제조방법
CN111180453B (zh) 三维存储器、制备方法及电子设备
US8421239B2 (en) Crenulated wiring structure and method for integrated circuit interconnects
US7109091B2 (en) Method for processing a substrate to form a structure
CN1610058A (zh) 绝缘膜上硅（soi）晶片上接触区的制造方法
US6303489B1 (en) Spacer - defined dual damascene process method
JP4537618B2 (ja) 半導体装置及びその製造方法
US6867498B2 (en) Metal line layout of an integrated circuit
JP2006041397A (ja) 半導体装置の製造方法
CN1049299C (zh) 在半导体器件中形成接触孔的方法
KR100751677B1 (ko) 플래쉬 메모리 소자의 제조방법
KR0165453B1 (ko) Y자형 트랜치를 이용한 반도체 소자의 분리 방법
KR100620442B1 (ko) 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C01 Deemed withdrawal of patent application (patent law 1993)
WD01 Invention patent application deemed withdrawn after publication