TW299458B - - Google Patents

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Description

經濟部中央標準局員工消費合作杜印製 A7 ------ B7 五、發明説明(,) 查明領域 本發明係有關一種半導體製程,尤係有關一種在半導體 裝置中形成一平面狀表面之方法。 螢明背景 、爲了增加諸如家用電腦及其他消費電予產品等電子設備 <速度及功能,必須在此内電子設備内所含的各半導體裝 置中放入更多的電晶體。除了增加電子設備的速度及功能 之外,消費者希望此類設備的尺寸能縮小。爲了支援消費 者的需求,半導體裝置製造商已經開發出許多技術,將半 導體裝置内所含的電晶體之尺寸縮小。 ’:爲.了縮小半導體裝置所含電晶體之尺寸,必須使形成電 晶體的多結晶矽(polysilicon)線之線寬儘量減小。而這些多 結晶矽線之線寬係取決於光雕印(ph〇t〇lith〇graphy)製程。 在光雕印製程中,光雕印技術係用來將所需多結晶矽圖樣 之心像轉移到半導體裝置内的一多結晶矽層表面。然後在 蝕刻掉多結晶矽層的不需要部分之後,在多結晶矽材料内 顯露出、所需之多結晶矽圖樣。 因爲在光雕印製程中使用了光學原理,所以有關光學的 考慮,例如聚焦之解析度及深度等在半導體裝置的製造中 變成了重要的因素。例如,如果多結晶矽層並非是完全的 平面時,則所要解析在多結晶石夕表面上的多結晶石夕圖樣影 響將不會完全地對準焦點。如此將造成該影像所形成各多 結晶硬線的線寬變化。 由於不斷’地將多結晶矽線寬做得愈來愈小,以便配合同 -4- 本紙張尺度適用中國國家標準(CNS ) A*規结 (210X297公釐) ------------「裝-- (請先閱讀背面之注意事項再填寫本頁)
、1T 7 線 .I -I I - I .
• 1 — 1 1-1 - I A7 B7 2 五、發明説明( 樣愈來愈小的電晶體之形成,所以縱使線寬有微小的變化 ,也會顯著影響到電晶體的工作。因此,爲了要減少或消 除多結晶梦線寬的變化,平面化變得愈來愈重要。於消除 此種變化時,所得到的電晶體可以在更有效率 '更可靠、 且更快的速度下工作。此外,消除多結晶矽線寬的變化時 ’將可讓電路設計工程師更正確地找出各電晶體工作的特 徵,因而可提昇設計的效率。 圖la-c示出一種在沈積多結晶矽層之前先準備一半導體 基質之方法’其中將利用多結晶矽層形成半導體裝置之各 電晶體。由於前述各項理由,所以在沈積多結晶矽之前, .半導體基質的表面必須是相當平。在圖13所示的第一步驟 中,將溝道(trenches)(ll)及(13)蝕刻到半導體基質(10)中。 溝道區(11)及(13)係稱爲半導體裝置之隔離區(is〇lati〇n regions),因爲這些溝道是用來使裝置的各主動元件在電氣 上彼此隔離。例如,如半導體基質(1〇)的橫剖面圖(2〇)及表 面圖(21)所示,隔離區(11)係用來使區域(12)與區域(14)隔 離,而<隔離區(13)係用來使區域(14)與區域(15)隔離。未蝕 刻區域(12)、(14)、及(15)係稱爲半導體裝置之作用區 (active regi〇ns) ’因爲係在這些區域中形成諸如電晶體等半 導體裝置之電氣主動元件。因爲隔離區係用來使各作用區 相互隔離,所以可讓作用區(12)中所形成的各電晶體獨立 於區域(14)中所形成的各電晶體而工作。同樣地,可讓區 域(14)中所形成的各電晶體獨立於區域(15)中所形成的各電 晶體而工作、。一半導體裝置的各隔離區之寬度通常有顯: --a---------^ I 裝------訂------^旅 (諳先閱讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印裝 -5- 經濟部中央標準局員工消費合作社印製 A7 ______B7 五、發明説明(3 ) 的變化。如圖所示,隔離區(11)的寬度(16)遠小於隔離區 (13)的寬度(17)。 在將各溝道蝕刻到半導體基質中之後,沈積如圖lb所示 之介質材料。介質層(18)將^在半導體基質(10)的表面上 ’填滿各溝道,並覆蓋各作用區。請注意由此溝道的較大 寬度所造成的隔離區(13)上介質層(18)表面中的明顯凹陷處 ^〔。在使用一化學式機械拋光製程蚀刻掉介質層(18)之後, 在此區域中介質層(18)的非平面狀構形、及介質層(18)與半 導體基質(10)間之密度差將造成圖1(;所示之橫剖面。 在將介質層(18)向下蝕刻到半導體基質(10)的表面時,在 .隔離,區(13)上的介質層(18)表面中之凹陷區傳道到如圖。所 示隔離區(13)内的介質層(18)之凹陷區。此外,因爲介質層 (18)1密度低於半導體基質(1〇),所以對介質層8)拋光之 速度快於對半導體基質(10)拋光之速度,這也是造成凹陷 的原因之一。相反地,若比較較窄的溝道隔離區(11)時, 諸如溝道隔離區(11)等較窄的隔離區所具有之構形通常比 較寬1隔離區之構形更平面化。造成此現象的一個理由是 因爲通常在對蝕刻掉介質層所用的化學式機械拋光製程最 佳化時,係使較窄的隔離區比較寬的隔離區更爲平面化。 此外,此區域中半導體基質材料的較高密度可改善化學式 機械拋光製程的端部加工。 因此,在靠近隔離區(11)的作用區^^”及丨丨4)中半導體 基質(1 〇)表面上所形成的多結晶矽線將大致平坦地伸展。 因此,在這,些區域中將不會有多結晶矽線寬的變化。然而 (請先閱讀背面之注意事項再填寫本頁) •裝 、ya 瘃 -6 - 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A7 B7 4 五、發明説明( ,由於在隔離區(13)上方角落的區域(19)中突變的構形, 所以將會改變在這些區域之上的多結晶碎線寬因此,靠 近隔離區(13)的邊緣(19)之多結晶矽線寬變化將會損及作 用區(14)及(15)中所形成的電晶體。 除了因隔離區(13)的非平面化表面引起的多結晶矽線寬 變化之外,用來向下蝕刻介質層(18)所用的化學式機械拋 光製程也會損及靠近隔離區邊變(丨9)的半導體基質。半導 體基質所受到的損害可能不利於受損作用區中所形成電晶 體之工作。隔離區(11)並不會受到半導體基質損壞,因爲 隔離區(11)之平面化表面將可防止此種損害。 ,我們需要一種在一半導體基質中形成隔離區之方法,其 中遠▲質之表面是大致平面化。利用此種方式,即可減輕 或消除與多結晶矽線寬變化及半導體基質損壞有關的問題 ’而得到更可靠且性能更佳的半導體裝置。 發明概述 本發明説明了一種在一半導體基質的溝道隔離區上形成 一大气平面狀表面之方法。在此溝道隔離區内形成若干潛 在作用區(latent active region)。然後在半導體基質的表面 上沈積一介質層。然後向下抛光此介質層,而形成一平面 狀表面。 附圖簡述 圖1 a是一基質被蚀刻之後的橫剖面圖及表面圖。 圖lb是在圖la所示之基質上沈積一層之後的橫剖面圖。 圖lc是在’向下蚀刻圖lb所示基質上的該層後之橫剖面圖 本紙浪尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -I If .^ϋ I-4 i m^i i n nn 一 J. n^i m· nn tm (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7五、發明説明(5) 經濟部中央標準局員工消費合作社印製 圖2 a是根據本發明將一基質蝕刻之後的橫剖面圖及表面 圖。 圖2b是在圖2a所示之基質上沈積一層之後的橫剖面圖。 圖2c是在向下蝕刻圖2b所示基質上的該層後之橫剖面圖 〇 圖3 a是一基質被蝕刻之後的橫剖面圖。 圖3b是在圖3a所示之基質上沈積一層之後的橫剖面圖。 圖3 c是在向下蝕刻圖3b所示基質上的該層後之橫剖面圖 〇 .詳細説明 本發明説明了 一種於製造—半導體裝置時形成一平面化 區域之方法。在下列的説明中,述及諸如相對特性尺寸、 製程順序、材料成分等各種特定細钵,以便本發明可以被 更徹底了解。然而,熟悉本門技術者當可了解,在不採用 這些特定細節之情形下,亦可實施本發明。在其他的情形 中’气不詳述習知的製程及處理步驟,以避免非必要地模 糊了本發明。 雖然圖2a-3c中示出代表本發明各實施例之圖示,但是 泛些圖示並非在限制本發明。本文所述的這些特定製程尸 爲了有助於對本發明有清楚的了解,並爲了示出如何實= 本發明之一些實施例,以便形成根據本發明的半導體裝置 。』爲了便於説明,所謂的半導體基質是一種包含任何用= 製造一半導’體装置的材料之基質。所謂的基質是—種構造 本紙張尺度適標準(CNS ) n «—l·— m I ^^^1 、诵— 士^^^1 ϋ (請先閱讀背面之注意事項再填寫本頁) 訂
T 線 五、發明説明( 6 A7 B7 經濟部中央蒙f二消費合作社印製 ,而一種製程步驟可在此種構造上起作用,或可對此種構 造起作用。 根據本發明,修改圖la所示隔離區(13)之設計,而形成圖 2a所不之隔離區(3 3)。在圖2a所示之隔離區(3 3)内形成了若 干作用區(42)。由於修改了半導體裝置之設計,而在蚀刻 半導體基質(3 0)之各溝道區之前,先以光雕印製程界定這 些作用區(42),所以在先前爲較大的隔離區(13)内形成了這 些作用區(42)。阻隔以每異性之方式蝕刻溝道及 ,而以與作用區(32)、(34)、及(35)所用相同的製程步驟形 成這些作用區(,2)。因此以技術而言,只有各作用區(42)周 .圍的溝道隔離區(33)所留下的蝕刻過區域仍然是先 該裝置的較寬溝道隔離區内的眞正隔離區二=: 作用區(42)可維持如同作用區(32)、(Μ)、及(35)之雷曰 體,則這些作用區(42)只是有作用。但根據本發明,與: 用區(32)、(34)、及(35)不同處在於:各作用區(42)内並未形 成電晶體或其他的半導體裝置元件。因此,將這些作用區 (42)稱<爲潛在作用區(latent active regi〇n)。 本案申請人發現:在將潛在作用區加入溝道隔離區⑼時 ’如果適當地安排加入之位置,則不會明顯影響到隔離區 (隔離特性。縱使因潛在作用區(42)的加入而減小了溝道 隔離區(33)内的有效隔離面積,溝道隔離區(33)仍然可適當 =作龍(34)與作龍(35)㈣。因此,不會㈣妨礙根 據本發明而修改的半導體裝置各隔離區之性能。因此,因 馬不須修改·隔離區的尺寸、形狀、及形成方法,即可保留 本紙張认鮮(CNS) --F--r----·(,▲—— (請先閱讀背面之注意事項再填寫本頁) ,ιτ Τ .^------------^__ » - I I- i - I I - . -9- A7 B7 *9δ458 ------ 五、發明説明(7 其隔離特性,所以幾乎可在採用溝道隔離區的任何半導體 裝置製造方法中輕易使用本發明。 若修改隔離區(33)之設計而形成各作用區(42),則可將隔 離區(3 3)内各作用區之密度增加爲更近似半導體裝置中其 他作用區之相對密度。此外,根據本發明,隔離區(33)内 各潛在作用區(42)之尺寸、形狀、及配置都經過特別的選 擇,足以獲致溝道内各作用區的特定密度,這些潛在作用 區係經過設計,使溝道内作用區與隔離區之比例大約等於 半導體裝置中其他最緊密配置的作用區及隔離區中作用區 與隔離區之比例。然後使化學式機械拋光製程最佳化,以 •便在具有此特定作用區與隔離區比例的半導體基質區域上 形成一平面化表面,因而將使半導體基質的整個表面平面 化。 例如’假設作用區(32)與(34)以及隔離區(3 1)代表半導體 基質(3 0)上最緊密配置的作用區及隔離區。如果此裝置是 一微處理器’則半導體基質的此一區域可能是半導體基質 的靜態;隨機存取記憶體(SRAM)部分的記憶單元,此處的電 晶體密度是最大的。如上文配合圖1 a_c所述者,藉由使化 學式機械拋光製程最佳化,已經適當地使此一區域平面化 。因此,將各潛在作用區(42)加入溝道中,而使隔離區(33) 更像SRAM ’將可同樣改善隔離區(33)的平面化。 隔離區(33)内各潛在作用區(42)的位置係經選擇,使這些 作用區的加入在實質上並不會改變半導體裝置之功能。爲 了決定隔離’區(3 3)内各潛在作用區(42)之位置,將界定其中 _ - 10- 本紙張尺度14财關家料(CNS ) A4· ( 210X 297公釐Ί ^ ' (請先閱讀背面之注意事項再填寫本頁) 裝 訂 旅 經濟中央標準局員工消費合作社印製 B7 五、發明説明(8) 包含這些潛在作用區(42)的作用區圖樣,其中係根據上述 的各考慮點而選擇這些潛在作用區的尺寸、形狀、及間隔 。然後將識別一隔離區,並將其中包含各潛在作用區(42) 的作用區圖樣放入此隔離區中。找出尺寸大到足以容納在 其中形成的各作用區之一隔離區。即可完成上述的程序。 例如,隔離區(3 1)的寬度(3 6)對於要在其中形成的各作用區 是太窄了,但是隔離區(33)的寬度(37)大的足以容納這些小 的潛在作用區(42)〇請注意,因爲用來向下蝕刻於後來沈 積的介/層之化學式機械抛光製程係經最佳化,以便使一 較窄的隔離區内所形成之介質層平面化,所以隔離區(31) ,内各作用區形成時無須改善其平面化。然而,在缺少這些 潛在作用區(42)時,較寬的隔離區(33)將會出現與向下蝕刻 於後來沈積的介質層時相關的平面化問題。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 如上文所述,各潛在作用區(42)之尺寸及各潛在作用區 (42)間之間隔系經選擇,以便使隔離區(3 3)内作用區之密度 提咼到接近半導體裝置中其他作用區之密度。然.而,各潛 在作用< 區(42)的尺寸及形狀、以及其間之間隔也必須遵守 用來製造該半導體裝置的製程技術之設計規則。例如,隨 著所採用製程技術而變的最小間隔及最小尺寸規則限制了 這些潛在作用區的間隔及尺寸。 一旦識別了在其中加入潛在作用區的一隔離區之後,即 以潛在作用區之圖樣續滿該隔離區,而修改半導體裝置之 設計。然後選擇性地自該隔離區去掉可能干擾或改變半導 體裝置功能W各潛在作用區。例如,如圖2a所示,必須將 -11 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A7 B7 經濟部中央標準局員工消費合作社印製
‘紙張尺度適用中國國家標準(CNS ) A4規格(2!〇χ 297公董) 五、發明説明( 潛在作用區(42)置於離開相鄰作用區(34)一個安全距離(43) 之處]此外,也必須將潛在作用區(42)置於離開作用區(35) 一個安全距離(45)之處。工程師將決定此距離(43)及(45), 使各潛在作用區(42)不會違反最小尺寸之設計規則,也不 會干擾到作用區(34)及(35)内諸如電晶體等任何半導體裝置 元件之工作。 爲了避免在潛在作用區(42)中形成任何寄生電晶體,須 去除隔離區(33)内在一多結晶矽線之下的任何潛在作用區 。否則,使隔離區(33)中一多結晶矽線與一潛在作用區隔 離的閘極氧化物之破壞,將可能使接近電晶體的這些閘極 .與基質短路,而破壞了半導體裝置的工作。此外,應去掉 隔離區(33)内在一多結晶矽線之下的各潛在作用區,以避 免產因m隔離區内反轉層所感應的多結晶矽電壓而產生一 寄生導電通道,因而破壞了該迂遇的隔離特性。 最後,須去掉隔離區(33)内將導入作用區句與5)間井 形擴散區的井形邊界之任何潛在作用區(42)。執行此一程 序之目<的在於避免使相鄰井形區相互短路等問題。例如, 如果導入一井形區的—潛在作用區之表面矽化,則矽化物 可能在潛在作用區之表面使井形區在電氣上相互耦合。若 以此種方式使井形區短路,則將破壞掉半導體裝置之工作 。一般並不將各潛在作用區(42)置於隔離區(33)可能不利地 改變半導體裝置功能之任何位置。 此外,亦可以工程師所採用設計法則適用的多種其他方 法中之任何,一種方法,將各潛在作用區設計於半導體裝置 -12 (請先閲讀背面之注意事項再填寫本頁} -裝. 、發明説明(
IU 的其他較大隔離區之中。此外,工程師可能希望諸如避免 將故些潛在作用區置於隔離區中在任何多結晶矽或其他層 炙下的任何部分,以顧及上文所述的一些相同考慮點。此 外’甚至亦可將隔離區内的各潛在作用區置於該隔離區内 不會改變半導體裝置功能的位置。在此種實施例中,工程 師可能願意犧牲半導體裝置功能的某些改變,以交換更佳 的平面性。最後請注意,用來在一隔離區中使各潛在作用 區相互分離並使各潛在作用區與半導體裝置的其他區域分 離的特定最小距離極度取決於製造半導體裝置所採用的製 造技術。在新一代製程所採用之尺寸繼續縮小時,這些分 ,'離的取小距離也繼續縮小。 經濟部中央標準局員工消費合作社印製 -----^------ (請先閱讀背面之注意事項再填寫本頁) 訂 旅 根據本發明,在形成隔離區(31)及(33)之後,如圖2b所示 ’在半導體基質(30)的表面.上沈為一介質膜(38)。介質層 (38)包含二氧化矽材料,且係利用可適當填滿區域pi)及 (3 3)再加上足夠的額外二氧化矽之方法沈積此介質層ο”, 以便在半導體基質(3〇)上形成一具有相當厚度且可向下蚀 刻之;^面。凊注意,根據本發明如圖2b所示而形成的介質 層並不會出現如圖lb所示在隔離區(丨3)上的介質層(18)中之 凹陷。隔離區(33)内的各作用區(42)係用來提高該區域内的 介質層(38)表面。若以此種方式修改半導體基質(3〇)的下層 構形,而修改介質層(38)的表面構形時’將可改善後續化 學式機械抛光製程的平面化效果。 圖2c π出在以化學機械方式將圖2b所示的半導體基質上 之介質層(3S)向下抛光到半導體基質(3〇)表面。請注意在圖 -13 A7 A7 11 五、發明説明( 2,所不基質表面平面性之大幅改良,請比較圖卜所示基質 ^類似橫剖面。在圖k所示隔離區(13)中形成的突變式角 了區(19),已經因圖2c所示隔離區(33)内設有的各潛在作用 區(42)而克服了。尤其是,這些作用區(42)提高了在隔離區 (33)之上形成的介質層(38)表面,因而消除了此區域之上所形 成介質層中之任何凹陷。此外,在隔離區(33)内設有較高密度 的各潛在作用區(42)時,可使化學式機械拋光製程不會ς 度蝕刻掉此隔離區内介質層(38)的較低密度氧化物材料。 自半導體基質形成大致平面的作用區及隔離區時,後來形 成的多結晶矽層也將會平面化。因此,整個多結晶矽層表 .'面將位於用來界定多結晶矽線的光雕印技術的單一焦點平 面内,因而可大幅減少或消除多結晶矽線寬的變化。因此 ,將可大幅降低或消除諸如設計效率的耗損、電晶體可靠 陘的降低、以及較慢電晶體切換速度等與多結晶矽線寬的 變化相關之問題。 在-替代實施例中’並非在隔離區内形成數個小的區域 ,而气形成一個單一較大的潛在作用區,以便改善該隔離 區表面上的平面性。此外,以其他的方式在半導體裝置的 一較大溝道隔離區中所設計各潛在作用區之形狀亦可已是 任何規則或不規則的多邊形、圓形、或各種形狀的混合。 此外,這些潛在作用區可形成任何規則或不規則的圖樣或 順序,或者甚至可隨機配置這些潛在作用區。一個重要的 考慮點只在於:在一諸如溝道隔離區等基質的較大"低區域" 部分中形成’諸如該溝道本身中之潛在作用區等"高區域"。 -14- 本紙張尺度朗tϋ®家鮮(CNS ) Μ雜(210X297公缝"Γ (請先閲讀背面之注意事項再填寫本頁) .裝1 ,ΙΤ 經濟部中央標準局員工消費合作社印製 12 A7 12 A7 經濟部中央樣準局員工消費合作衽印製 五、發明説明( 在本發明的—實施例中,用來填滿溝道隔離區之介質層 包含諸如熱氧化物、硼碎酸鹽玻璃(B〇r〇silicate Glass;簡稱 BSG)、磷矽酸鹽玻璃(Phosphosilicate Glass;簡稱 PSG)、硼 嶙”璃(Borophosph〇sllieate Glass;簡稱 BpSG)、氮化 碎、多、结晶碎等大致未經掺雜之氧化物、或適於填滿溝道 隔離區之其他材料。例如,在一實施例中,介質層包含一 多層堆叠,其中係使碎基質的姑刻後溝道區氧化,而形成 可在其上沈積BPSG的熱氧化物薄層。此外,在本發明的一 替代實施例中,可利用替代性蚀刻技術、或其中包括諸如 純機械式拋光、濕式蚀刻、或乾式蚀刻等技術之組合,而 •將介質層向下蚀刻到半導體基質之表面。 取k ,可在金屬鑲嵌(damascene)製程中實施根據本發明 的方法其中係設计若干較.高區域,並在介質基質的較寬 且較低區域中形成這些較高區域。然後在介質基質上沈積 導電材料,使導電材料大致填滿任何間隙,並使導電材料 塗佈在基質的各較高區域及較低區域上。在利用化學式機 械拋光*製程將導電材料向下蝕刻到介質基質的表面時,將 在基質的各較低區域内使導電材料成爲隔離I態,而形成 半導體裝置之連接線。在本實施例中,利用這些較高介質 區的設置而防止諸如對較寬連接線表面的過度蝕刻。 可在需要有大致平面狀表面的半導體裝置之任何層上實 施根據本發明的技術。例如,圖3a_c示出本發明的一實施 例,其中係使一層間介質(interlayer Dielectric;簡稱IL⑺材 料形成平面,狀表面。在本實施例中,利用ILD使在ILD之下 ----- -15- ( CNS ) A4%#. ( 210X297^* ) I.p — .----^II (請先閱讀背面之注意事項再填寫本頁) 訂 \ A7 A7 經濟部中央標準局員工消费合作社印製 五、發明説明(13) 所形成的整層連接線在實體上及電氣上與在ILD上表面上 形成的另一層連接線隔離。此ILD又用來在半導體裝置的 同一層金屬連接線内使一連接線與一相鄰的連接線隔離。 圖3a示出一半導體裝置的部分橫剖面,其中已經在基質 (60)之上形成了該半導體裝置正確工作所需的若干金屬連 接線(61)。基質(60)包含用來形成此半導體裝置較低層的各 種元件之半導體材料。根據本發明,係將若干較高區域(62) s又计於各金屬連接線(61)間之較寬且較低域區之中。自形 成各金屬連接線(61)的同一金屬層設計、產生圖樣、並形 成這些較高區域(62)。將這些較高區域(62)置於離開各相鄰 .連接線’(61)足夠距離處’因而不會改變半導體裝置之功能 。例ΐπ,必須將這些較高區域(62)置於離開各連接線(6丨)足 夠遠I處’以便不但滿足所採用特定製程技術之最小間隔 設計規則,而且防止各相鄰金屬線間不利的交叉電容效應 此外’丨已根據將各較鬲區域(62)置於半導體裝置圖示層 (上或y下各連接層中諸連接線的附近,而考慮到這些較 高區^ (62)對半導體裝置功能的影響。而交叉電容效應在 此實施例中仍然是一個重要的考慮點。 圖3b7F出在圖3a所示基質表面上沈積_介質層之後 的h形。圖中示出介質層(63)表面中之凹下區(65),而在 '又有5又置各較高區域(62)時將會形成此凹下區(65)。然而 在成有這些較尚區域(62)時’介質層(63)的表面將呈現 如虛線(64)所示之輪廓。請注意在利用增加這些較高區域 (62)而修改,介質層(63)下的基質之構形時,如何消除此區 (請先閱讀背面之注意事項再填寫本頁) -裝· -年
經濟部中央標準局員工消費合作社印製 A7 ___ B7____五、發明説明(14) 域上的介質層中之凹下區。 圖3c示出:在利用化學式機械拋光製程將圖3b所示基質上 的介質層(63)向下蝕刻掉一部分之後,而形成次一連接層 的ILD表面。在並未設置各較高區域(62)時,圖3b所示的凹 下區(65)已經造成圖3c所示之非平面狀構形(67)。用來形成 最終ILD表面的化學式機械抛光製程將使凹下區(65)向卞傳 播到該最終ILD表面,而形成凹下區(67)。如上文所述,凹 下區(67)將引發與後來形成的連接層有關之問題,特別是 在利用光雕印製程界定連接線之線寬時將有此問題。 然而,在設有各較高區域(62)時,如圖3b所示的介質層 (63)之褚剖面輪廓(64)將會被更有效地平面化。圖3c中之虛 ' «^ 線(66)示出於設有這些較高區域(62)時對介質層(63)實施化 學式機械拋光製程所得到的結果。如圖所示,設有這些較 高區域(62)時已改善了 ILD層表面的平面性,使後來形成的 金屬連接層的線寬變化減小,因而有助於半導體裝置微縮 化的努力,請注意,在一替代實施例中,可利用機械式抛 光、气式蚀刻、乾式蚀刻、或各種技術之组合向下蚀刻介 質層(63),而獲得類似的結果。 因而已經説明了一種在一基質區域上形成一平面狀表面 之方法,修改下層基質之構形,即可獲得平面性。 (請先聞讀背面之注意事項再填寫本頁) .裝 訂 ▲ _ -17- 本紙張尺度適用中國國家標率(CNS ) A4規格(210X 297公釐)
經濟部中央標準局員工消費合作社印製 圖式符號之説明 10、30、60 . · •半導體基質; 1 1、1 3、3 1、3 3 · · •溝道隔離區; 12、14、15、32、34、35· ·.作用區; 16.. .隔離區11之寬度; 17.. .隔離區13之寬度; 18、63..介質層; 19· 隔離區邊緣; 20 · 橫剖面圖; 2 1· 表面圖; 36 · 隔離區3 1之寬度; 37 · 隔離區3 3之寬度; 3 8· 介質膜; 42 · 潛在作用區; 43 · 離相鄰作用區34之安全距離 44 · 潛在作用區之間之間隔; 6 1· 金屬連接線; 62 · 較高區域; 6 4n 66 · •.虛線; 65、 67 · ..凹下區。 -17a- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐〉 I--.------私衣------1T------# (請先閱讀背面之注意事項再填艿本頁)

Claims (1)

  1. 2994S8 A8 Βδ C8 D8 六 、申請專利範圍 經濟部中央標準局員工消費合作,杜印製 1· 一種在一半導體裝置中之半導體基質的溝道隔離區上形 成一大致平面狀表面之方法,該方法包含下列各步驟 a) 在该溝道隔離區内形成·一潛在作用區; b) 在该半導體基質上形成一介質層;以及 c) 拋光該介質材料,而形成該大致平面狀表面。 2 ·根據申請專利範圍第1項之方法,其中係在該溝道隔離 區内形成複數個潛在作用區。 3. 根據申請專利範圍第1項之方法,其中該介質層包含一 選自一群材料之材料,該群材料基本上_包括氧化物、领 矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻 璃(]3PSG)、氮化物、及上述材料的任何組合。 4. 娘據申請專利範圍第1項之方法,其中係利用化學式機 械拋光技術完成對該介質材料的該抛光_。 5 ·根據申請專利範圍第1項之方法,其中係在該半導體裝 置的溝道隔離區内藉由修改該溝道隔離區之設計而決定 的位置上形成該潛在作用區。 6.根$申請專利範圍第2項之方法,其中該半導體裝置之 設計係經修改,使該溝道隔離區内的若干位置上形成該 等複數個潛在作用區’且係利用在該溝道隔離區的一設 計内設計該等潛在作用區之預定圖樣,而決定該等位置 ’並隨即去掉在所設計的該等潛在作用區中將會實質改 變該半導體裝置功能的那些潛在作用區。 7 根據申凊專利範圍第6項之方法,其中係自該溝道隔離 區的該設計内之若干位置去掉所設計的該等潛在作用區
    (請先閱讀背面之注意事項再填寫本頁) -裝1 訂 線 六 、申请專利範圍 A8 B8 C8 D8 經濟部中央梯準局員工消费合作社印袋 ,且該等位置係g&s在該溝道隔離區的該設計各邊 —預定鄰近處。 1 8·根據巾請專利㈣第7項之方法,纟中係自該溝道隔離 區的該設計内之若干位置去掉所設計的該等潛在作用區 ,且該等位置係配置在一多結晶碎線之下。 9. 根據申請專利範圍第6項之方法,其中該等潛在作用區 之该預疋圖樣係經設計,使該圖樣的—特定區域中該等 潛在作用區之密度接近該半導體裝置其他位置上具有相 同尺寸的一區域内各作用區之密度。 10. 根據申請專利範圍第1項之方法,其中該半導體裝置包 含複數個溝道隔離區,該等複數個溝道隔離區的每一溝 道隔離區都有一在其中形成的潛在作用區,且該潛在作 用區形成之方式大致與該溝道隔離區形成之方式相同。 α —種在一半導體裝置中之半導體基質的溝道隔離區上形 成一大致平面狀表面之方法,該方法包含下列各步驟: a) 修改該半導體裝置的該溝道隔離區之—設計,而丘 ^該溝道隔離區内形成複數個潛在作用區· Λ b) 在該半導體基質上形成一介質層;以及 c) 抛光該介質材料,而形成該大致平面狀表面。 12. 根據申請專利範圍第1 1項之方法,其中該介質層包含一 選自一群材料之材料,該群材料基本上包括氧化物、硼 珍酸鹽玻璃(BSG)'磷矽酸鹽玻璃(PSG)、硼嶙矽酸鹽玻 璃(BPSG)、氮化物、及上述材料的任何組合。 13. 根據申請專利範園第12項之方法,其中係利用化學式機 -19· 本紙張尺度適用中國國家標準(CNS〉A4規格( 210X297公釐) (請先閱讀背面之注意事項再填寫本頁) • JJ- ..... j— · •裝* 訂 申請專利範圍 A8 B8 C8 D8 經濟部中央標準局貝工消費合作社印製 械抛光技術完成對該介質材料的該拋光。 14. 根據申請專利範園第11項之方法,其中係在該溝道隔離 區内的若干位置上形成該等複數個潛在作用區,且係藉 由設計該溝道隔離區的一設計内該等潛在作用區之一預 定圖樣而決定該等位置,並隨即去掉將會實質改變該半 導體裝置功能的所設計〃任何該等潛在作用區。 15. 根據申請專利範圍第13項之方法,其中係在該溝道隔離 區内的若干位置上形成該等複數個潛在作用區,且係藉 由設計該溝道隔離區的一設計内該等潛在作用區之一預 定圖樣而決定該等位置,並隨即去掉將會實質改變該半 導體裝置功能的所設計之任何該等潛在作用區。 16. 根據申請專利範圍第14項之方法,其中係自該溝道隔離 區的該設計内之若干位声去掉所設計的該等潛在作用區 ,且為等位置係在該溝道隔離區内具有一井形邊界。 17. 根據申請專利範圍第15項之方法,其中係自該溝道隔離 區的該設計内之若干位置去掉所設計的該等潛在作用區, 且該等位置係配置在—多結晶碎線之下。 18. 根贏申請專利範圍第17項之方法,其中該等潛在作用區 之咸預足圖樣係經設計’使該圖樣的一特定區域中續等 潛在作用區之密度接近該半導體裝置其他位置上具=相 同尺寸的一區域内各作用區之密度。 设根據申請專利範圍第13項之方法,其中該半導體装置包 含複數個溝道隔離區,該等複數個溝道隔離區的每一= 道隔離區都有若干在其中形成的潛在作用區,且該等潛 20 各紙張从適用中關家標準(CNS > Α4^ ( :!()χ297公着 (請先閲1*背面之注意事項再填寫本頁} 裝 訂 線 A8 B8 C8 ______D8 、申請專利範圍 ' ' 在作用區形成之方式大致與該溝道隔離區形成之方式相 同。 2〇.—種在—半導體裝置中之—連接層上形成一大致平面狀 層間介質表面之方法,該方法包含下列各步驟: a) 在連接層中兩個連接線之間形成複數個較高區域 ’且係自形成該等連接線的同一層形成該等較高 區域; b) 在該連接層上形成—介質層;以及 c) 抛光該介質材料’而形成該大致平面狀表面。 n 1J· —^1 —4— ^^^1 - ^^^1 - I I ^^^1 I (請先閲讀背面之注意事項再填寫本頁J 訂
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* Cited by examiner, † Cited by third party
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US5665633A (en) 1995-04-06 1997-09-09 Motorola, Inc. Process for forming a semiconductor device having field isolation
US5885856A (en) * 1996-08-21 1999-03-23 Motorola, Inc. Integrated circuit having a dummy structure and method of making
DE19703611A1 (de) * 1997-01-31 1998-08-06 Siemens Ag Anwendungsspezifisches integriertes Halbleiterprodukt mit Dummy-Elementen
JP2006128709A (ja) * 1997-03-31 2006-05-18 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP3638778B2 (ja) 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP5600280B2 (ja) * 1997-03-31 2014-10-01 ルネサスエレクトロニクス株式会社 半導体集積回路装置
EP0939432A1 (de) * 1998-02-17 1999-09-01 Siemens Aktiengesellschaft Verfahren zum Entwurf einer Maske zur Herstellung eines Dummygebiets in einem Isolationsgrabengebiet zwischen elektrisch aktiven Gebieten einer mikroelektronischen Vorrichtung
JP2000124305A (ja) 1998-10-15 2000-04-28 Mitsubishi Electric Corp 半導体装置
JP2000340529A (ja) * 1999-05-31 2000-12-08 Mitsubishi Electric Corp 半導体装置
US6396158B1 (en) 1999-06-29 2002-05-28 Motorola Inc. Semiconductor device and a process for designing a mask
JP4307664B2 (ja) 1999-12-03 2009-08-05 株式会社ルネサステクノロジ 半導体装置
US6459156B1 (en) 1999-12-22 2002-10-01 Motorola, Inc. Semiconductor device, a process for a semiconductor device, and a process for making a masking database
JP4767390B2 (ja) * 2000-05-19 2011-09-07 エルピーダメモリ株式会社 Dram
US6614062B2 (en) 2001-01-17 2003-09-02 Motorola, Inc. Semiconductor tiling structure and method of formation
US6611045B2 (en) * 2001-06-04 2003-08-26 Motorola, Inc. Method of forming an integrated circuit device using dummy features and structure thereof
US6989229B2 (en) 2003-03-27 2006-01-24 Freescale Semiconductor, Inc. Non-resolving mask tiling method for flare reduction
JP4987254B2 (ja) 2005-06-22 2012-07-25 株式会社東芝 半導体装置の製造方法
FR2923914B1 (fr) 2007-11-21 2010-01-08 Commissariat Energie Atomique Dispositif pour mesures d'epaisseur et de resistivite carree de lignes d'interconnexions

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59186342A (ja) * 1983-04-06 1984-10-23 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS6015944A (ja) * 1983-07-08 1985-01-26 Hitachi Ltd 半導体装置
JPS6392042A (ja) * 1986-10-06 1988-04-22 Nec Corp 半導体装置の製造方法
JPS63240045A (ja) * 1987-03-27 1988-10-05 Matsushita Electric Ind Co Ltd 半導体装置
JP2580787B2 (ja) * 1989-08-24 1997-02-12 日本電気株式会社 半導体装置
US5225358A (en) * 1991-06-06 1993-07-06 Lsi Logic Corporation Method of forming late isolation with polishing
US5498565A (en) * 1991-11-29 1996-03-12 Sony Corporation Method of forming trench isolation having polishing step and method of manufacturing semiconductor device
JPH05258017A (ja) * 1992-03-11 1993-10-08 Fujitsu Ltd 半導体集積回路装置及び半導体集積回路装置の配線レイアウト方法
US5229316A (en) * 1992-04-16 1993-07-20 Micron Technology, Inc. Semiconductor processing method for forming substrate isolation trenches
US5265378A (en) * 1992-07-10 1993-11-30 Lsi Logic Corporation Detecting the endpoint of chem-mech polishing and resulting semiconductor device
US5278105A (en) * 1992-08-19 1994-01-11 Intel Corporation Semiconductor device with dummy features in active layers

Also Published As

Publication number Publication date
JPH10512098A (ja) 1998-11-17
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EP0791227A1 (en) 1997-08-27

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