KR970053983A - Cob 구조를 구비한 dram 셀의 캐패시터 제조방법 - Google Patents
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Abstract
COB 구조를 구비한 DRAM 셀의 캐패시터 제조방법에 대해 기재되어 있다. 이는, 반도체기판에 필드산화막을 형성하는 공정과, 트랜지스터를 형성하는 공정과, 제1 층간 절연막 및 제1 층간 절연막에 대하여 식각 선택비가 높은 제2 층간 절연막을 차례로 형성하는 공정과, 콘택 패턴을 사용하여 제2 층간 절연막을 선택적으로 식각하는 공정과, 제3 층간 절연막을 형성하는 공정과, 제3 층간 절연막 위에 스토리지 노드를 형성하기 위한 포토레지스트 패턴을 형성하는 공정과, 포토레지스트 패턴과 제2 층간 절연막을 식각 마스크로 사용하여 제3 층간 절연막 및 제1 층간 절연막을 동시에 선택적으로 식각함으로써 트랜지스터의 소오스 영역을 노출시키는 공정과, 노출된 소오스 영역과 연결되는 스토리지 노드를 형성하는 공정을 구비함을 특징으로 한다. 따라서, 스토리지 노드를 형성하기 위한 콘택트 홀과 스토리지 노드 패턴 간의 미스 얼라인먼트시 발생하던 결함을 제거할 수 있게 된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3a도 내지 제3e도는 본 발명에 따른 COB 구조를 구비한 DRAM 셀의 캐패시터 제조방법을 나타낸 공정순서도이다.
제4a도 및 제4b도는 본 발명에 따른 COB 구조를 구비한 DRAM 셀의 캐패시터 제조방법시 미스 얼라인먼트의 영향을 나타낸 평면도 및 상기 제4a도의 X-X' 방향으로 잘라 본 단면도이다.
Claims (5)
- 제1 도전형의 반도체기판에 소자형성영역과 분리영역을 정의하기 위하여 필드산화막을 형성하는 공정; 상기 반도체기판 상에 정보전달용 트랜지스터를 형성하는 공정; 상기 트랜지스터를 보호하기 위하여 제1 층간 절연막 및 상기 제1 층간 절연막에 대하여 식각 선택비가 높은 제2 층간 절연막을 차례로 형성하는 공정; 스토리지 노드를 형성하기 위한 콘택 패턴을 사용하여 상기 제2 층간 절연막을 선택적으로 식각하는 공정; 상기 제2 층간 절연막의 식각공정 후 결과물 전면에 제3 층간 절연막을 형성하는 공정; 상기 제3 층간 절연막위에 스토리지 노드를 형성하기 위한 포토레지스트 패턴을 형성하는 공정; 상기 포토레지스트 패턴과 제2 층간 절연막을 식각 마스크로 사용하여 상기 제3 층간 절연막 및 제1 층간 절연막을 동시에 선택적으로 식각함으로써, 상기 정보전달용 트랜지스터의 소오스 영역의 일부분을 노출시키는 공정; 및 상기 노출된 소오스 영역과 연결되는 스토리지 노드를 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 COB 구조를 구비한 DRAM 셀의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제1 층간 절연막과 제3 층간 절연막은 실리콘 옥사이드 계열의 절연막인 것을 특징으로 하는 COB 구조를 구비한 DRAM 셀의 캐패시터 제조방법.
- 제2항에 있어서, 상기 제2 층간 절연막은 실리콘 나이트라이드 혹은 알루미늄 옥사이드인 것을 특징으로 하는 COB 구조를 구비한 DRAM 셀의 캐패시터 제조방법.
- 제3항에 있어서, 상기 스토리지 노드는, 상기 소오스 영역의 노출공정에 사용된 포토레지스트 패턴을 제거한 후, 결과물 전면에 도전층을 형성하는 단계와 상기 도전층 전면에 대하여 CMP 공정을 실시함으로써 각각의 스토리지 노드를 분리하는 단계를 포함하여 형성되는 것을 특징으로 하는 COB 구조를 구비한 DRAM 셀의 캐패시터 제조방법.
- 제4항에 있어서, 상기 도전층은 불순물이 도우핑된 다결정실리콘, 혹은 금속, 혹은 금속 옥사이드, 혹은 금속 나이트라이드, 혹은 금속 옥시 나이트라이드, 혹은 이들의 복합층인 것을 특징으로 하는 COB 구조를 구비한 DRAM 셀의 캐패시터 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950046035A KR0168334B1 (ko) | 1995-12-01 | 1995-12-01 | Cob 구조를 구비한 dram 셀의 캐패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950046035A KR0168334B1 (ko) | 1995-12-01 | 1995-12-01 | Cob 구조를 구비한 dram 셀의 캐패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970053983A true KR970053983A (ko) | 1997-07-31 |
| KR0168334B1 KR0168334B1 (ko) | 1998-12-15 |
Family
ID=19437347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950046035A KR0168334B1 (ko) | 1995-12-01 | 1995-12-01 | Cob 구조를 구비한 dram 셀의 캐패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0168334B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101128721B1 (ko) * | 2004-12-30 | 2012-03-26 | 매그나칩 반도체 유한회사 | 엠디엘 소자의 스토리지노드콘택 형성 방법 |
-
1995
- 1995-12-01 KR KR1019950046035A patent/KR0168334B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101128721B1 (ko) * | 2004-12-30 | 2012-03-26 | 매그나칩 반도체 유한회사 | 엠디엘 소자의 스토리지노드콘택 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0168334B1 (ko) | 1998-12-15 |
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