KR100628624B1 - 바이폴라 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 일실시예에 따르면, 바이폴라 트랜지스터는 상부면을 갖는 베이스를 포함한다. 이 바이폴라 트랜지스터는 일실시예에서 제 1 및 제 2 링크 스페이서 사이에 위치하는 희생층을 더 포함한다. 바이폴라 트랜지스터는 또한 희생층 상에 위치한 부합층을 포함한다. 이 부합층은, 예를 들어 실리콘 산화물을 포함할 수도 있다. 이 실시예에 따르면, 바이폴라 트랜지스터는 부합층, 희생층 및 베이스 상에 위치한 희생 평탄층을 더 포함한다. 희생 평탄층은 제 1 및 제 2 링크 스페이서 사이의 제 1 영역에 제 1 두께를 가지며, 제 1 및 제 2 링크 스페이서 위부의 제 2 영역에 제 2 두께를 갖는데, 제 2 두께는 일반적으로 제 1 두께보다 더 크다. 다른 실시예로서 전술한 바이폴라 트랜지스터를 획득하기 위한 방법이 있다.
Description
본 출원은 2000년 11월 22일 출원되었으며 본 출원의 양수인에게 양도된 발명의 명칭이 "Method for Fabricating a Self-Aligned Emitter in a Bipolar Transistor"인 계류중인 관련 미국 특허 출원 제 09/721,344 호를 참조로서 완전히 포함한다.
본 발명은 반도체 디바이스 제조 분야에 관한 것이다. 보다 구체적으로는 본 발명은 바이폴라 트랜지스터의 제조에 관한 것이다.
현대의 전자 디바이스의 속도가 증가하고 크기 및 가격이 감소함에 따라, 반도체 제조업자는 이들 디바이스를 위한 저비용의 고속이며 소형인 트랜지스터를 제공하기 위해 도전하고 있다. 이러한 도전을 위해, 반도체 제조업자는 바이폴라 트랜지스터의 이미터 폭과 같은 반도체 웨이퍼 상의 트랜지스터의 성능에 큰 영향을 미치는 피처(feature)의 크기를 정확하게 조절해야 한다. 또한, 바이폴라 트랜지스터의 여러 부분들은 바이폴라 트랜지스터가 성능 요건을 만족시키도록 적절하게 정렬되어야 한다. 예를 들면, 베이스 저항의 불필요한 증가를 막기 위해 헤테로 접합 바이폴라 트랜지스터(HBT; heterojunction bipolar transistor) 내의 이미터 및 외부(extrinsic) 베이스 주입이 적절하게 정렬되어야 한다.
HBT와 같은 바이폴라 트랜지스터에 대한 종래의 제조 공정에서, 반도체 제조업자는 일반적으로 임계 치수 또는 "CD"라고 지칭되는 바이폴라 트랜지스터의 이미터 폭을 조절하기 위해 제 1 포토마스크를 이용한다. 제 2 포토마스크는 제 1 포토 마스크와 적절하게 정렬되어야 하는데, 바이폴라 트랜지스터의 강하게 도핑된 외부 베이스 영역의 경계를 결정하기 위해 사용된다. 두 개의 포토마스크의 오정렬은 무엇보다도 바이폴라 트랜지스터의 링크 베이스 영역 양단의 거리, 즉 베이스-이미터 접합과 외부 베이스 영역 사이의 영역이 예측할 수 없는 형식으로 변하게 한다. 항상 두 포토마스크의 정렬 내에는 에러의 여기가 항상 존재하기 때문에, 링크 베이스 영역 양단의 거리는 오정렬을 고려하여 증가해야 한다. 이 때문에, 예를 들어 베이스 저항이 불필요하게 증가하게 된다. 또한, 전술한 두 개의 포토마스크 제조 공정에서, 제 1 포토마스크는 바이폴라 트랜지스터의 이미터 폭을 조절하도록 정확하게 제어되어야 한다. 또한, 두 포토마스크의 오정렬은 제조 수율을 감소시킬 수 있으며, 이에 따라 제조 비용이 증가할 수 있다.
링크 베이스 및 외부 베이스를 바이폴라 트랜지스터 디바이스 내의 이미터에 정렬시키는 문제를 해결하기 위해 다른 제조 공정 및 툴이 시도되었다. 한 방법은 내부 스페이서를 사용하는 한편 선택적인 에피택시를 사용하는 것을 요구한다. 선택적인 에피택시의 문제점은 현재 큰 부피의 반도체 디바이스의 형성에 사용되지 않는다는 것이다. 선택적인 에피택시의 다른 문제점은 선택적인 에피택셜 증착이 산화물 영역 상에서가 아니라 실리콘 영역 상에서만 발생한다는 것이다. 대부분의 공정 모니터링은 산화물 영역에서 이루어지기 때문에, 선택적인 에피택셜은 결국 공정 모니터링 능력에 있어 실질적인 손실을 가져온다. 내부 스페이서를 사용하면, 이미터 폭의 변동성이 다른 방법들보다 더 크며 따라서 이미터 폭의 조절에 있어서의 어느 정도의 정확도가 소실되어 버린다고 하는 추가의 문제점이 발생한다.
또한, 바이폴라 디바이스의 피처 크기가 감소함에 따라 바이폴라 트랜지스터의 이미터 폭과 같은 어떠한 피처의 크기를 정확하게 조절하는 것이 중요하며 더욱 어려워진다.
따라서, 당해 기술에서, 링크 베이스 영역, 고유(intrinsic) 베이스 영역, 베이스-이미터 접합을 형성하고 강하게 도핑된 외부 베이스 영역을 주입하기 위해 별도의 포토마스크의 정렬에 의존하지 않는 바이폴라 트랜지스터에 대한 제조 공정이 요구된다.
본 발명은 자기 정렬된 바이폴라 트랜지스터의 제조 방법 및 관련 구조물에 관한 것이다. 본 발명은 링크 베이스 영역, 고유 베이스 영역, 베이스-이미터 접합을 형성하고 바이폴라 트랜지스터의 강하게 도핑된 외부 베이스 영역을 주입하기 위해 별도의 포토마스크의 정렬에 의존하지 않는 바이폴라 트랜지스터에 대한 제조 공정에 대한 요구를 해결한다.
일실시예에 따르면, 바이폴라 트랜지스터는 상부면을 갖는 베이스를 포함한다. 바이폴라 트랜지스터는, 예를 들면 헤테로 접합 바이폴라 트랜지스터, 실리콘-게르마늄 헤테로 접합 바이폴라 트랜지스터, 또는 실리콘-게르마늄-카본 헤테로 접합 바이폴라 트랜지스터일 수도 있다. 바이폴라 트랜지스터는 일실시예에서 제 1 및 제 2 링크 스페이서 사이에 위치하는 희생층(sacrificial post)를 더 포함한다. 바이폴라 트랜지스터는 또한 희생층 위에 위치한 부합층을 포함한다. 부합층은 예를 들어 실리콘 산화물을 포함할 수도 있다.
이 실시예에 따르면, 바이폴라 트랜지스터는 부합층, 희생층, 및 베이스 위에 위치한 희생 평탄층을 더 포함한다. 희생 평탄층은, 예를 들어 BARC("bottom anti-reflective coating")와 같은 유기 재료를 포함할 수도 있다. 희생 평탄층은 희생층 위에 예를 들어 0.0 Å보다 크고 2500.0 Å보다 작은 두께를 가질 수도 있다. 희생 평탄층은 제 1 및 제 2 링크 스페이스 사이의 제 1 영역 내에 제 1 두께를 가지며, 제 1 및 제 2 링크 스페이서 외부의 제 2 영역 내에 제 2 두께를 가지며, 여기서 제 2 두께는 일반적으로 제 1 두께보다 더 크다. 제 2 두께는, 예를 들어 500.0Å 내지 3500.0Å일 수도 있다. 다른 실시예에서, 본 발명은 전술한 바이폴라 트랜지스터를 획득하는 방법을 제공한다. 본 발명의 다른 특징 및 이점은 다음의 상세한 설명 및 첨부 도면을 검토하면 보다 쉽게 이해할 수 있을 것이다.
도 1은 본 발명의 실시예를 실시하기 위해 취해진 단계들을 적용하기 전에 전형적인 바이폴라 트랜지스터의 특징들 중 일부의 단면을 도시한 도면.
도 2는 본 발명의 일실시예를 실시하기 위해 취해진 단계들을 도시한 순서도.
도 3a는 도 2의 임의의 단계에 대응하는, 본 발명의 일실시예에 따라 처리된 웨이퍼의 일부를 포함하는 단면을 도시한 도면.
도 3b는 도 2의 임의의 단계에 대응하는, 본 발명의 일실시예에 따라 처리된 웨이퍼의 일부를 포함하는 단면을 도시한 도면.
도 3c는 도 2의 임의의 단계에 대응하는, 본 발명의 일실시예에 따라 처리된 웨이퍼의 일부를 포함하는 단면을 도시한 도면.
도 3d는 도 2의 임의의 단계에 대응하는, 본 발명의 일실시예에 따라 처리된 웨이퍼의 일부를 포함하는 단면을 도시한 도면.
본 발명은 자기 정렬된 바이폴라 트랜지스터 제조 방법 및 관련 구조물에 관한 것이다. 다음의 설명은 본 발명의 실시에 관한 정보를 포함한다. 당업자들은 본 발명이 본 출원에서 특별히 논의한 것과 다른 방식으로 실시될 수도 있음을 알 수 있을 것이다. 또한, 본 발명의 일부 특정한 세부사항은 본 발명을 혼동하지 않도록 하기 위해 논의하지 않는다. 본 명세서에 개시되어 있지 않는 특정 세부사항은 당업자들의 지식 수준 내에 있다.
본 명세서의 도면 및 이들과 관련된 상세한 설명은 단지 본 발명의 실시예일 뿐이다. 간결성을 유지하기 위해, 본 발명의 원리를 이용하는 본 발명의 다른 실시예는 본 명세서에 특별히 설명하지 않고 도면에 특별히 도시하지도 않는다. 본 명세서에서 논의하는 재료 및 공정의 몇몇 예는 2000년 11월 22일 출원되어 본 출원의 양수인에게 양도된, 발명의 명칭이 "Method for Fabricating a Self-Aligned Emitter in a Bipolar Transistor"인 계류중인 관련 미국특허 출원 제 09/721,344 호에 개시되어 있다. 이 계류중인 출원의 내용은 본 명세서에 참조로서 완전히 인용된다.
도 1은 전형적인 구조물(100)로서 본 발명을 설명하기 위해 이용된다. 일부 세부사항 및 특징부는 도 1에서 생략되었는데, 이것은 당업자들에게 자명한 사항이다. 구조물(100)은 바이폴라 트랜지스터의 컬렉터(102) 및 베이스(120)를 포함한다. 본 발명은 일반적으로 헤테로 접합 바이폴라 트랜지스터("HBT")를 포함하는 어떠한 바이폴라 트랜지스터에도 적용된다. 예를 들면, 본 발명은 실리콘, 실리콘-게르마늄, 갈륨-아스나이드(gallium-arsenide) 또는 기타 재료를 포함하는 NPN 또는 PNP HBT에 적용된다. 특히, 본 발명은 확산 억제제로서 탄소를 사용하는 실리콘-게르마늄-카본 HBT에 적용된다. 그러나, 본 명세서는 본 발명의 일실시예를 설명할 목적으로 특별히 실리콘-게르마늄("SiGe") NPN 바이폴라 트랜지스터를 참고로 한다. 본 실시예에서, 컬렉터(102)는 당해 분야에서 공지되어 있는 방식으로 도펀트 확산 공정을 이용하여 형성할 수 있는 N형 단결정 실리콘이다. 본 실시예에서, 베이스(120)는 P형 SiGe 단결정으로서, 이것은 저압 화학 기상 증착("LPCVD") 공정으로 에피택셜 방식으로 증착될 수도 있다. 베이스(120)는, 전술한 P형 도핑을 달 성하기 위해 붕소 이온이 주입될 수도 있다. 도 1에서 알 수 있듯이, 베이스(120)는 컬렉터(102)의 상부에 위치하여 이 컬렉터와 접합을 형성한다. 본 실시예에서, 베이스 컨택트(122)는 다결정 SiGe로서 LPCVD 공정으로 에피택셜 방식에의해 증착될 수도 있다. 베이스(120) 및 베이스 컨택트(122)는 접촉 다결정 재료와 베이스 단결정 재료 사이의 계면(124)에서 서로 접속된다. 베이스(120)는 상부면(126)을 포함한다.
도 1에 도시된 바와 같이, N+ 형 재료로 이루어진, 즉 비교적 강하게 도핑된 N형 재료의 매립층(106)이 공지되어 있는 방식으로 실리콘 기판(107) 내에 형성된다. 또한 N+형 재료로 이루어진 컬렉터 싱커(108)가, 컬렉터 싱커(108)의 표면으로부터 아래로 매립층(106)까지 높은 농도의 도펀트의 확산에 의해 형성된다. 매립층(106)은 컬렉터 싱커(108)와 함께, 컬렉터(102)로부터 매립층(106) 및 컬렉터 싱커(108)를 통해 컬렉터 컨택트(컬렉터 컨택트는 도 1에 도시되어 있지 않음)로 저 저항 전기 경로를 제공한다. 깊은 트렌치(112) 및 필드 산화물 격리 영역(114, 115, 116)은 실리콘 이산화물(SiO2) 재료로 이루어질 수도 있으며, 당해 기술 분야에 공지되어 있는 방식으로 형성된다. 깊은 트렌치(112) 및 필드 산화물 격리 영역(114, 115, 116)은 당해 기술 분야에 공지되어 있는 방식으로 실리콘 기판(107) 상의 다른 디바이스로부터 절연된다. 이와 같이, 도 1은 베이스(120) 위에 N형 다결정 실리콘으로 이루어진 이미터를 형성하기 전 단계에서 바이폴라 트랜지스터를 형성하는데 사용된 여러 특징부 및 구성 요소를 포함하는 구조물(100)을 나타낸다.
도 2는 본 발명의 일실시예에 따른, 구조물(100)을 포함하는 웨이퍼를 처리하는 단계들을 도시한 순서도(200)이다. 당업자들에게 자명한 일부 세부 사항 및 특징부는 순서도(200)에서 생략하였다. 예를 들면, 하나의 단계는 하나 이상의 부 단계로 이루어질 수도 있으며 또는 공지되어 있는 특별한 장비나 재료를 수반할 수도 있다.
순서도(200)에 도시된 단계 270 내지 288은 본 발명의 일실시예를 설명하기에 충분하며, 본 발명의 다른 실시예는 순서도(200)에 도시한 것과 다른 단계들을 이용할 수도 있다. 순서도(200)에 도시된 처리 단계들은 단계 270 이전에 도 1에 도시된 구조물(100)을 포함하는 웨이퍼 상에서 수행된다. 특히, 웨이퍼는 베이스(120)의 상부면을 포함하며, 이 위에서 N형 다결정 실리콘으로 이루어진 이미터가 "이미터 윈도우 개구(emitter window opening)" 내에 형성된다.
이제 도 3a를 참고하면, 도 3a의 구조물(300)은 도 1의 구조물(100)의 일부를 도시한 것이다. 베이스(120) 및 구조물(100)의 상부면(126)은 구조물(300) 내에 베이스(320) 및 상부면(326)으로 각각 도시되어 있다. 단순화를 위해, 베이스 컨택트(122), 계면(124), 컬렉터(102), 매립층(106), 실리콘 기판(107), 컬렉터 싱커(108), 깊은 트렌치(112) 및 필드 산화물 영역(114, 115, 116)과 같은 다른 특징부는 구조물(300)에 도시되어 있지 않다. 이와 같이, 구조물(300)은 베이스(320)의 상부면(326)을 포함하는 웨이퍼의 일부를 나타내며, 이 위에 N형 다결정 실리콘으로 이루어진 이미터가, 도 2의 순서도(200)에 도시된 본 발명의 일실시예에 따라서 웨이퍼를 처리하기 전에, 이미터 윈도우 개구 내에 형성된다. 특히, 구조물 (300)은 순서도(200)의 단계 270을 처리하기 전의 웨이퍼의 일부를 나타낸다.
도 3a, 3b, 3c, 3d를 참조하면, 구조물(370, 372, 374, 376, 378, 380, 382, 384, 386, 388)은 기판(300) 상에서 도 2의 순서도(200)의 단계 270, 272, 274, 276, 278, 280, 282, 284, 286, 288을 수행한 결과를 나타낸다. 예를 들면, 구조물(370)은 단계 270의 처리 후의 구조물(300)을 나타내고, 구조물(372)은 단계 272의 처리 후의 구조물(370)을 나타낸다.
도 2의 단계 270 및 도 3a의 구조물(370)을 가지고 계속하면, 순서도(200)의 단계 270은 베이스(320)의 상부면(324) 상의 베이스 산화물층(304) 위에 희생층(302)을 형성하는 것을 포함한다. 베이스(320)는 고유 베이스 영역(309), 링크 베이스 영역(310), 및 외부 베이스 영역(312)을 포함한다. 공지되어 있는 바와 같이, 희생층(302)은 다결정 실리콘 층을 패터닝 및 에칭함으로써 형성될 수도 있고, 화학 기상 증착("CVD")에 의해 베이스 산화물층(304) 위에 증착될 수도 있다. 여기서 설명한 본 발명의 일실시예에서는 다결정 실리콘이 사용되지만, 포토마스크 또는 기타 패터닝 기법을 이용하여 정확한 패터닝을 하기에 적합한 임의의 재료층이 사용될 수도 있음은 명백하다. 적절한 재료는 임시 재료층, 즉 희생층(302)을 형성하며, 이것은 공정의 나중 단계에서 이미터를 형성하기 전에 에칭된다. 보다 양호한 제어를 위해 그리고 최소의 가능한 이미터 폭을 제공하기 위해, 포토레지스트로 희생층(302)을 패터닝하기 전에 반사 방지 코팅(ARC)층(306)이 다결정 실리콘 층 위에 증착될 수 있다. 예를 들면, ARC 층(306)은 실리콘 질산화물로 이루어질 수도 있다. 일실시예에서는, ARC 층(306)이 사용되지 않을 수도 있다. 희생층 (302)의 높이는 예를 들어 약 500.0 내지 3500.0 Å일 수 있다.
이하에서 알 수 있듯이, 희생층의 폭(308)은 본 발명의 일실시예에 따른 일련의 단계의 결과로서 형성된 바이폴라 트랜지스터의 이미터의 폭을 결정한다. 베이스 산화물층(304)은 희생층(302)을 형성하기 위해 사용된 에칭 동안에 베이스(320)가 손상되지 않도록 한다. 베이스 산화물층(304)은 실리콘 산화물층을 증착하여 형성할 수도 있으며, 예를 들어 약 350.0℃ 내지 450.0℃의 온도에서 PECVD 공정으로 증착될 수도 있다. 일실시예에서, 베이스 산화물층(312)은 약 80.0Å의 두께를 갖는다. 일실시예에서, 링크 베이스 영역(310)은 링크 베이스 영역(310)의 저항을 감소시키거나 제어하기 위해 이온 주입에 의해 약하게 도핑될 수도 있다. 이온 주입 도핑은 베이스 산화물층(304)을 통해 이루어질 수 있으며, 마스크로서 희생층(302)을 사용한다. 링크 베이스 영역(310)의 도핑은 이와 같이 자기 정렬된다는 점에 주의하라. 즉 링크 베이스 영역(310)의 도핑은 희생층9302)의 에지에 의해 규정되며, 포토마스크의 정렬에 의존하지 않는다. 순서도(200)의 단계 270의 결과는 도 3a의 구조물(370)로 나타난다.
도 2의 단계 272 및 도 3a의 구조물(372)을 참조하면, 순서도(200)의 단계 272에서, 실리콘 산화물과 같은 부합 유전체층(conformal layer of dielectric)이 희생층(302) 상에 증착된다. 예를 들면, 낮은 온도 및 압력에서 플라즈마 강화 화학 기상 증착(PECVD) 공정을 이용하여 실리콘 산화물이 증착될 수 있다. 증착된 부합 실리콘 산화물층은 에치백되어 산화물 스페이서 쌍, 즉 링크 스페이서(314, 316)를 형성한다. "에치백(etch back)" 공정 동안에 링크 스페이서(314, 316) 외 부의 베이스 산화물층(304)의 일부가 또한 에치백된다. 예를 들면, CF4/CHF3 에칭과 같은 염소 기반의 에칭제를 이용하여 실리콘 산화물의 부합층을 이방적으로 에칭함으로써, 링크 스페이서(314, 316)가 형성될 수 있다. 외부 베이스 영역(312)의 경계부를 결정하는 링크 스페이서(314, 316)의 에지 위치는 에치백 전에 부합 실리콘 산화물층의 증착 두께의 제어에 의해 결정된다. 링크 스페이서(314, 316)의 높이는, 예를 들어 희생층(302)의 높이에 의해 제어될 수도 있다.
링크 스페이서(314, 316)가 형성된 후, 외부 베이스 영역(312)의 저항을 감소시키기 위해 외부 베이스 영역(312)이 이온 주입에 의해 도핑된다. 이온 주입 도핑은 마스크로서 희생층(302) 및 링크 스페이서(314, 316)를 사용한다. 따라서, 노출된 외부 베이스 영역(312)의 도핑이 링크 스페이서(314, 316)의 에지에 의해 규정되고 포토마스크의 정렬에 의존하지 않기 때문에, 외부 베이스 영역(312)의 도핑이 자기 정렬된다. 외부 베이스 영역(312)의 이온 주입에 의해 외부 베이스 영역(312) 내에서 강하게 도핑된 P+ 주입 영역(318)이 형성된다. 일실시예에서, 주입된 영역(318)을 형성하는데 사용된 도펀트는 붕소일 수 있다. 도 3a를 참조하면, 순서도(200)의 단계 272의 결과가 구조물(372)로 도시되어 있다.
도 2의 단계 274 및 도 3b의 구조물(374)을 가지고 계속하면, 순서도(200)의 단계 274에서, 부합 산화물층(322)이 희생층(302) 상의 ARC 층(306), 링크 스페이서(314, 316) 및 베이스(320)의 상부면(326) 상에 증착된다. 예를 들면, 부합 산화물층(322)은 실리콘 산화물 또는 기타 유전체를 포함할 수도 있다. 도 3b를 참 조하면, 순서도(200)의 단계 274의 결과가 구조물(374)로 도시되어 있다.
도 2의 단계 276 및 도 3b의 구조물(376)을 가지고 계속하면, 순서도(200)의 단계 276에서, 희생 평탄층(324)이 부합 산화물층(322) 상에 증착된다. 본 실시예에서, 희생 평탄층(324)은 스핀온 공정을 사용하여 부합 산화물층(322) 상에 증착된다. 희생 평탄층(324)은 희생층(302) 및 링크 스페이서(314, 316)와 같은 높은 구조물(376)을 얇게 코팅함으로써 "평탄화" 특성을 나타내며, 희생층(302) 및 링크 스페이서(314, 316)에 가까운 보다 깊은 특징부 상에는 보다 두꺼운 재료를 코팅한다. 예를 들어, 희생층(302) 상의 희생 평탄층(324)의 두께(328)는 0.0 Å 보다 크고 2500.0 Å보다 작을 수 있다. 반면에, 희생층 및 링크 스페이서 외부 영역과 같은 구조물(376)의 보다 깊은 특징부 상의 희생 평탄층(324)의 두께는 약 500.0 Å 내지 3500.0 Å 또는 희생층(302)의 높이에 따라서 훨씬 더 클 수도 있다. 본 실시예에서, 희생 평탄층(324)으로 표현된 "평탄화" 특성은 희생 평탄층(324)이 포함하는 재료 및 희생 평탄층(324)을 증착하는데 이용된 스핀온 공정의 결과로서 발생한다. 예를 들면, 희생 평탄층(324)이 포함하는 재료는 희생 평탄층(324)을 증착하는데 이용된 스핀온 공정 동안에 재료가 흐를 수 있도록 충분히 낮은 점도를 가져야 한다.
희생 평탄층(324)은, 예를 들어 탄소, 수소, 산소 및 일부 도펀트를 포함하는 유기 재료일 수 있다. 일실시예에서, 희생 평탄층(324)은 유기 BARC와 같은 유기 재료를 포함할 수 있다. 일실시에에서, 희생 평탄층(324)은 희생 평탄층(324)이 반사 방지 코팅층 작용을 하도록 하는 유기 재료를 포함할 수도 있다. 일실시 예에서, 희생 평탄층(324)은 건조 공정에 의해 증착될 수도 있는 유지 재료일 수도 있다. 이러한 실시예에서, 증착된 유기 재료는 가열되어 유기 재료가 구조물(376)의 높은 특징부로부터 멀어질 수 있으며, 구조물(376)의 보다 깊은 영역 내에 집중될 수 있다. 도 3b를 참조하면, 순서도(200)의 단계 276의 결과가 구조물(376)로 도시되어 있다.
도 2의 단계 278 및 도 3b의 구조물(378)을 가지고 계속하면, 순서도(200)의 단계 278에서, 마스크(330)가희생 평탄층(324) 상에 증착되고 이미터 윈도우 개구(332)가 마스크(330) 내에 패터닝된다. 본 실시예에서, 마스크(330)는 포토레지스트를 포함한다. 다른 실시예에서는, 마스크(330)는 당업자가 알고 있는 다른 적절한 재료를 포함할 수도 있다. 전술한 바와 같이, 희생 평탄층(324)은 희생층(302) 상에 얇은 재료층을 제공하고 링크 스페이서(314, 316)에 인접한 구조물(378)의 보다 깊은 영역 상에 보다 두꺼운 재료층을 제공한다. 따라서, 희생층(302)과 링크 스페이서(314, 316)가 후속 에칭 공정 동안에 먼저 노출되는 반면에 구조물(378)의 보다 깊은 영역은 희생 평탄층(324)에 의해 제공된 보다 두꺼운 재료층에 의해 보호되기 때문에, 이미터 윈도우 개구의 폭(338)은 링크 스페이서(314, 316)의 외부 에지 사이의 거리, 즉 폭(340)보다 더 클 수 있다. 일실시예에서, 이미터 윈도우 개구의 폭(338)은 폭(340), 즉 링크 스페이서(314, 316)의 외부 에지 사이의 거리보다 더 작을 수 있다.
이와 같이, 본 발명은 링크 스페이서(314, 316) 상에 각각 위치하는 이미터 윈도우 개구(332)의 에지(334, 336)를 요구하지 않으며, 따라서 링크 스페이서 (314, 316)는 후속 에칭 단계 동안에 링크 스페이서(314, 316) 아래의 구조물(378) 영역을 보호할 수 있다. 본 실시예에서, 희생 평탄층(324)의 두께(328)는 약 100.0Å의 최소 두께까지 감소되므로, 본 발명은 바람직하게는 이미터 윈도우 개구(332)의 폭의 유연성을 증가시킨다. 따라서, 이미터 윈도우 개구를 충분히 크게 만들 수 있게 함으로써, 본 발명은 바람직하게는 최소 크기 및 정렬의 정확도를 요구하는 이미터 윈도우 개구를 달성한다. 즉, 이미터 윈도우 개구의 폭(338)이 증가함에 따라 이미터 윈도우 개구(332)의 임계 치수 제어가 쉬워진다.
또한, 본 발명의 기법이 없다면, 이미터 윈도우 개구(332)의 중심이 희생층(302)의 중심과 적절하게 정렬되지 않는 경우에, 결과의 오정렬이 바람직하지 못한 장치 특성을 생성할 수 있으며, 이는 제조 수율을 떨어뜨린다. 예를 들면, 본 발명의 기법이 없다면, 이미터 윈도우 개구(332)의 중심과 희생층(302)의 중심의 오정렬이 이미터 윈도우 개구(332)의 에지(334) 또는 에지(336)를 희생층(302) 위의 영역에 너무 가깝게 위치시킬 수 있어, 바람직하지 못한 장치 특성을 생성할 수 있고 제조 수율을 떨어뜨릴 수 있다. 그러나, 본 발명에 따르면, 이미터 윈도우 개구(332)의 폭이 충분히 증가될 수 있어 이미터 윈도우 개구(332)의 중심과 희생층(302)의 중심 사이의 정렬 오류를 조절할 수 있다. 따라서, 본 발명은 바이폴라 트랜지스터의 제조를 용이하게 하며, 이에 따라 제조 수율을 증가시킬 수 있다.
희생층(302) 상의 희생 평탄층(324)의 두께(328)를 최소화하고, 충분히 큰 이미터 윈도우 개구 폭을 제공함으로써, 본 발명은 희생층(302) 위에 실제로 자기 정렬되는 이미터 윈도우 개구를 얻는다. 일실시예에서, 희생층(302) 위의 희생 평 탄층(324)의 두께는 마스크(330)가 요구되지 않도록 적절한 두께로 감소될 수 있다. 이 실시예에서, 두께는 예를 들어 약 10.0Å 정도이다. 이와 같이, 희생층(302) 상에 위치한 얇은 희생 평탄층(324)이 후속 단계에서 먼저 에칭되기 때문에, 결과의 이미터 윈도우 개구는 위생층(302) 상에 자기 정렬된다. 즉, 이미터 윈도우 개구를 희생층(302) 상에 정렬하는데 아무런 마스크도 요구되지 않는다. 도 3b를 참조하면, 순서도(200)의 단계 278의 결과는 구조물(378)로 도시되어 있다.
도 2의 단계 280 및 도 3c의 구조물(380)을 가지고 계속하면, 순서도(200)의 단계 280에서, 희생 평탄층(324)이 이미터 윈도우(332)에서 제거되어 부합 산화물층(322)을 노출하고 이미터 윈도우 개구(332)를 연장시킨다. 희생 평탄층(324)은, 예를 들어 부합적 산화물층(322)에 선택적인 플라즈마 에칭 및/또는 유황 습식 에칭(sulfuric wet etch) 공정을 이용하여 제거될 수도 있다. 도 3c를 참조하면, 순서도(200)의 단계 280의 결과는 구조물(380)로 도시되어 있다.
도 2의 단계 282 및 도 3c의 구조물(382)을 가지고 계속하면, 순서도(200)의 단계 282에서, 부합 산화물층(322) 및 ARC층(306)이 이미터 윈도우 개구(332)에서 제거되어 희생층(302)을 노출하고 이미터 윈도우 개구(332)를 더 연장시킨다. 예를 들면, 부합 산화물층(322) 및 ARC층(306)은 희생층(302) 상에서 중지하는 반응성 이온 에칭을 이용하여 제거될 수도 있다. 도 3c를 참조하면, 순서도(200)의 단계 282의 결과는 구조물(382)로 도시되어 있다.
도 2의 단계 284 및 도 3c의 구조물(384)을 가지고 계속하면, 순서도(200)의 단계 284에서, 희생층(302)이 이미터 윈도우 개구(332) 내에서 제거되어 베이스 산 화물층(304)을 노출시킨다. 희생층(302)은, 예를 들어 베이스 산화물층(304) 상에서 중지되는 염소 기반의 에칭(chlorine based etch)을 이용하여 제거될 수도 있다. 도 3c를 참조하면, 순서도(200)의 결과는 구조물(384)로 도시되어 있다.
도 2의 단계 286 및 도 3d의 구조물(386)을 가지고 계속하면, 순서도(200)의 단계 286에서, 마스크(330) 및 희생 평탄층(324)의 나머지 부분이 제거된다. 마스크(330) 및 희생 평탄층(324)은 2 단계 공정에서 제거된다. 1 단계에서, 마스크(330)는, 예를 들어 당해 기술 분야에 공지되어 있는 바와 같이 다운스트림 마이크로파 플라즈마 공정에서 플라즈마 에칭을 이용하여 제거될 수도 있다. 1 단계에서 사용된 플라즈마 에칭은 또한 희생 평탄층(334)을 제거한다. 2 단계에서, 당해 분야에 공지되어 있는 바와 같이 황산 습식 스트립(sulfuric acid wet strip) 공정을 이용하여 나머지 희생 평탄층(334) 재료가 제거될 수 있다. 도 3d를 참조하면, 순서도(200)의 단계 286의 결과는 구조물(386)로 도시되어 있다.
도 2의 단계 288 및 도 3d의 구조물(388)을 참조하면, 순서도(200)의 단계 288에서, 링크 스페이서(314) 및 링크 스페이서(316) 사이에 위치한 베이스 산화물층(304)의 부분이 제거되어 이미터 윈도우 개구(332)의 형성을 완성하고, 그 다음에 이미터(342)가 이미터 윈도우 개구(332) 내에 형성된다. 베이스 산화물층(304)은 플루오르화 수소(HF)와 같은 습식 스트립에 의해 제거될 수도 있다. 링크 스페이서(314, 316)의 상부는 부합 산화물층(322), ARC층(306) 및 희생층(302)을 제거하기 위해 사용된 이전의 에칭 공정에 의해 거칠어지는데, HF 딥(dip)에 의해 평탄해진다. 그 다음에, 이미터 윈도우 개구(332) 내의 베이스(320)의 상부면(326) 상 에 다결정 재료를 증착하여 이미터(342)가 형성한다. 일실시예에서, 이미터는 N형 다결정 실리콘을 포함할 수 있다. 이미터(342)의 폭(344)은 도 3a의 희생층의 폭(308)과 실질적으로 같다. 또한, 이미터(342)는 링크 스페이서(314, 316)에 의해 외부 베이스 영역(312)과 자기 정렬된다. 또한, 당해 기술 분야에서 공지되어 있는 바와 같이 이미터(342)를 패터닝하고, 컨택트를 형성하는 후속 단계 및 기타 단계들이 수행될 수 있다.
본 발명은 최소 임계 치수 제어를 요구하는 이미터 윈도우 개구를 제공하고 오정렬 오류에 대한 허용 오차를 증가시킴으로써, 제조를 용이하게 하는 자기 정렬된 바이폴라 트랜지스터의 제조 방법을 제공한다는 것을 이상의 상세한 설명에 의해 알 수 있을 것이다. 바이폴라 트랜지스터의 제조에 적용되는 것으로 본 발명을 설명하였지만, 개선된 정렬 오차 및 임계 치수 제어의 감소가 바람직한 유사한 상황에서 본 발명을 적용하는 방법은 당업자들이 쉽게 알 수 있을 것이다.
본 발명의 설명으로부터 본 발명의 범주 및 사상을 벗어나지 않고 본 발명의 개념을 실시하는데 다양한 기법이 이용될 수 있다. 또한, 특정 실시예를 참조하여 본 발명을 설명하였지만, 당업자라면 본 발명의 사상 및 범주를 벗어나지 않고 그 형식 및 세부사항에 변형이 이루어질 수 있음을 이해할 수 있을 것이다. 전술한 실시예는 모든 면에서 예시적인 것일 뿐 제한적인 것은 아니다. 따라서, 본 발명은 본 명세서에 개시한 특정 실시예에 한정되지 않고, 본 발명의 범주로부터 벗어나지 않고 많은 재구성, 변형 및 대체가 이루어질 수 있음에 유의하라.
이상, 자기 정렬된 바이폴라 트랜지스터의 제조 방법 및 관련 구조물을 설명 하였다.
Claims (31)
- 바이폴라 트랜지스터에 있어서,상부면(326)을 갖는 베이스(320)와,상기 베이스(320)의 상부면(326) 상에 위치한 제 1 및 제 2 링크 스페이서(314,316)와;상기 베이스(320)의 상부면(326)상의 상기 제 1 및 제 2 링크 스페이서(314,316) 사이에 위치한, 폭(308)을 갖는 희생층(302:sacrificial post)과,상기 희생층(302) 상에 위치한 부합층(322)과,상기 부합층(322), 상기 희생층(302) 및 상기 베이스(320) 상에 위치한 희생 평탄층(324:sacrificial planarizing layer)을 포함하고,상기 희생층(302)의 상기 폭(308)은 상기 바이폴라 트랜지스터의 이미터(342)의 폭(344)을 결정하는바이폴라 트랜지스터.
- 삭제
- 제 1 항에 있어서,상기 희생 평탄층(324)은 유기 재료를 포함하는바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 희생 평탄층(324)은 상기 희생층(302) 상에 0.0Å 보다 크고 2500.0Å 보다 작은 두께(328)를 갖는바이폴라 트랜지스터.
- 제 3 항에 있어서,상기 유기 재료는 유기 BARC인바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 제 1 및 제 2 링크 스페이서(314,316) 사이의 제 1 영역과, 상기 제 1 및 제 2 링크 스페이서(314,316)의 외부의 제 2 영역을 더 포함하고,상기 희생 평탄층(324)은 상기 제 1 영역 내의 제 1 두께(328)와 상기 제 2 영역 내의 제 2 두께를 가지며, 상기 제 2 두께는 상기 제 1 두께(328)보다 더 두꺼운바이폴라 트랜지스터.
- 제 6 항에 있어서,상기 제 2 두께는 500.0Å 보다 크고 3500.0Å 보다 작은바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 바이폴라 트랜지스터는 실리콘-게르마늄 헤테로 접합 바이폴라 트랜지스터인바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 바이폴라 트랜지스터는 실리콘-게르마늄-카본 헤테로 접합 바이폴라 트랜지스터인바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 부합층(322)은 실리콘 산화물을 포함하는바이폴라 트랜지스터.
- 바이폴라 트랜지스터 제조 방법에 있어서,베이스(320)의 상부면(326) 상에 희생층(302)을 제조하는 단계(270)와,상기 희생층(302)의 제 1 및 제 2 면 상에 제 1 및 제 2 링크 스페이서(314,316)를 각각 형성하는 단계(272)와,상기 희생층(302) 상에 부합층(322)을 형성하는 단계(274)와,상기 부합층(322), 상기 희생층(302) 및 상기 베이스(320) 상에 희생 평탄층(324)을 증착하는 단계(276)를 포함하고,상기 희생층(302)은 상기 바이폴라 트랜지스터의 이미터(342)의 형성 이전에 형성되는바이폴라 트랜지스터 제조 방법.
- 삭제
- 제 11 항에 있어서,상기 희생 평탄층(324) 상에 마스크(330)를 증착하는 단계(278)와,상기 마스크(330) 내에 이미터 윈도우 개구(332)를 패터닝하는 단계(278)를 더 포함하는바이폴라 트랜지스터 제조 방법.
- 제 11 항에 있어서,상기 희생 평탄층(324)은 유기 재료를 포함하는바이폴라 트랜지스터 제조 방법.
- 제 14 항에 있어서,플라즈마 에칭 및 유황 습식 에칭(sulfuric wet etch)으로 이루어진 그룹으로부터 선택된 공정에 의해 상기 희생 평탄층(324)을 제거하는 단계(280)를 더 포함하는바이폴라 트랜지스터 제조 방법.
- 제 14 항에 있어서,상기 유기 재료는 유기 BARC인바이폴라 트랜지스터 제조 방법.
- 제 11 항에 있어서,상기 희생 평탄층(324)은 스핀온 공정을 이용하여 증착되는바이폴라 트랜지스터 제조 방법.
- 제 13 항에 있어서,상기 이미터 윈도우 개구(332)의 폭(338)은 상기 희생층(302)의 폭(308)보다 더 큰바이폴라 트랜지스터 제조 방법.
- 제 13 항에 있어서,상기 이미터 윈도우 개구(332)의 폭(338)은 상기 희생층(302)의 폭(308)보다 더 작은바이폴라 트랜지스터 제조 방법.
- 제 13 항에 있어서,상기 이미터 윈도우 개구(332)의 폭(338)은 상기 희생층(302)의 폭(308)과 동일한바이폴라 트랜지스터 제조 방법.
- 제 11 항에 있어서,상기 희생 평탄층(324) 내에 이미터 윈도우 개구(332)를 에칭하는 단계(280)를 더 포함하는바이폴라 트랜지스터 제조 방법.
- 제 11 항에 있어서,상기 바이폴라 트랜지스터는 실리콘-게르마늄 헤테로 접합 바이폴라 트랜지스터인바이폴라 트랜지스터 제조 방법.
- 제 11 항에 있어서,상기 바이폴라 트랜지스터는 실리콘-게르마늄-카본 헤테로 접합 바이폴라 트랜지스터인바이폴라 트랜지스터 제조 방법.
- 바이폴라 트랜지스터에 있어서,상부면(326)을 갖는 베이스(320)와,상기 베이스(320)의 상부면(326) 상에 위치한, 폭(308)을 갖는 희생층(302)과,상기 희생층(302) 상에 위치한 부합층(322)과,상기 부합층(322), 상기 희생층(302) 및 상기 베이스(320) 상에 위치한 희생 평탄층(324)과,상기 희생 평탄층(324) 상에 위치하며 이미터 윈도우 개구(332)를 갖는 마스크(330)를 포함하고,상기 희생층(302)의 상기 폭(308)은 상기 바이폴라 트랜지스터의 이미터(342)의 폭(344)을 결정하는바이폴라 트랜지스터.
- 제 24 항에 있어서,상기 희생층(302)은 상기 베이스(320)의 상부면(326) 상의 제 1 및 제 2 링크 스페이서(314,316) 사이에 위치하는바이폴라 트랜지스터.
- 제 24 항에 있어서,상기 희생 평탄층(324)은 유기 재료를 포함하는바이폴라 트랜지스터.
- 제 26 항에 있어서,상기 유기 재료는 유기 BARC인바이폴라 트랜지스터.
- 제 25 항에 있어서,상기 제 1 및 제 2 링크 스페이서(314,316) 사이의 제 1 영역과, 상기 제 1 및 제 2 링크 스페이서(314,316)의 외부의 제 2 영역을 더 포함하고,상기 희생 평탄층(324)은 상기 제 1 영역 내의 제 1 두께(328)와 상기 제 2 영역 내의 제 2 두께를 가지며, 상기 제 2 두께는 상기 제 1 두께(328)보다 더 두꺼운바이폴라 트랜지스터.
- 제 24 항에 있어서,상기 이미터 윈도우 개구(332)는 상기 희생층(302)의 상기 폭(308)보다 큰 폭(338)을 갖는바이폴라 트랜지스터.
- 제 24 항에 있어서,상기 이미터 윈도우 개구(332)는 상기 희생층(302)의 상기 폭(308)보다 작은 폭(338)을 갖는바이폴라 트랜지스터.
- 제 24 항에 있어서,상기 이미터 윈도우 개구(332)는 상기 희생층(302)의 상기 폭(308)과 동일한 폭(338)을 갖는바이폴라 트랜지스터.
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2003
- 2003-07-03 KR KR1020057002248A patent/KR100628624B1/ko not_active IP Right Cessation
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| KR20050052463A (ko) | 2005-06-02 |
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