JP2010287864A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】透過膜に覆われた状態でも画像認識精度の低下を抑制し得るアライメントマークを備えた半導体装置、および半導体装置の製造方法を得る。
【解決手段】アライメントマーク１１のマーク本体領域１５にストライプ状の周期構造を形成する。その周期構造により、位置合わせのための撮像時の照射光の反射が大幅に抑制され、マーク本体領域１５の輝度が低くなる。一方、マーク本体領域１５の周囲のベース領域１７は、反射性に優れ、輝度が高くなる。その結果、コントラストが良好になり、画像認識精度が向上する。さらに、マーク本体領域１５での照射光の反射が大幅に抑制されるため、アライメントマーク１１を光透過性の膜が覆っている場合でも、薄膜による干渉等によってコントラストが低下しにくくなっており、画像認識精度の低下を抑制し得る。
【選択図】図２

Description

本発明は、半導体装置の製造工程における半導体基板の位置合わせに使用されるアライメントマークを有する半導体装置及びアライメントマークの製造工程を含む半導体装置の製造方法に関する。

アライメントマークは、半導体ウエハ（あるいは半導体基板）上に形成されたマークであり、ＩＣ（集積回路）等の半導体装置の製造工程（例えば、露光工程、マウント工程等）において、半導体ウエハ等を位置合わせ（アライメント）するために用いられている。その位置合わせにおいて、アライメントマークが撮像されるとともに画像認識され、アライメントマークの位置が検出される。

ところが、アライメントマークが透光性の膜（透過膜）に覆われている場合に、透過膜の厚さのばらつきによってアライメントマークの画像認識精度が低下するという問題があった。その問題に対し、アライメントマーク本体領域と、その周辺領域との輝度の差を大きくすることで、それら２つの領域のコントラストを高め、アライメントマークの画像認識精度の向上を図る技術が提案されている。

下記特許文献１には、半導体装置のマウント工程、ボンディング工程等に用いられるアライメントマークが記載されている。そのアライメントマークは、アライメントマーク本体領域が平滑な表面を有する電極材料によって形成され、マークの周辺領域にはライン幅が１μｍ〜３μｍ程度のストライプ状のパターンが形成されている。そのため、マーク本体領域は照射光を正反射することで明るく撮像され、周辺領域は照射光を拡散反射することによって暗く撮像される。その結果、マーク本体領域と周辺領域とのコントラストが高まり、アライメントマークの画像認識精度を高めることができる。また、アライメントマークが透光性の保護膜に覆われて多少コントラストが悪化した場合でも、アライメントマークを精度よく画像認識することができるとされている。

特開２０００−１８２９１４号公報

近年、半導体集積回路の高集積化、高機能化、及び高速化に伴い、前述の位置合わせにおける認識精度や認識速度の向上が求められており、アライメントマークの画像認識精度のさらなる向上が求められている。例えば、アライメントマークを覆う透光性の膜（透過膜）に起因する画像認識精度の低下をさらに抑制することが求められている。なお、透過膜に起因する画像認識精度の低下は、透過膜を薄膜とする干渉が生じてコントラストが低下するために生じると推測される。コントラストが低下すると、アライメントマークを精度よく認識できず、エラーが誘発される場合がある。

また、マウント工程等以外の製造工程においても、アライメントマークが透過膜（レジスト膜、絶縁膜等）で覆われている状態で撮像されることが多く、そのような場合にも画像認識精度の低下を抑制することが求められている。
このような事情に鑑み、本発明は、透過膜に覆われた表面状態での画像認識処理において、画像認識精度の低下を抑制し得るアライメントマークを備えた半導体装置、および上記アライメントマークの製造工程を含む半導体装置の製造方法を得ることを目的とする。

（１）前記の目的を達成するため、本発明にかかる半導体装置は、半導体基板と、当該半導体基板上に形成されたアライメントマークと、そのアライメントマークの周囲の領域である周辺領域とを含み、前記アライメントマークと前記周辺領域との一方に周期構造が形成され、他方に周期構造が形成されておらず、前記周期構造が、各々の幅が可視光の最大波長以下にされ、かつ、互いに隣合うものが可視光の最大波長以下の距離を隔てて幅方向に配列された複数の第１部分と、前記隣合う第１部分の間に存する第２部分とによって構成されるとともに、前記複数の第１部分と前記第２部分との一方が導体と半導体との少なくとも一方からなる部分とされ、前記複数の第１部分と前記第２部分との他方が光透過性を有する部分とされたことを特徴とする。

（２）前記の目的を達成するため、本発明にかかる半導体装置の製造方法は、半導体ウエハ上にアライメントマークを形成するマーク形成工程を含み、前記マーク形成工程が、 前記アライメントマーク形状を成す半導体ウエハ上の領域であるマーク本体領域およびそのマーク本体領域の周囲の領域である周辺領域に、導体と半導体との少なくとも一方からなる導電膜と、光透過性の透過膜との一方を準備する準備工程と、前記マーク本体領域と前記周辺領域との一方における前記準備された膜に、各々の幅が可視光の最大波長以下にされ、かつ、互いに隣合うものが可視光の最大波長以下の距離を隔てて幅方向に配列された複数の空隙を形成する空隙形成工程と、前記マーク本体領域と前記周辺領域との前記一方に前記複数の空隙が形成され、他方に前記複数の空隙が形成されていない状態で、前記複数の空隙上に前記導電膜と前記透過膜との他方を堆積させる堆積工程とを含むことを特徴とする。

（１）本発明に係る半導体装置は、アライメントマークと周辺領域との一方に周期構造が形成されている。上記周期構造は、半導体基板等の位置合わせ時の撮像において、照射光を吸収したり乱反射したりすること等によって、照射光の反射率を大きく低下させる。そのため、周期構造が形成された領域と、周期構造が形成されていない領域との輝度の差（コントラスト）が大きくなり、アライメントマークの画像認識精度を向上させることができる。また、アライメントマークが透過膜に覆われた状態であっても、周期構造の反射率の低さゆえに、「薄膜による干渉」等の影響を受けにくく、画像認識精度の低下を抑制することができる。

したがって、本半導体装置は、位置合わせにおけるアライメントマークの画像認識精度を向上させ、ひいてはアライメント精度を向上させることができる。なお、アライメント精度の向上により、アライメントエラーの発生率の低減、アライメント速度の向上、位置合わせ精度の向上のうちの少なくとも１つの効果が得られる。
半導体装置は、例えば、ＩＣ、ＬＳＩ、ＶＬＳＩ等の種々の集積回路を有するものとすることができる。また、例えば、半導体レーザ等、複数の半導体等の膜が積層されたものを有するものとすることもできる。

（２）本発明に係る半導体装置の製造方法は、上述のアライメントマークの形成工程を含んでいる。そのため、製造工程中の半導体ウエハ等の位置合わせにおいて、アライメントマークの画像認識精度を向上させ、ひいてはアライメント精度を向上させることができる。また、位置合わせにおいて、アライメントマークを覆う透過膜の影響を低減させることができる。

実施の形態に係る半導体チップ３が形成された半導体ウエハ１の一部を示す平面図である。 アライメントマーク１１を示す平面図である。 アライメントマーク１１の一部を拡大した平面図である。 アライメントマーク１１の一部の断面図である。 熱酸化膜４１およびシリコン窒化膜４３が堆積した状態の半導体ウエハ１の断面図である。 複数の溝３１が形成された半導体ウエハ１の断面図である。 複数の溝３１に絶縁膜４５が堆積した状態の半導体ウエハ１の断面図である。 シリコン窒化膜４３上の絶縁膜４５が除去された状態の半導体ウエハ１の断面図である。 シリコン窒化膜４３が除去された状態の半導体ウエハ１の断面図である。 画像認識精度試験用のアライメントマーク５３を示す平面図である。 画像認識精度試験の結果を示す図である。 半導体ウエハ８１上の透過膜の厚さを測定した場所を示す平面図である。 半導体ウエハ８１上のシリコン窒化膜の厚さを示す図である。 第２実施形態において、ゲート酸化膜１０３およびポリシリコン膜１０５が堆積した状態の半導体ウエハ１０１の断面図である。 溝１１１と隔壁１１３とが形成された状態の半導体ウエハ１０１の断面図である。 第３実施形態において、シリコン窒化膜１３１および絶縁膜１３３が堆積した状態の半導体ウエハ１２９の断面図である。 シリコン窒化膜１３１等に複数の穴１３５が形成された状態の半導体ウエハ１２９の断面図である。 シリコン窒化膜１３１等に複数の柱状突起１３９が形成された状態の半導体ウエハ１２９の平面図である。 複数の穴１３５にタングステン１３７が堆積した状態の半導体ウエハ１２９の断面図である。 シリコン窒化膜１３１上のタングステン１３７が除去された状態の半導体ウエハ１２９の断面図である。 第４実施形態において、配線間絶縁膜１６３に複数の溝１６５が形成された状態の半導体ウエハ１６１の断面図である。 複数の溝１６５に銅が堆積した状態の半導体ウエハ１６１の断面図である。 変形例において、アライメントマーク１１の一部を拡大した平面図である。

［第１の実施形態］
以下、本発明に係る半導体装置及び半導体装置の製造方法の第１の実施形態について、図面を参照しながら説明する。
＜アライメントマーク＞
まず、アライメントマークについて説明する。

図１に半導体ウエハ１の主面の一部を示す。半導体ウエハ１上には、半導体装置たる半導体チップ３（例えば、LSI）が複数形成されている。それら半導体チップ３の間にはスクライブレーン５が形成されている。また、各半導体チップ３の上面には、四隅にアライメントマーク１１が設けられている。なお、半導体ウエハ１のうち、各半導体チップ３が形成される各部分が前記「半導体基板」に該当する。

（マーク形状等）
図２に示すように、アライメントマーク１１は、マーク形成領域１３に形成されている。マーク形成領域１３は、半導体ウエハ１の位置合わせ時にアライメントマーク１１として認識される平面形状のマーク本体領域１５と、そのマーク本体領域１５の周囲のベース領域１７とを含む。マーク本体領域１５には、ストライプ状の周期構造が形成されている。

一方、ベース領域１７には周期構造が形成されていない。そのベース領域１７は、半導体ウエハ１と平行な方向において一様な組成にされた領域とされている。また、ベース領域１７の表面は比較的平滑にされている。なお、周辺領域たるベース領域１７は、マーク本体領域１５に隣接し、それを包囲していればよく、その形状や大きさは特に制限されない。また、マーク本体領域１５のすべてが包囲されることは必要不可欠ではなく、画像認識可能であれば、マーク本体領域１５の一部がベース領域１７に包囲されていなくともよい。

マーク本体領域１５とベース領域１７との境界線２１は、直角に交差する２つの直線２３ａ，ｂと、それらの端部を結ぶ２つの直線２５とによって構成されている。２つの直線２３ａ，ｂは、図１に示す半導体チップ３の四辺２７と交差する方向（本実施形態において交差角度が４５度）にされている。
（周期構造）
図３に、マーク形成領域１３の一部を拡大した平面図を示す。また、図４に、半導体ウエハ１のうちのマーク形成領域１３が形成された部分を、ストライプと直角に切断した断面の一部を示す。なお、この図では、マーク形成領域１３上には、絶縁膜等の透光性の膜（透過膜）が堆積していない状態が示されている。また、図３の一点鎖線で示す直線Ｍは、境界線２１を構成する直線２３ａ，ｂのいずれかと重なるものとする。

マーク本体領域１５には、平面視ライン状の溝３１が複数並列に形成され、各溝３１に絶縁膜の条３３が堆積させられている。各溝３１（条３３）は、断面形状が四角形で、マーク本体領域１５の表面において幅Ｗが約０．２μｍ、深さＨが０．２５μｍとされ、幅方向に約０．４μｍの間隔（周期）で並べられている。なお、この図は、マーク形成領域１３が設けられた部分を模式的に示すものであり、断面形状（縦横比等）を正確に表しているわけではない。

上記複数の溝３１の間には、それらを隔てる複数の隔壁３５が形成されている。各隔壁３５は、平面視において上記溝３１と平行なライン状にされ、半導体ウエハ１の表面において幅Ｖが約０．２μｍとされている。また、各隔壁３５は、断面視が四角形状とされている。各隔壁３５は、半導体ウエハ１と同じ半導体材料たるシリコンによって構成されている。

本実施形態において、複数の溝３１に堆積させられた絶縁膜の条３３が、前記「平面視ライン状をなす複数の第１部分」を構成している。また、複数の溝３１を隔てる複数の隔壁３５が、前記「第２部分」を構成している。さらに、第１部分は光透過性を有する絶縁膜の条３３によって構成され、第２部分は半導体によって構成されている。本実施形態において、溝３１（条３３）の配列方向は、直線Ｍと４５度で交差する方向とされているが、直線Ｍと平行あるいは直角に交差する等、他の配列方向とすることができる。

＜アライメントマークの製造方法＞
アライメントマーク１１の製造方法について、図５〜図７を用いて説明する。
アライメントマーク１１は、半導体チップ３の製造工程において形成され、例えば、半導体ウエハ１上にＣＭＯＳ（Complementary MOS-FET）素子を形成する工程で形成される。具体的には、ＳＴＩ（Shallow Trench Isolation）型の素子分離（以後、「トレンチ型素子分離」と称する）の形成工程において、以下に説明するように、トレンチ型素子分離の形成と同時進行で形成される。

（ａ）まず、半導体ウエハ１を準備する（準備工程）。
（ｂ）トレンチ型素子分離を形成するために、半導体ウエハ１上に、熱酸化膜４１を形成し、その表面にＬＰＣＶＤ（減圧化学気相成長法）により、シリコン窒化膜（ＳｉＮ）４３を堆積させる。この工程において、アライメントマーク１１が形成されるマーク形成領域１３上にも熱酸化膜４１が例えば１０ｎｍ形成され、シリコン窒化膜４３が例えば１３０ｎｍ堆積させられる（図５）。

（ｃ）次に、トレンチ型素子分離用のシャロウトレンチがリソグラフィ及びドライエッチングによって形成される。このトレンチ形成工程において、マーク本体領域１５に複数の溝３１が形成される（図６）。なお、図示を省略するが、熱酸化処理により、シャロウトレンチ等に薄いシリコン酸化膜が形成される。
（ｄ）シャロウトレンチ上に、絶縁膜４５としてＮＳＧ（None-doped Silicate Glass）膜をＳＡＣＶＤ（準大気圧化学気相成長法）によって堆積させ、熱処理を行う。

この絶縁膜堆積工程において、マーク形成領域１３上にも絶縁膜４５が形成される。また、各溝３１には、例えば９００ｎｍのＮＳＧ膜が堆積させられ、その後の熱処理により、上記ＮＳＧ膜は収縮し、約７％膜厚が減少する（図７）。
（ｅ）化学機械研磨（ＣＭＰ）による平坦化が行われ、シリコン窒化膜４３上の絶縁膜４５が除去される。この研磨工程において、マーク形成領域１３におけるシリコン窒化膜４３上の絶縁膜４５が除去され、各溝３１の絶縁膜４５（条３３）の膜厚が３８０ｎｍにされる（図８）。

（ｆ）リン酸加熱溶液を用いたウェットエッチングによってシリコン窒化膜４３等が除去される。この工程において、マーク形成領域１３上のシリコン窒化膜４３等も除去される（図９）。
（ｇ）以上の工程により、トレンチ型素子分離と同時に、アライメントマーク１１が形成される。この製造方法によれば、トレンチ型素子分離を形成するための工程に余分な工程を追加せずにアライメントマーク１１を形成することができる。

＜アライメント方法について＞
上記アライメントマーク１１を用いた位置合わせ（アライメント）について説明する。
例えば、上記（ｆ）の工程の後、半導体チップ３の製造が進められ、半導体ウエハ１にレジスト膜が塗布され、露光装置によって所定のパターンがレジスト膜に露光される。そのレジスト膜が現像、エッチング等され、イオン注入を行うための窓が形成される。

アライメントは上記露光の前に行われる。レジスト膜が塗布された半導体ウエハ１が露光装置にセットされた後、複数のアライメントマーク１１が露光装置によって撮像および画像認識処理され、各アライメントマーク１１の位置が検出される。さらに、検出された各アライメントマーク１１の位置に基づき、半導体ウエハ１の位置が修正され、アライメントが完了する。このアライメントによって、上述の製造工程によって形成されたトレンチ型素子分離と、ＣＭＯＳ素子形成のためのイオン注入が行われる箇所（上記窓）との位置関係を正確に調整することができる。

その後の半導体チップ３の製造工程においても、露光等を行う際にアライメントマーク１１を用いてアライメントを行い、半導体チップ３を製造することができる。
なお、上記（ｆ）の工程を経ずに、アライメントマーク１１上にシリコン窒化膜４３が堆積した状態でもアライメントを行うこともできる。
＜溝（条）幅、隔壁幅と画像認識精度との関係について＞
溝（条）幅および隔壁幅の異なる複数種類のアライメントマークについて、画像認識精度がどのように変化するのか画像認識精度試験（単に「精度試験」と称する場合がある）を行った結果について説明する。

図１０に示すように、この精度試験では、アライメントマーク５１の平面形状は上記図２のものと異なり、５０μｍ角の四角形（正方形）とされている。また、マーク本体領域５３の各溝（条）および各隔壁が、四角形の対向する２つの辺５５と平行に並べられたものとされている。マーク本体領域５３の周囲はベース領域５７とされる。
また、マーク本体領域５３の溝（条）幅Ｗと隔壁幅Ｖとは互いに等しくされ、溝幅および隔壁幅は、０．１μｍ、０．２１μｍ、０．５μｍ、１μｍ、２μｍ、３μｍ、４μｍ、８μｍの８種類のアライメントマーク５１が作成された。

アライメントマーク５１およびベース領域５７上には、透過膜が堆積した状態で試験が行われている。なお、前述のアライメントマークの製造方法の説明において、（ｅ）の化学機械研磨による平坦化が行われた後の状態とされている。つまり、ベース領域１７には、いずれも透過膜である熱酸化膜４１とシリコン窒化膜（ＳｉＮ）４３とが積層され、マーク本体領域５３は、いずれも透過膜であるシリコン窒化膜４３と絶縁膜４５とによって覆われている（図８参照）。

（試験結果）
図１１に、試験結果を示す。
この図から、溝（条）および隔壁の幅Ｗ，Ｖが０．５μｍ以下である場合（実施例）に、アライメントマーク５１を正常に画像認識することができ、画像認識精度が最も良いことが分かる。逆に、溝幅等が１〜２μｍの場合（比較例）には、非常に画像認識精度が悪化しており、アライメントマーク５１を正常に画像認識することができない。また、溝幅等が３μｍ以上である場合（比較例）に、画像認識精度がやや良好であることが分かる。

このように溝幅等が０．５μｍ以下である場合に画像認識精度が向上する理由は、周期構造によって光の反射率が非常に低くなっているためだと推測される。
例えば、ＳＷＳ（Sub Wavelength Structured Surface）光学素子には、光の波長と同程度以下の構造をなし、反射防止効果や特定の波長の光を選択的に反射する効果を有するものがある。アライメントマーク５１の周期構造が、これらと同様な作用効果を奏している可能性がある。なお、周期構造が、特定の波長の光を選択的に反射するものであるとしても、撮像素子によって検出される可視光のうちの大部分が反射されないとすれば、全体として反射率が大幅に低下するものと考えられる。

以上に述べたように、アライメントマークの周期構造の溝幅等を０．５μｍ以下にした場合には、３μｍ以上にした場合とは異質な効果が生じていると考えられる。その結果、光の吸収等によってマーク本体領域１５の反射率が大きく低下し、ベース領域１７とのコントラスト比が高められ、画像認識精度が向上しているものと推測される。なお、反射率の低下は、光が吸収されることや、撮像装置とは別の方向に光が散乱させられること等によって生じると考えられる。

（透過膜の厚さのばらつきについて）
図１２に示すように、半導体ウエハ１の複数の箇所（番号Ｅ１〜Ｅ１３）で透過膜（シリコン窒化膜）の厚さを測定した結果について説明する。
図１３に、透過膜（本精度試験においてシリコン窒化膜）の厚さのばらつきと半導体ウエハ１の中心からの距離との関係を示す。半導体ウエハ１の中心付近Ａ（３０ｍｍ：図１２のＥ４）の厚さと比較して、外周部Ｂ（１４０ｍｍ：図１２のＥ８）では透過膜が厚くなり、中心と外周部との中間部（約８０ｍｍ）では少し薄くなっていることが分かる。これは、化学機械研磨によって削られる厚さが、場所によって異なるためだと考えられる。

そして、画像認識精度試験において、溝幅等が８μｍにされたアライメントマーク５１は、中心付近に位置するものに比べ、外周部に位置するもののコントラストが低下するために、画像認識精度が低下していることが確認された。これは、透過膜によって「薄膜による干渉」が引き起こされ、コントラストが低下しているのではないかと推測される。なお、本試験結果では外周部において画像認識精度が低下したが、透過膜の膜厚によっては中心付近で画像認識精度が低下する可能性があると考えられる。

一方、溝幅等が０．１μｍにされたアライメントマーク５１は、外周部においてもコントラストの低下が非常に少なく（あるいはコントラストがほとんど変化しない）ため、画像認識精度が低下しにくいことが確認された。これは、周期構造が形成されたマーク本体領域からの反射光が非常に少ないためだと推測される。
このように、アライメントマークの周期構造の溝幅等を０．５μｍ以下にした場合には、３μｍ以上にした場合に比して、透過膜の厚さの変動によるコントラストの低下が生じにくいため、優れた試験結果が得られたものと考えられる。

＜作用効果について＞
以上に述べたように、アライメントマークの周期構造の溝幅等Ｗ，Ｖを０．５μｍ以下、すなわち、前記「第１部分」を配列する周期を１μｍ以下にすることにより、マーク本体領域１５において撮像時に検出される可視光の反射率を非常に低くすることができる。そのため、透過膜の厚さのばらつきによってコントラストが低下し易い状況になっても、アライメントマークのコントラストが変化しにくく、画像認識精度を良好に保つことができると考えられる。

また、アライメントマーク１１のベース領域１７は、照射光を正反射あるいは拡散反射して、輝度が大きくなるようにされている。具体的には、ベース領域１７は、非常に反射率の高い半導体ウエハ１表面（鏡面にされたシリコンの平滑面）上に透過膜たる熱酸化膜４１およびシリコン窒化膜４３が積層されており、垂直に入射する照射光の反射率が大きくされている。そのため、ベース領域１７とマーク本体領域１５との輝度の差が大きくなり、この２つの領域のコントラストが非常に高くなる。コントラストが向上することで輪郭の検出がより高精度となり、画像認識精度を向上させることができる。

本アライメントマーク１１によって画像認識精度を向上させることで、例えば、アライメントエラーを防止し、半導体装置の生産性を向上させることができる。また、例えば、マスク合わせを実施する場合にも良好なコントラストが得られる為、マスク合わせ精度が向上する。
さらに、アライメントマーク１１を覆う透過膜の影響を受けにくいため、化学機械研磨（ＣＭＰ）後等における透過膜の段差測定、及び膜厚測定等における初期アライメントに好適であり、例えば、単位測定あたりの所要時間を大幅に短縮することができる。同様に、例えば、プローバー測定におけるサーチ時間の短縮やサーチエラーを防止することで、生産性が向上する。

（アライメントマーク１１の形状による作用効果）
前述のように、周期構造が形成されたマーク本体領域１５とベース領域１７との境界線２１には、半導体チップ３の四辺２７と交差する方向、つまり、四辺２７に対して傾斜した直線２３ａ，ｂが含まれている（図２参照）。半導体チップ３には、例えば、四辺２７と平行にＣＭＯＳ素子や配線等が形成されるなど、ほとんど四辺２７のいずれかと平行な直線部分で構成されている。このため、四辺２７に対して傾斜した直線２３ａ，ｂは、周辺パターンとの差異が明確であり、画像認識が容易となる。その結果、画像認識精度が向上し、例えば、アライメント時のサーチ時間を短縮したり、誤認識の発生を抑制したりすることができる。なお、四辺２７に対する傾斜角度（交差角度）が、４５度付近（４０度〜５０度）である場合に、特に周辺パターンとの差異が明確になる。

さらに、直線２３ａ，ｂどうしが交差しており、アライメントマーク１１は２つの三角形が互いの頂点を突き合わせた形状とされている。そのため、直線２３ａ，ｂの交点の位置を基準とすれば、その位置を精度よく検出することができ、アライメントの精度を向上させることができる。
＜その他＞
（１）画像認識精度試験結果に基づけば、各溝３１（条３３）および各隔壁３５の幅は０．５μｍ以下であることが望ましい。また、各溝３１（条３３）と各隔壁３５との少なくとも一方の幅を０．２１μｍ以下、０．１μｍ以下にすると、画像認識精度をさらに向上させることができる。一方、各溝３１（条３３）および各隔壁３５の幅を１０ｎｍ以上、５０ｎｍ以上と大きくすることで、周期構造の形成が容易になる。さらに、撮像対象となる光が可視光である場合は、各溝３１（条３３）および各隔壁３５の幅が０．１μｍ以上であっても、マーク本体領域１５の輝度を十分に低くすることができる。

本実施形態において、撮像素子によって検出される可視光の最大波長は０．７５μｍであるため、各溝３１および各隔壁３５の幅を、可視光の最大波長以下の寸法にすることにより、画像認識精度を良好にすることができると考えられる。それは、光の波長と同程度の周期構造により、反射率を低下させることができると考えられるからである。
また、周期構造をより微細にすることで反射率をさらに低下させると考えられる。したがって、各溝３１（条３３）と各隔壁３５との少なくとも一方の幅を、可視光の最小波長（０．４μｍ）以下にすることにより、画像認識精度をさらに向上させることができると考えられる。さらに、各溝３１（条３３）および各隔壁３５との少なくとも一方の幅を、可視光の最小波長（０．４μｍ）の半分（０．２μｍ）以下にすることにより、画像認識精度をさらに向上させることができると考えられる。

なお、各溝３１（条３３）と各隔壁３５とのうち、光透過性の部分の幅を小さくすることが望ましい。また、周期構造の厚さ（溝３１、条３３、各隔壁３５の高さ）は、撮像対象となる光の波長の４分の１以上であることが望ましい。例えば、撮像対象が可視光である場合は、０．１μｍ（光の最小波長の４分の１）以上であることが望ましい。
この項に記載した事項は、後述する他の実施形態に適用することができる。

（２）周期構造の溝３１（条３３）の面積率を６０％以下（溝３１の幅Ｗを隔壁３５の幅Ｖの１．５倍以下）にすることで、光の反射を抑制して良好なコントラストを得ることができる。また、面積率が５０％ 以下であれば、さらに反射を抑制することができる。一方、溝３１の面積率が過小でないことが望ましく、例えば面積率が３０％以上であれば、良好なコントラストを得ることができる。

［第２の実施形態］
前記実施形態において、トレンチ型素子分離の形成と同時にアライメントマーク１１が形成されていたが、ゲート電極形成工程と同時にアライメントマークを形成することもできる。本実施形態において、アライメントマークの形状（詳細には、マーク本体領域１５の形状）は第１の実施形態のものと同じである。

＜アライメントマークの製造方法＞
以下に、ゲート電極形成工程と同時進行するアライメントマークの形成方法について説明する。なお、ゲート電極形成工程は、例えば、前述のトレンチ型素子分離の形成工程の（ｆ）の後、イオン注入や絶縁膜４５の除去等がなされた後に行われるものとする。
（ａ）半導体ウエハ１０１上に、ゲート酸化膜１０３を形成する。この工程において、マーク形成領域１３にもゲート酸化膜１０３が形成される。

（ｂ）ゲート酸化膜１０３上に、ゲート電極材料として例えばポリシリコン膜１０５を堆積させる。この工程において、マーク形成領域１３のゲート酸化膜１０３上にポリシリコン膜１０５が例えば１２０ｎｍ堆積させられる（図１４）。
（ｃ）リソグラフィおよびドライエッチングによってゲート電極を形成する。その際、半導体ウエハ１上に前記アライメントマーク１１が形成されていた場合は、それを用いてアライメントが行われる。その結果、ゲート電極と、それの下層に形成されたトレンチ型素子分離域との位置関係が調整され、精度良く重ね合わせを実施することができる。

この電極形成工程において、マーク本体領域１５においてポリシリコン膜１０５がストライプ状に削られて、平面視ライン状の溝１１１が複数並列に形成される（図１５）。その結果、複数の溝１１１の間に、それらを隔てる複数の隔壁１１３（ポリシリコン製）が立設される。各溝１１１および各隔壁１１３は、断面形状が四角形とされている。
各溝１１１の幅Ｗおよび各隔壁１１３の幅Ｖは、前記実施形態と同様な値（例えば、０．５μｍ以下）にすることが望ましい。

＜作用効果＞
上記製造方法によって形成されたアライメントマークは、例えば、上記（ｃ）の工程の後、ＣＭＯＳ素子にＮ型領域やＰ型領域を形成するためのイオン注入用のパターンをレジスト膜に露光する前に行われるアライメントに用いられる。上記製造方法によって形成されたアライメントマークによっても、前記実施形態と同様に画像認識精度の向上が図れる。

＜その他＞
（１） 隔壁１１３の材料は、ゲート電極材料たるポリシリコンであったが、例えば、ハフニウム、チタン、ランタン、それらの酸化物、またはそれらの化合物であってもよい。
（２） 本実施形態において、複数の溝１１１に満たされる部分が、前記「平面視ライン状の複数の第１部分」を構成し、複数の隔壁１１３が前記「第２部分」を構成している。また、複数の溝１１１に満たされる部分は、例えば、アライメント時の雰囲気ガス、レジスト膜、絶縁膜等とされる。なお、複数の隔壁１１３が、前記「平面視ライン状の複数の第１部分」を構成し、複数の溝１１１に満たされる部分が前記「第２部分」を構成していると考えることもできる。
［第３の実施形態］
前記実施形態において、トレンチ型素子分離、ゲート電極の形成と同時にアライメントマークが形成されていたが、コンタクトプラグ形成工程と同時にアライメントマークを形成することもできる。

＜アライメントマークの製造方法＞
以下に、コンタクトプラグ形成工程と同時進行するアライメントマークの形成方法について説明する。なお、コンタクトプラグ形成工程は、例えば、前述のゲート電極形成工程の（ｃ）の後、イオン注入等がなされた後に行われる。
（ａ）半導体ウエハ１２９上に、例えばＬＰＣＶＤ（減圧化学気相成長法）によってシリコン窒化膜１３１と、層間絶縁膜１３３としてＮＳＧ膜をＳＡＣＶＤ（準大気圧化学気相成長法）によって堆積させる。この工程において、マーク形成領域１３にもシリコン窒化膜１３１（例えば３０ｎｍ）と層間絶縁膜１３３（例えば４３０ｎｍ）とが堆積させられる（図１６参照）。なお、シリコン窒化膜１３１をプラズマＣＶＤ法によって堆積させることもできる。

（ｂ）層間絶縁膜１３３表面に対して化学機械研磨を実施する。この工程において、マーク形成領域１３の層間絶縁膜１３３も研磨され、膜厚が例えば２３０ｎｍに調整される（図１６）。
（ｃ）ゲートやソース・ドレインとコンタクトを取るためのコンタクトホールを、リソグラフィ及びドライエッチングで形成する。この工程において、マーク本体領域１５にマトリクス状に配列された複数の穴１３５が形成される（図１７、図１８参照）。なお、図１８において、一点鎖線で示す直線Ｍは、境界線２１を構成する直線２３ａ，ｂのいずれかと重なるものとする。また、図１７はマーク形成領域１３の一部を、直線Ｍに直交する断面で切断した図である。

各穴１３５の直径Ｒは、層間絶縁膜１３３の表面位置において、約０．２μｍとされる。また、配列方向において互いに隣り合う穴１３５の離間距離Ｄは約０．２μｍにされる。また、各穴１３５の深さは、シリコン窒化膜１３１と層間絶縁膜１３３とを貫通する深さ（この例では２３０ｎｍ）とされる。
（ｄ）コンタクトホールを含む層間絶縁膜１３３表面に、導電膜として、例えばタングステン２２０を堆積させる。この工程において、マーク本体領域１５の層間絶縁膜１３３上に、例えば２５０ｎｍのタングステン１３７が堆積させられる（図１９）。

なお、図示を省略するが、タングステン２２０の堆積前に、コンタクトホール等に窒化チタン（TiN）の薄膜が形成されている。
（ｅ）化学機械研磨を行い、層間絶縁膜１３３上に堆積したタングステン膜を除去し、タングステンプラグを形成する。この研磨工程において、絶縁膜１３３がストッパーとなり、タングステン膜が絶縁膜１３３の表面と同じ高さになるまで研磨される。

この工程において、マーク本体領域１５の層間絶縁膜１３３上に堆積させられたタングステン１３７が除去される。その結果、各穴１３５に、柱状の突起である柱状突起１３９が形成される（図２０）。本実施形態において、各柱状突起１３９は円柱状とされている。
なお、この研磨工程において、絶縁膜１３３をある程度（２０〜１００ｎｍ）削る場合がある。その場合には、予め上記穴１３５の深さを、研磨による減少量（２０〜１００ｎｍ）を加算した値にすることが好ましい。

＜作用効果＞
上記製造方法によって形成されたアライメントマークは、例えば、上記（ｅ）の工程の後、各コンタクトプラグ上に堆積させられた配線間絶縁膜に、配線パターンを形成するための露光の前に行われるアライメントに用いられる。上記製造方法によって形成されたアライメントマークによっても、前記第１の実施形態と同様に、画像認識精度の向上が図れる。

＜その他＞
（１）柱状突起１３９は円柱状に限らず、角柱状とすることもできる。その底面形状は、層間絶縁膜１３３の表面位置において、短手方向の幅が０．５μｍ以下であることが望ましい。例えば、底面形状が矩形である場合、短辺の長さが０．５μｍ以下であることが望ましい。また、柱状突起１３９は、層間絶縁膜１３３の表面側と半導体ウエハ側とで寸法が異なるものであってもよい。

（２）本実施形態において、複数の柱状突起１３９が、直線Ｍに平行な方向と、垂直な方向との２つの方向において、離間距離が０．５μｍ以下になるように配列させられている。それら複数の柱状突起１３９を、直線Ｍに平行な方向と、直線Ｍと９０度以外の角度（例えば６０度）で交差する方向とに配列させること等、他の配列とすることができる。
なお、直線Ｍに平行な方向と、垂直な方向との２つの方向は、いずれも前記「幅方向」の一例である。

（３）また、光の反射を抑える為、マーク本体領域１５において、複数の柱状突起１３９以外の領域である透光性の領域が占める面積率は９０％以下が望ましい。また、透光性の領域が占める面積率が８８% 以下であれば、さらに良好なコントラストが得られる。一方、透光性の領域が８０％以上であれば、周期構造の形成が容易になる。
（４）柱状突起１３９の材料はコンタクトプラグ材料たるタングステンとしたが、例えば、窒化チタン、チタン、ポリシリコン、アモルファスシリコン、銅等の導体としてもよい。

（５）本実施形態において、複数の柱状突起１３９が、前記「平面視ドット状を成す複数の第１部分」を構成している。また、複数の柱状突起１３９間の層間絶縁膜１３３が、前記「第２部分」を構成している。
（６）本実施形態において、金属製の各柱状突起１３９（穴１３５）の直径Ｒは、第１実施形態の隔壁（半導体製）の幅Ｖと同じ値にすることができ、互いに隣合う穴１３５（柱状突起１３９）間の離間距離Ｄは、第１実施形態の溝（条）の幅Ｗと同じ値にすることができる。

（７）複数の柱状突起１３９を透過性の材料（絶縁材料等）で構成し、第２部分を金属等で構成することができる。その場合は、（ｃ）の工程で、各穴１３５の代わりに、絶縁膜材料で構成された複数の柱状突起を形成し、それらの間にタングステンを堆積させることができる。
［第４の実施形態］
前記実施形態において、トレンチ型素子分離、ゲート電極の形成等と同時にアライメントマークが形成されていたが、配線形成工程と同時にアライメントマークを形成することもできる。

＜アライメントマークの製造方法＞
以下に、ダマシンプロセスによる配線形成工程と同時進行するアライメントマークの形成方法について説明する。なお、配線形成工程は、例えば、前述のコンタクトプラグ形成工程の（ｅ）の後に行われる。
（ａ）半導体ウエハ１６１上に既に層間絶縁膜１３３が堆積させられており、その層間絶縁膜１３３上に、例えば配線間絶縁膜１６３としてＮＳＧ膜をＳＡＣＶＤ（準大気圧化学気相成長法）によって堆積させる。この工程において、マーク形成領域１３において、層間絶縁膜１３３上にも配線間絶縁膜１６３が堆積させられる。

（ｂ）配線間絶縁膜１６３に配線を埋込むための配線パターンを、リソグラフィ及びドライエッチングで形成する。
この工程において、マーク本体領域１５の配線間絶縁膜１６３に平面視ライン状の溝１６５が複数並列に形成される（図２１、図３参照）。各溝１６５は、断面形状が四角形で、マーク本体領域１５の表面において幅Ｗが約０．２μｍとされ、ライン幅方向に約０．４μｍの間隔で並べられている。複数の溝１６５の間には、それらを隔てる複数の隔壁１６７（絶縁膜製）が立設される。

（ｃ）配線間絶縁膜１６３の配線パターンに、配線材料として、例えば銅を堆積させる。この工程において、マーク本体領域１５の配線間絶縁膜１６３の各溝１６５に、銅が堆積させられる。
（ｄ）化学機械研磨を行い、配線間絶縁膜１６３上に堆積した銅の膜を除去し、配線間絶縁膜１６３に銅の配線を形成する。

この工程において、マーク本体領域１５（およびベース領域１７）の配線間絶縁膜１６３上に堆積させられた銅が化学機械研磨によって除去される。その結果、各溝１６５の中に、平面視ライン状の銅製の条１６９が形成される（図２２）。
＜作用効果＞
上記製造方法によって形成されたアライメントマークは、例えば、上記（ｄ）の工程の後、配線の上に多層配線を形成するために堆積させられた配線間絶縁膜に、さらに配線やビアホールを形成するための露光の前に行われるアライメントに用いられる。上記製造方法によって形成されたアライメントマークによっても、前記第１の実施形態と同様に、画像認識精度の向上が図れる。

＜その他＞
（１）本実施形態において各溝１６５には金属たる銅が充填され、銅製の条１６９が形成されており、各溝１６５（条１６９）の幅を、第１実施形態の半導体によって形成された隔壁の幅Ｖと等しくすることができる。また、本実施形態において各隔壁１６７は光透過性の配線間絶縁膜１６３を構成材料としており、各隔壁１６７の幅を、第１実施形態の光透過性の絶縁膜４５を構成材料とする条３３の幅（溝３１の幅）Ｗと等しくすることができる。

（２）マーク本体領域１５の隔壁１６７の面積率を６０％以下（隔壁１６７の幅を溝１６５の幅の１．５倍以下）にすることで、光の反射を抑制して良好なコントラストを得ることができる。また、５０％ 以下であれば、さらに反射を抑制することができる。一方、隔壁１６７の面積率が過小でないことが望ましく、例えば面積率が３０％以上であれば、良好なコントラストを得ることができる。

（３）本実施形態において、配線材料を銅としたが、例えば、アルミニウム、銅アルミ化合物としてもよい。
（４）本実施形態において、複数の条１６９が前記「平面視ライン状の複数の第１部分」を構成し、複数の隔壁１６７が前記「第２部分」を構成している。
［変形例］
（１）前記第１〜第４の実施形態の４種類のアライメントマークのうち、２つ以上のものを重ね、積層して形成することにより、さらに反射光を減少させ、コントラストをさらに向上させることができる。また、アライメントマーク１１が形成された場所と別の場所に本実施形態のアライメントマークを形成する場合と比較して、アライメントマークの形成に必要な半導体ウエハ（あるいは半導体基板）上の領域の増加を防止することができる。

なお、アライメントマークを重ねて形成するとは、具体的には、いずれかの実施形態のアライメントマークのマーク本体領域１５に形成された周期構造の層上に、別の実施形態の周期構造の層を重ねて形成することである。なお、２つの周期構造の層の間に、例えば、絶縁膜等の透過膜の層が挟まれていてもよい。
（２）前記全ての実施形態において、マーク本体領域１５に周期構造が形成されていた。それに対し、ベース領域１７に周期構造を形成し、マーク本体領域１５に周期構造を形成しないようにすることができる。

なお、マーク本体領域１５とベース領域１７とのいずれに周期構造を形成するかは、例えば、アライメントマーク１１の周囲の輝度に応じて画像認識精度がよくなる方を選択することができる。
（３）前記ベース領域１７は、例えば、熱酸化膜４１、及びシリコン窒化膜４３で覆われていたが、それらをウェットエッチング等により除去し、反射率の高い半導体ウエハ１を表面露出させることで、よりコントラストを高めることができる。

また、ベース領域１７に、例えば、タングステン、銅、ニッケル化合物、ポリシリコン、その他の反射率の高い導電膜（金属と半導体との少なくとも一方によって構成される膜）を堆積させ、さらにコントラストを向上させてもよい。
（４）前記第１〜第４の実施形態において、アライメントマークが半導体チップ３に形成されていたが、半導体チップ３以外の部分、例えば、スクライブレーン５に形成することもできる。

アライメントマークを半導体チップ３に形成した場合、例えば、半導体チップ３のマウント工程やボンディング工程において、アライメントマークを用いてアライメントを行うことができる。一方、アライメントマークをスクライブレーン５に形成した場合、半導体チップ３上のアライメントマークを形成する領域を省くことができ、半導体チップ３上の領域を有効に活用することができる。

（５）前記第１、第２、第４の実施形態において、マーク本体領域１５には、ストライプ状の周期構造が形成されていた。それらを、平面視ドット状の複数の第１部分が二次元配列された周期構造（平面視格子状の周期構造と称することもできる）を形成することもできる（図２３）。
この図において、複数の第１部分として、角柱状の複数の柱状突起１８１がマトリクス状に二次元配列されている。つまり、配列方向は、直線Ｍに平行な方向と、直角な方向である。なお、配列方向は、直線Ｍと交差する方向（例えば４５度で交差等）にすることもできる。

また、複数の柱状突起１８１以外の部分に格子部１８３（第２部分）が形成されている。この周期構造において、各柱状突起１８１と格子部１８３との一方を、金属と半導体との少なくとも一方からなる部分とし、他方を光透過性の部分とすることができる。
各柱状突起１８１の幅Ｓａ，ｂと、柱状突起１８１の離間距離Ｔａ，ｂとは、第１実施形態の溝（条）幅Ｗ、隔壁幅Ｖと同じ値にすることができる。なお、柱状突起１８１が金属等で構成されている場合は、柱状突起１８１の幅Ｓを第１実施形態の隔壁幅Ｖと同じ値にし、柱状突起１８１の離間距離Ｔを第１実施形態の溝（条）幅Ｗと同じ値にすることができる。柱状突起１８１が光透過性の部分とされている場合は、上記と逆にすることができる。

なお、格子部１８３は、縦方向および横方向の平面視ライン状の複数の条１８７ａ，ｂが、交差して配列されたものとみなすことができる。
格子部１８３を金属等で構成した場合、横方向（半導体ウエハ１の表面と平行な方向）へ進む光の進路を遮断することでコントラストをさらに向上させることができると考えられる。

（６）前記第３の実施形態においても、マーク本体領域１５には、平面視ドット状の第１部分が配列された周期構造が形成されていたが、平面視ライン状の複数の第１部分（条、溝等）が配列された周期構造（平面視ストライプ状の周期構造）を形成することができる。周期構造をストライプ状にすることにより、周期構造の形成が容易になる。なお、本実施形態において、タングステン（金属）の条が形成されることから、溝（条）幅を第１実施形態の隔壁幅Ｖと同じ値とし、隔壁幅を第１実施形態の溝（条）幅Ｗと同じ値とすることができる。

（７）アライメント時に撮像対象となる光の波長が可視光以外であっても、例えば、周期構造の溝（条）や隔壁の幅を撮像対象となる光の波長以下にすることにより、光の反射を抑制し、良好なコントラストを得ることができる。
（８）前述のように、周期構造の厚さ（溝３１、条３３、各隔壁３５の高さ）は、撮像対象となる光の波長の４分の１以上であることが望ましいが、光の波長の２分の１以上であることがさらに望ましい。例えば、撮像対象が可視光である場合は、周期構造の厚さが０．２μｍ（光の最小波長の２分の１）以上であれば光の反射抑制がより良好になる。一方、周期構造の厚さが０．６μｍ以下であれば、周期構造の形成が容易である。

本発明の半導体装置および半導体装置の製造方法は、半導体装置の製造時の画像認識によるアライメントの精度を向上させるために利用できる。

１：半導体ウエハ
３：半導体チップ
１１：アライメントマーク
１３：マーク形成領域
１５：マーク本体領域
１７：ベース領域
２１：境界線
２７：四辺（半導体チップ）
３１：溝
３３：条
３５：隔壁
５１：アライメントマーク
５３：マーク本体領域
５７：ベース領域
８１：半導体ウエハ
１０３：ゲート酸化膜
１１１：溝
１１３：隔壁
１２９：半導体ウエハ
１３５：穴
１３７：タングステン
１３９：柱状突起
１６１：半導体ウエハ
１６３：配線間絶縁膜
１６５：溝
１６７：隔壁
１６９：条

Claims (17)

1. 半導体基板と、当該半導体基板上に形成されたアライメントマークと、そのアライメントマークの周囲の領域である周辺領域とを含む半導体装置であって、
   前記アライメントマークと前記周辺領域との一方に周期構造が形成され、他方に周期構造が形成されておらず、
   前記周期構造が、
   各々の幅が可視光の最大波長以下にされ、かつ、互いに隣合うものが可視光の最大波長以下の距離を隔てて幅方向に配列された複数の第１部分と、前記隣合う第１部分の間に存する第２部分とによって構成されるとともに、前記複数の第１部分と前記第２部分との一方が導体と半導体との少なくとも一方からなる部分とされ、前記複数の第１部分と前記第２部分との他方が光透過性を有する部分とされたことを特徴とする半導体装置。
2. 前記周期構造が、前記幅方向において、前記複数の第１部分の幅と前記隣合う第１部分の離間距離との少なくとも一方が０．５μｍ以下にされたものである請求項１に記載の半導体装置。
3. 前記複数の第１部分の各々が、平面視ライン状を成し、
   前記周期構造が、前記複数の第１部分がライン幅方向に並べられたものである請求項１または２に記載の半導体装置。
4. 前記複数の第１部分の各々が、平面視ドット状を成し、
   前記周期構造が、前記複数の第１部分が二次元配列されたものである請求項１または２に記載の半導体装置。
5. 前記アライメントマークと前記周辺領域との前記一方に、前記周期構造が設けられた層が複数積層された請求項１〜４の何れか１項に記載の半導体装置。
6. 前記アライメントマークと前記周辺領域との前記一方が、互いに交差する２つの直線によって部分的に区画された４つの領域のうちの対向する２つの領域を含み、前記アライメントマークと前記周辺領域との前記他方が、前記４つの領域のうちの残余の対向する２つの領域を含む請求項１〜５の何れか１項に記載の半導体装置。
7. 前記２つの直線の少なくとも一方が、前記半導体装置の四辺に対して傾斜させられたものである請求項６に記載の半導体装置。
8. 半導体ウエハ上にアライメントマークを形成するマーク形成工程を含む半導体装置の製造方法であって、
   前記マーク形成工程が、
   前記アライメントマーク形状を成す半導体ウエハ上の領域であるマーク本体領域およびそのマーク本体領域の周囲の領域である周辺領域に、導体と半導体との少なくとも一方からなる導電膜と、光透過性の透過膜との一方を準備する準備工程と、
   前記マーク本体領域と前記周辺領域との一方における前記準備された膜に、各々の幅が可視光の最大波長以下にされ、かつ、互いに隣合うものが可視光の最大波長以下の距離を隔てて幅方向に配列された複数の空隙を形成する空隙形成工程と、
   前記マーク本体領域と前記周辺領域との前記一方に前記複数の空隙が形成され、他方に前記複数の空隙が形成されていない状態で、前記複数の空隙上に前記導電膜と前記透過膜との他方を堆積させる堆積工程と
   を含むことを特徴とする半導体装置の製造方法。
9. 前記空隙形成工程が、前記幅方向において、前記複数の空隙の幅と前記互いに隣り合う空隙の離間距離との少なくとも一方が０．５μｍ以下にされた請求項８に記載の半導体装置の製造方法。
10. 前記空隙形成工程が、前記複数の空隙として、平面視ライン状を成す複数の溝をライン幅方向に並べて形成するものである請求項８又は９に記載の半導体装置の製造方法。
11. 前記空隙形成工程が、前記複数の空隙として、平面視ドット状を成す二次元配列された複数の穴を形成するものである請求項８又は９に記載の半導体装置の製造方法。
12. さらに、前記マーク本体領域と前記周辺領域との前記一方に前記マーク形成工程を複数回行うものである請求項８〜１１の何れか１項に記載の半導体装置の製造方法。
13. 前記準備工程が、前記半導体ウエハを所定の位置に位置させる工程、または、所定の位置に位置させられた前記半導体ウエハ上に前記導電膜と前記透過膜との前記一方を堆積させる工程とされた請求項８〜１２の何れか１項に記載の半導体装置の製造方法。
14. 前記堆積工程が、
    前記準備された膜の前記複数の空隙に前記導電膜と前記透過膜との前記他方を堆積させる工程と、
    前記準備された膜上に堆積した前記導電膜と前記透過膜との前記他方を除去する工程と
    を含む請求項８〜１３の何れか１項に記載の半導体装置の製造方法。
15. 前記マーク本体領域と前記周辺領域との前記一方が、互いに交差する２つの直線によって部分的に区画された４つの領域のうちの対向する２つの領域を含み、前記マーク本体領域と前記周辺領域との前記他方が、前記４つの領域のうちの残余の対向する２つの領域を含む請求項８〜１４の何れか１項に記載の半導体装置の製造方法。
16. 前記２つの直線の少なくとも一方が、前記半導体装置の四辺に対して傾斜させられたものである請求項１５に記載の半導体装置の製造方法。
17. さらに、前記アライメントマークを用いて前記半導体ウエハと前記半導体装置との少なくとも一方の位置合わせを行うアライメント工程を含む請求項８〜１６の何れか１項に記載の半導体装置の製造方法。

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