CN113725197A - 半导体结构及其形成方法 - Google Patents

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CN113725197A CN202111013827.2A CN202111013827A CN113725197A CN 113725197 A CN113725197 A CN 113725197A CN 202111013827 A CN202111013827 A CN 202111013827A CN 113725197 A CN113725197 A CN 113725197A
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王思聪
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Abstract

本发明涉及半导体制造技术领域,尤其涉及一种半导体结构及其形成方法。所述半导体结构包括:衬底,所述衬底上具有半导体层、以及覆盖于所述半导体层表面的介质层;对准标记,位于所述半导体层上、且所述介质层环绕所述对准标记的外围分布,所述对准标记包括呈周期性排布的多个第一重复结构单元,所述第一重复结构单元用于增大所述对准标记与所述介质层之间的对比度。可选的,所述对准标记包括若干个主体部,每个所述主体部内具有呈周期性排布的多个所述第一重复结构单元。本发明能够提高对对准标记识别的准确度与清晰度,有助于提高半导体产品的良率,改善半导体产品的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种半导体结构及其形成方法。
背景技术
随着平面型闪存存储器的发展,半导体的生产工艺取得了巨大的进步。但是最近几年,平面型闪存的发展遇到了各种挑战:物理极限、现有显影技术极限以及存储电子密度极限等。在此背景下,为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本,各种不同的三维(3D)闪存存储器结构应运而生,例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。
其中,3D NAND存储器以其小体积、大容量为出发点,将储存单元采用三维模式层层堆叠的高度集成为设计理念,生产出高单位面积存储密度,高效存储单元性能的存储器,已经成为新兴存储器设计和生产的主流工艺。
晶圆键合是半导体制造过程中的一个重要步骤。但是,当前的晶圆键合工艺中,由于键合对准标记本身的缺陷,导致键合过程中不能准确的识别对准标记,从而易出现对准偏差甚至是错位,影响晶圆键合质量。
因此,如何提高对准标记识别的准确度,从而提高半导体产品的良率,是当前亟待解决的技术问题。
发明内容
本发明提供一种半导体结构及其形成方法,用于解决现有技术中对准标记识别准确度低的问题,以改善半导体产品的良率。
为了解决上述问题,本发明提供了一种半导体结构,包括:
衬底,所述衬底上具有半导体层、以及覆盖于所述半导体层表面的介质层;
对准标记,位于所述半导体层上、且所述介质层环绕所述对准标记的外围分布,所述对准标记包括呈周期性排布的多个第一重复结构单元,所述第一重复结构单元用于增大所述对准标记与所述介质层之间的对比度。
可选的,所述对准标记包括若干个主体部,每个所述主体部内具有呈周期性排布的多个所述第一重复结构单元。
可选的,所述主体部的数量为多个,且多个所述主体部排布呈风车状。
可选的,所述第一重复结构单元的材料为第一金属材料,所述第一金属材料在第一波长光线照射下能够发生金属偶极谐振,以增大所述对准标记与所述介质层在所述第一波长光线下的反射率差。
可选的,所述第一重复结构单元的材料为第二金属材料,所述第二金属材料在第二波长光线照射下能够发生金属偶极谐振,以增大所述对准标记与所述介质层在所述第二波长光线下的吸收率差。
可选的,所述第一重复结构单元的形状为圆形、椭圆形或者任意多边形。
可选的,所述介质层中具有环绕所述对准标记外周、且呈周期性排布的多个第二重复结构单元,所述第二重复结构单元与所述第一重复结构单元对第三波长光线的反射率不同。
可选的,所述第二重复结构单元的材料为第三金属材料,所述第三金属材料在第三波长光线照射下能够发生金属偶极谐振,以增大所述对准标记与所述介质层在所述第三波长光线下的反射率差。
可选的,所述第二重复结构单元的形状与所述第一重复结构单元的形状相同。
可选的,所述第二重复结构单元的尺寸与所述第一重复结构单元的尺寸不同。
为了解决上述问题,本发明还提供了一种半导体结构的形成方法,包括如下步骤:
提供衬底,所述衬底上具有半导体层;
形成覆盖于所述半导体层表面的介质层;
于所述介质层中形成对准标记,所述对准标记包括呈周期性排布的多个第一重复结构单元,所述第一重复结构单元用于增大所述对准标记与所述介质层之间的对比度。
可选的,于所述介质层中形成对准标记的具体步骤包括:
刻蚀所述介质层,形成多个第一开口;
填充第一金属材料至所述第一开口内,形成呈周期性排布的多个所述第一重复结构单元,所述第一金属材料在第一波长光线照射下能够发生金属偶极谐振,以增大所述对准标记与所述介质层在所述第一波长光线下的反射率差。
可选的,于所述介质层中形成对准标记的具体步骤包括:
刻蚀所述介质层,形成多个第一开口;
填充第二金属材料至所述第一开口内,形成呈周期性排布的多个所述第一重复结构单元,所述第二金属材料在第二波长光线照射下能够发生金属偶极谐振,以增大所述对准标记与所述介质层在所述第二波长光线下的吸收率差。
可选的,所述第一开口的形状为圆形、椭圆形或者任意多边形。
可选的,刻蚀所述介质层,形成多个第一开口的具体步骤包括:
于所述介质层中定义多个主体区域;
刻蚀所述介质层,于每个所述主体区域中形成呈周期性排布的多个第一开口。
可选的,多个所述主体区域排布呈风车状。
可选的,形成覆盖于所述半导体层表面的介质层的具体步骤包括:
形成包括呈周期性排布的多个第二重复结构单元的介质层于所述半导体层表面,所述第二重复结构单元与所述第一重复结构单元对第三波长光线的反射率不同。
可选的,形成包括呈周期性排布的多个第二重复结构单元的介质层于所述半导体层表面的具体步骤包括:
形成初始介质层于所述半导体层表面;
刻蚀所述初始介质层,形成多个第二开口;
填充第三金属材料于所述第二开口内,形成呈周期性排布的多个所述第二重复结构单元,所述第三金属材料在第三波长光线照射下能够发生金属偶极谐振,以增大所述对准标记与所述介质层在所述第三波长光线下的反射率差。
可选的,所述第二开口的形成与所述第一开口的形状相同。
可选的,所述第二开口的尺寸与所述第一开口的尺寸不同。
本发明提供的半导体结构及其形成方法,通过形成被介质层环绕包围的对准标记,且对准标记中包括呈周期性排布的多个第一重复结构单元,利用呈周期性排布的多个所述第一重复结构单元增强所述对准标记与所述介质层之间的明暗对比度,从而使得在利用所述对准标记进行定位的过程中,能够提高对对准标记识别的准确度与清晰度,有助于提高半导体产品的良率,改善半导体产品的性能。
附图说明
附图1是本发明第一具体实施方式中半导体结构的截面示意图;
附图2是本发明第一具体实施方式中半导体结构的俯视示意图;
附图3是附图2中虚线框中的放大示意图;
附图4是本发明第一具体实施方式中半导体结构的形成方法流程图;
附图5是本发明第二具体实施方式中半导体结构的截面示意图;
附图6是本发明第二具体实施方式中半导体结构的俯视示意图;
附图7是附图6中虚线框中的放大示意图;
附图8是本发明第三具体实施方式中半导体结构的截面示意图;
附图9是本发明第三具体实施方式中半导体结构的俯视示意图;
附图10是附图9中圆形虚线框中的放大示意图;
附图11是附图9中方形虚线框中的放大示意图。
具体实施方式
下面结合附图对本发明提供的半导体结构及其形成方法的具体实施方式做详细说明。
第一具体实施方式
在晶圆键合过程中,为了确保两片晶圆间的对准,需要通过识别所述晶圆上的对准标记,来对所述晶圆进行定位。然而,在采用特定波长的光线照射所述晶圆时,由于所述对准标记与所述对准标记周围的介质层之间的明暗对比度较低,导致对准标记图案模糊,不能对所述对准标记进行准确识别,因而降低了晶圆定位的精准度,影响最终的晶圆键合效果,进而影响半导体产品的良率。
为了提高对准标记识别的准确度,本具体实施方式提供了一种半导体结构,附图1是本发明第一具体实施方式中半导体结构的截面示意图,附图2是本发明第一具体实施方式中半导体结构的俯视示意图,附图3是附图2中虚线框中的放大示意图。如图1-图3所示,本具体实施方式提供的半导体结构,包括:
衬底10,所述衬底10上具有半导体层11、以及覆盖于所述半导体层11表面的介质层12;
对准标记13,位于所述半导体层11上、且所述介质层12环绕所述对准标记13的外围分布,所述对准标记13包括呈周期性排布的多个第一重复结构单元14,所述第一重复结构单元14用于增大所述对准标记13与所述介质层12之间的对比度。
具体来说,所述衬底10可以是但不限于硅衬底,本具体实施方式中以所述衬底10为硅衬底为例进行说明。所述半导体层11位于所述衬底10表面。所述半导体层11可以为单层结构,也可以为多层结构。所述半导体层11可以为CMOS电路结构,也可以为包括多个存储单元的堆叠结构。所述介质层12覆盖于所述半导体层11的顶面。所述介质层12的材料可以为但不限于氧化物材料(例如二氧化硅)、氮化物材料(例如氮化硅)、或者氮氧化物材料(例如氮氧化硅)等绝缘材料。
所述对准标记13与所述介质层12同层设置,即所述对准标记13也位于所述半导体层11的顶面,且所述介质层12环绕包围所述对准标记13。本具体实施方式通过在所述对准标记13中设置呈周期性排布的多个所述第一重复结构单元14,来增大采用光线定位过程中所述对准标记13与所述介质层12之间的明暗对比度,例如通过呈周期性排布的多个所述第一重复结构单元14调整所述对准标记13与所述介质层12对特定波长的反射率差异或者吸收率差异,从而能够提高对所述对准标记13识别的准确度,进而提高定位的精准度。所述第一重复结构单元14的具体形状、尺寸和材料,本领域技术人员可以根据实际需要进行选择,只要能增大特定波长照射过程中所述对准标记13与所述介质层12之间的对比度即可。本具体实施方式中所述的多个是指两个以上。
可选的,所述对准标记13包括若干个主体部131,每个所述主体部131内具有呈周期性排布的多个所述第一重复结构单元14。
可选的,所述主体部131的数量为多个,且多个所述主体部131排布呈风车状。
举例来说,如图2所示,所述主体部131的数量为4个,4个所述主体部131排布呈风车状。每个所述主体部131中均填充有呈周期性排布的多个所述第一重复结构单元14,相邻所述第一重复结构单元14之间为所述介质层12,即每一个所述第一重复结构单元14均被所述介质层12包围。多个所述主体部131中的所述第一重复结构单元14的形状、尺寸、和/或排布周期可以相同,也可以不同,本领域技术人员可以根据实际需要进行选择。在一示例中,为了提高所述对准标记13各部位识别亮度的均一性,多个所述主体部131中的所述第一重复结构单元14的形状、尺寸、和/或排布周期均相同。
在其他示例中,所述主体部131的数量也可以仅为1个,所述主体部131可以呈十字状或者八角状。多个所述第一重复结构单元14在一个所述主体部131内呈周期性排布。
可选的,所述第一重复结构单元14的形状为圆形、椭圆形或者任意多边形。
可选的,所述第一重复结构单元14的材料为第一金属材料,所述第一金属材料在第一波长光线照射下能够发生金属偶极谐振,以增大所述对准标记13与所述介质层12在所述第一波长光线下的反射率差。
具体来说,所述第一重复结构单元14采用所述第一金属材料制成。在所述第一波长光线照射下,具有周期性结构的多个所述第一重复结构单元14利用所述第一金属材料的金属偶极谐振,即所述第一波长光线激发所述第一重复结构单元14中的正负偶极子,并产生偶极谐振,对于所述第一波长光线,偶极谐振会持续向外界辐射电磁波,从而能够大幅度提高对所述第一波长光线的反射率,从而使得所述对准标记13与所述介质层12之间的反射率差异增大,即使得所述对准标记13与所述介质层12之间的明暗对比度增大。
偶极谐振的频率与所述第一重复结构单元14的周期和尺寸相关,因此,通过调整所述第一重复结构单元14的周期和/或尺寸,可以实现对所述对准标记13反射率的调整。以所述第一重复结构单元14的形状为正方形、材料为所述第一金属材料为例。通过调整所述第一重复结构单元14的边长a1和/或周期p1,可以调整所述对准标记13对特定波长(例如第一波长)光线的反射率,从而实现所述对准标记13与所述介质层12之间对比度的增大。例如,当所述第一重复结构单元14的边长a1=962nm、周期p1=1242nm时,在所述第一波长光线的波长为641.58nm处,所述对准标记13的反射率为60.99%,而所述介质层12的反射率接近为0,从而实现对所述对准标记13与所述介质层12之间明暗对比度的大幅度提升。再例如,当所述第一重复结构单元14的边长a1=825nm、周期p1=1068nm时,在所述第一波长光线的波长为641.58nm处,所述对准标记13的反射率为52.34%,而所述介质层12的反射率接近为0,从而也能实现对所述对准标记13与所述介质层12之间明暗对比度的大幅度提升。
不仅如此,本具体实施方式还提供了一种半导体结构的形成方法。附图4是本发明第一具体实施方式中半导体结构的形成方法流程图,本具体实施方式形成的半导体结构的示意图可以参见图1-图3。如图1-图4所示,所述半导体结构的形成方法,包括如下步骤:
步骤S11,提供衬底10,所述衬底上具有半导体层11;
步骤S12,形成覆盖于所述半导体层11表面的介质层12;
步骤S13,于所述介质层12中形成对准标记13,所述对准标记13包括呈周期性排布的多个第一重复结构单元14,所述第一重复结构单元14用于增大所述对准标记13与所述介质层12之间的对比度。
可选的,于所述介质层12中形成对准标记13的具体步骤包括:
刻蚀所述介质层12,形成多个第一开口;
填充第一金属材料至所述第一开口内,形成呈周期性排布的多个所述第一重复结构单元14,所述第一金属材料在第一波长光线照射下能够发生金属偶极谐振,以增大所述对准标记13与所述介质层12在所述第一波长光线下的反射率差。
可选的,所述第一开口的形状为圆形、椭圆形或者任意多边形。
可选的,刻蚀所述介质层12,形成多个第一开口的具体步骤包括:
于所述介质层12中定义多个主体区域;
刻蚀所述介质层,于每个所述主体区域中形成呈周期性排布的多个第一开口。
可选的,多个所述主体区域排布呈风车状。
本具体实施方式提供的半导体结构及其形成方法,通过形成被介质层环绕包围的对准标记,且对准标记中包括呈周期性排布的多个第一重复结构单元,利用呈周期性排布的多个所述第一重复结构单元增强所述对准标记与所述介质层之间的明暗对比度,从而使得在利用所述对准标记进行定位的过程中,能够提高对对准标记识别的准确度与清晰度,有助于提高半导体产品的良率,改善半导体产品的性能。
第二具体实施方式
本具体实施方式提供了一种半导体结构。附图5是本发明第二具体实施方式中半导体结构的截面示意图,附图6是本发明第二具体实施方式中半导体结构的俯视示意图,附图7是附图6中虚线框中的放大示意图。对于与第一具体实施方式相同之处,本具体实施方式不再赘述,以下主要叙述与第一具体实施方式的不同之处。
如图5-图7所示,本具体实施方式提供的半导体结构,包括:
衬底50,所述衬底50上具有半导体层51、以及覆盖于所述半导体层51表面的介质层52;
对准标记53,位于所述半导体层51上、且所述介质层52环绕所述对准标记53的外围分布,所述对准标记53包括呈周期性排布的多个第一重复结构单元54,所述第一重复结构单元54用于增大所述对准标记53与所述介质层52之间的对比度。
可选的,所述第一重复结构单元54的材料为第二金属材料,所述第二金属材料在第二波长光线照射下能够发生金属偶极谐振,以增大所述对准标记53与所述介质层52在所述第二波长光线下的吸收率差。
具体来说,所述第一重复结构单元54采用所述第二金属材料制成。在所述第二波长光线照射下,具有周期性结构的多个所述第一重复结构单元54利用所述第二金属材料的金属偶极谐振,即所述第二波长光线激发所述第一重复结构单元54中的正负偶极子,并产生偶极谐振,对于所述第二波长光线,偶极谐振会持续吸收所述第二波长光线,从而能够大幅度提高对所述第二波长光线的吸收率,从而使得所述对准标记53与所述介质层52之间的吸收率差异增大,即间接大幅度降低对所述第二波长光线的反射率,间接使得所述对准标记53与所述介质层52之间发射率差异增大,即使得所述对准标记53与所述介质层52之间的明暗对比度增大。
偶极谐振的频率与所述第一重复结构单元54的周期和尺寸相关,因此,通过调整所述第一重复结构单元54的周期和/或尺寸,可以实现对所述对准标记53吸收率的调整。以所述第一重复结构单元54的形状为正方形、材料为所述第二金属材料为例。通过调整所述第一重复结构单元54的边长a2和/或周期p2,可以调整所述对准标记53对特定波长(例如第二波长)光线的吸收率,从而间接调整所述对准标记53对特定波长光线的反射率,从而实现所述对准标记53与所述介质层52之间对比度的增大。例如,当所述第一重复结构单元54的边长a2=400nm、周期p2=500nm时,在所述第二波长光线的波长为529.17nm处,所述对准标记53与所述介质层52之间的反射率差为65.5%,从而实现对所述对准标记53与所述介质层52之间明暗对比度的大幅度提升。
不仅如此,本具体实施方式还提供了一种半导体结构的形成方法。本具体实施方式形成的半导体结构的示意图可以参见图5-图7。如图5-图7所示,所述半导体结构的形成方法,包括如下步骤:
步骤S21,提供衬底50,所述衬底上具有半导体层51;
步骤S22,形成覆盖于所述半导体层51表面的介质层52;
步骤S23,于所述介质层52中形成对准标记53,所述对准标记53包括呈周期性排布的多个第一重复结构单元54,所述第一重复结构单元54用于增大所述对准标记53与所述介质层52之间的对比度。
可选的,于所述介质层中形成对准标记的具体步骤包括:
刻蚀所述介质层,形成多个第一开口;
填充第二金属材料至所述第一开口内,形成呈周期性排布的多个所述第一重复结构单元54,所述第二金属材料在第二波长光线照射下能够发生金属偶极谐振,以增大所述对准标记54与所述介质层53在所述第二波长光线下的吸收率差。
第三具体实施方式
本具体实施方式提供了一种半导体结构。附图8是本发明第三具体实施方式中半导体结构的截面示意图,附图9是本发明第三具体实施方式中半导体结构的俯视示意图,附图10是附图9中圆形虚线框中的放大示意图,附图11是附图9中方形虚线框中的放大示意图。对于与第一具体实施方式和第二具体实施方式相同之处,本具体实施方式不再赘述,以下主要叙述与第一具体实施方式和第二具体实施方式的不同之处。
如图8-图11所示,本具体实施方式提供的半导体结构,包括:
衬底80,所述衬底80上具有半导体层81、以及覆盖于所述半导体层81表面的介质层82;
对准标记83,位于所述半导体层81上、且所述介质层82环绕所述对准标记83的外围分布,所述对准标记83包括呈周期性排布的多个第一重复结构单元84,所述第一重复结构单元84用于增大所述对准标记83与所述介质层82之间的对比度。
可选的,所述介质层82中具有环绕所述对准标记83外周、且呈周期性排布的多个第二重复结构单元85,所述第二重复结构单元85与所述第一重复结构单元84对第三波长光线的反射率不同。
具体来说,通过在所述对准标记83中设置呈周期性排布的多个第一重复结构单元84、且在环绕所述对准标记83外周分布的所述介质层82中设置呈周期性排布的多个所述第二重复结构单元85,从而增大所述对准标记83的反射率、降低所述介质层82的反射率,使得所述对准标记83与所述介质层82之间的反射率差异进一步增大,即使得所述对准标记83与所述介质层82之间的对比度差异进一步增大,最终使得所述对准标记83识别的准确度进一步增大。
可选的,所述第二重复结构单元85的材料为第三金属材料,所述第三金属材料在第三波长光线照射下能够发生金属偶极谐振,以增大所述对准标记83与所述介质层82在所述第三波长光线下的反射率差。
举例来说,所述第一重复结构单元84采用所述第二金属材料制成。在所述第三波长光线照射下,具有周期性结构的多个所述第一重复结构单元84利用所述第二金属材料的金属偶极谐振,即所述第三波长光线激发所述第一重复结构单元84中的正负偶极子,并产生偶极谐振,所述第三波长光线会被第二金属材料中的偶极谐振持续吸收,能够大幅度提高对所述第三波长光线的吸收率,即大幅度降低所述对准标记83对所述第三波长光线的反射率。同时,所述第二重复结构单元85采用所述第三金属材料制成。在所述第三波长光线照射下,具有周期性排布的多个所述第二重复结构单元85利用所述第三金属材料的金属偶极谐振,即所述第三波长光线激发所述第二重复结构单元85中的正负偶极子,并产生偶极谐振,对于所述第三波长光线,第三金属材料中的偶极谐振会持续向外界辐射电磁波,从而能够大幅度提高所述介质层82对所述第三波长光线的反射率。两方面的共同作用,使得所述对准标记83与所述介质层82之间的反射率差异增大,即使得所述对准标记83与所述介质层82之间的明暗对比度增大。
所述第一重复结构单元84的偶极谐振的频率与所述第一重复结构单元84的周期和尺寸相关,所述第二重复结构单元85的偶极谐振的频率与所述第二重复结构单元85的周期和尺寸相关,因此,通过调整所述第一重复结构单元84的周期和/或尺寸、以及所述第二重复结构单元85的周期和/或尺寸,可以实现对所述对准标记83与所述介质层82之间对比度的调整。以所述第一重复结构单元14的形状为正方形、材料为所述第一金属材料为例。通过调整所述第一重复结构单元14的边长a1和/或周期p1,可以调整所述对准标记13对特定波长(例如第一波长)光线的反射率,从而实现所述对准标记13与所述介质层12之间对比度的增大。例如,当所述第一重复结构单元84的边长a3=400nm、周期p3=500nm、所述第二重复结构单元85的边长a4=300nm、周期p4=500nm时,在所述第三波长光线的波长为636.451nm处,所述对准标记83与所述介质层82之间的反射率差为71%,从而实现对所述对准标记83与所述介质层82之间明暗对比度的大幅度提升。
可选的,所述第二重复结构单元85的形状与所述第一重复结构单元84的形状相同。在一示例中,所述第二重复结构单元85与所述第一重复结构单元84的形状均为矩形。
为了进一步提高所述对准标记与所述介质层之间的对比度,可选的,所述第二重复结构单元85的尺寸与所述第一重复结构单元84的尺寸不同。
不仅如此,本具体实施方式还提供了一种半导体结构的形成方法。本具体实施方式形成的半导体结构的示意图可以参见图8-图11。如图8-图11所示,所述半导体结构的形成方法,包括如下步骤:
步骤S31,提供衬底80,所述衬底上具有半导体层81;
步骤S32,形成覆盖于所述半导体层81表面的介质层82;
步骤S33,于所述介质层82中形成对准标记83,所述对准标记83包括呈周期性排布的多个第一重复结构单元84,所述第一重复结构单元84用于增大所述对准标记83与所述介质层82之间的对比度。
可选的,于所述介质层82中形成对准标记83的具体步骤包括:
刻蚀所述介质层82,形成多个第一开口;
填充第二金属材料至所述第一开口内,形成呈周期性排布的多个所述第一重复结构单元84,所述第二金属材料在第三波长光线照射下能够发生金属偶极谐振,以增大所述对准标记84与所述介质层83在所述第三波长光线下的吸收率差。
可选的,形成覆盖于所述半导体层81表面的介质层82的具体步骤包括:
形成包括呈周期性排布的多个第二重复结构单元85的介质层82于所述半导体层81表面,所述第二重复结构单元85与所述第一重复结构单元84对第三波长光线的反射率不同。
可选的,形成包括呈周期性排布的多个第二重复结构单元85的介质层82于所述半导体层81表面的具体步骤包括:
形成初始介质层于所述半导体层81表面;
刻蚀所述初始介质层,形成多个第二开口;
填充第三金属材料于所述第二开口内,形成呈周期性排布的多个所述第二重复结构单元85,所述第三金属材料在第三波长光线照射下能够发生金属偶极谐振,以增大所述对准标记83与所述介质层82在所述第三波长光线下的反射率差。
可选的,所述第二开口的形成与所述第一开口的形状相同。
可选的,所述第二开口的尺寸与所述第一开口的尺寸不同。
以上所述仅是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员,在不脱离本发明原理的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本发明的保护范围。

Claims (20)

1.一种半导体结构,其特征在于,包括:
衬底,所述衬底上具有半导体层、以及覆盖于所述半导体层表面的介质层;对准标记,位于所述半导体层上、且所述介质层环绕所述对准标记的外围分布,所述对准标记包括呈周期性排布的多个第一重复结构单元,所述第一重复结构单元用于增大所述对准标记与所述介质层之间的对比度。
2.根据权利要求1所述的半导体结构,其特征在于,所述对准标记包括若干个主体部,每个所述主体部内具有呈周期性排布的多个所述第一重复结构单元。
3.根据权利要求2所述的半导体结构,其特征在于,所述主体部的数量为多个,且多个所述主体部排布呈风车状。
4.根据权利要求1所述的半导体结构,其特征在于,所述第一重复结构单元的材料为第一金属材料,所述第一金属材料在第一波长光线照射下能够发生金属偶极谐振,以增大所述对准标记与所述介质层在所述第一波长光线下的反射率差。
5.根据权利要求1所述的半导体结构,其特征在于,所述第一重复结构单元的材料为第二金属材料,所述第二金属材料在第二波长光线照射下能够发生金属偶极谐振,以增大所述对准标记与所述介质层在所述第二波长光线下的吸收率差。
6.根据权利要求1所述的半导体结构,其特征在于,所述第一重复结构单元的形状为圆形、椭圆形或者任意多边形。
7.根据权利要求1所述的半导体结构,其特征在于,所述介质层中具有环绕所述对准标记外周、且呈周期性排布的多个第二重复结构单元,所述第二重复结构单元与所述第一重复结构单元对第三波长光线的反射率不同。
8.根据权利要求7所述的半导体结构,其特征在于,所述第二重复结构单元的材料为第三金属材料,所述第三金属材料在第三波长光线照射下能够发生金属偶极谐振,以增大所述对准标记与所述介质层在所述第三波长光线下的反射率差。
9.根据权利要求7所述的半导体结构,其特征在于,所述第二重复结构单元的形状与所述第一重复结构单元的形状相同。
10.根据权利要求7所述的半导体结构,其特征在于,所述第二重复结构单元的尺寸与所述第一重复结构单元的尺寸不同。
11.一种半导体结构的形成方法,其特征在于,包括如下步骤:
提供衬底,所述衬底上具有半导体层;
形成覆盖于所述半导体层表面的介质层;
于所述介质层中形成对准标记,所述对准标记包括呈周期性排布的多个第一重复结构单元,所述第一重复结构单元用于增大所述对准标记与所述介质层之间的对比度。
12.根据权利要求11所述的半导体结构的形成方法,其特征在于,于所述介质层中形成对准标记的具体步骤包括:
刻蚀所述介质层,形成多个第一开口;
填充第一金属材料至所述第一开口内,形成呈周期性排布的多个所述第一重复结构单元,所述第一金属材料在第一波长光线照射下能够发生金属偶极谐振,以增大所述对准标记与所述介质层在所述第一波长光线下的反射率差。
13.根据权利要求11所述的半导体结构的形成方法,其特征在于,于所述介质层中形成对准标记的具体步骤包括:
刻蚀所述介质层,形成多个第一开口;
填充第二金属材料至所述第一开口内,形成呈周期性排布的多个所述第一重复结构单元,所述第二金属材料在第二波长光线照射下能够发生金属偶极谐振,以增大所述对准标记与所述介质层在所述第二波长光线下的吸收率差。
14.根据权利要求12或者13所述的半导体结构的形成方法,其特征在于,所述第一开口的形状为圆形、椭圆形或者任意多边形。
15.根据权利要求12或者13所述的半导体结构的形成方法,其特征在于,刻蚀所述介质层,形成多个第一开口的具体步骤包括:
于所述介质层中定义多个主体区域;
刻蚀所述介质层,于每个所述主体区域中形成呈周期性排布的多个第一开口。
16.根据权利要求15所述的半导体结构的形成方法,其特征在于,多个所述主体区域排布呈风车状。
17.根据权利要求12或者13所述的半导体结构的形成方法,其特征在于,形成覆盖于所述半导体层表面的介质层的具体步骤包括:
形成包括呈周期性排布的多个第二重复结构单元的介质层于所述半导体层表面,所述第二重复结构单元与所述第一重复结构单元对第三波长光线的反射率不同。
18.根据权利要求17所述的半导体结构的形成方法,其特征在于,形成包括呈周期性排布的多个第二重复结构单元的介质层于所述半导体层表面的具体步骤包括:
形成初始介质层于所述半导体层表面;
刻蚀所述初始介质层,形成多个第二开口;
填充第三金属材料于所述第二开口内,形成呈周期性排布的多个所述第二重复结构单元,所述第三金属材料在第三波长光线照射下能够发生金属偶极谐振,以增大所述对准标记与所述介质层在所述第三波长光线下的反射率差。
19.根据权利要求18所述的半导体结构的形成方法,其特征在于,所述第二开口的形成与所述第一开口的形状相同。
20.根据权利要求18所述的半导体结构的形成方法,其特征在于,所述第二开口的尺寸与所述第一开口的尺寸不同。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114392896A (zh) * 2021-12-31 2022-04-26 联想(北京)有限公司 配件及处理方法
EP4239675A1 (en) * 2022-03-02 2023-09-06 Infineon Technologies Austria AG Semiconductor wafer with alignment mark indicating the wafer orientation and method for fabricating said semiconductor wafer

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5898227A (en) * 1997-02-18 1999-04-27 International Business Machines Corporation Alignment targets having enhanced contrast
US7098546B1 (en) * 2004-06-16 2006-08-29 Fasl Llc Alignment marks with salicided spacers between bitlines for alignment signal improvement
US20090153861A1 (en) * 2007-12-13 2009-06-18 Asml Netherlands B.V. Alignment Method, Alignment System, and Product with Alignment Mark
CN101567302A (zh) * 2008-04-23 2009-10-28 力晶半导体股份有限公司 对准标记及其形成方法、半导体的对准方法
JP2010287864A (ja) * 2009-06-15 2010-12-24 Panasonic Corp 半導体装置及び半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5898227A (en) * 1997-02-18 1999-04-27 International Business Machines Corporation Alignment targets having enhanced contrast
US7098546B1 (en) * 2004-06-16 2006-08-29 Fasl Llc Alignment marks with salicided spacers between bitlines for alignment signal improvement
US20090153861A1 (en) * 2007-12-13 2009-06-18 Asml Netherlands B.V. Alignment Method, Alignment System, and Product with Alignment Mark
CN101567302A (zh) * 2008-04-23 2009-10-28 力晶半导体股份有限公司 对准标记及其形成方法、半导体的对准方法
JP2010287864A (ja) * 2009-06-15 2010-12-24 Panasonic Corp 半導体装置及び半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114392896A (zh) * 2021-12-31 2022-04-26 联想(北京)有限公司 配件及处理方法
EP4239675A1 (en) * 2022-03-02 2023-09-06 Infineon Technologies Austria AG Semiconductor wafer with alignment mark indicating the wafer orientation and method for fabricating said semiconductor wafer

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