JPH09102457A - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
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Abstract
上に回路パターン特徴およびフォトリソグラフ・アライ
メントマークを同時に形成する場合に容易に検出できる
アライメントマークを確実に形成すること目的である。 【解決手段】 アライメントマーク15は、複数の小さい
マーク17から構成されている複合マークとして形成さ
れ、小さいマークは、形状、寸法、および間隔が回路パ
ターン特徴と十分に類似しており、回路パターン特徴の
領域内のエッチング速度と、それぞれの小さいマークの
領域内のエッチング速度が実質的に同じであることを特
徴とする。
Description
よびその製造方法に関し、特に、例えば、ステッパもし
くはスキャナ等のフォトリソグラフ露光装置において半
導体ウエハとアライメントさせるために用いられるマー
ク、もしくは半導体ウエハとの合わせずれを測定するた
めのマークおよびその形成に関する。
体ウエハ”という用語は一般的に、回路パターン、装置
および/またはアライメントマーク(alignment marks
)を有している基板を含み、複数の個々のチップが形
成される半導体基板を意味している。この用語はまた、
一般的に製造工程中のもののみならず完成した半導体チ
ップをも含む。
LSIフォトグラフプロセスにおいて、所望の回路パタ
ーンを有するマスクは、像が適切な位置に投影されるの
を確実にするために、半導体ウエハもしくは半導体ウエ
ハ上に形成されたパターンと正確にアライメントされな
ければならない。集積密度を向上させるために、VLS
Iチップは、一般的に、連続する像投影ステップによっ
て形成される多層構造を採用している。そのような多層
構造半導体装置の製造過程におけるフォトグラフプロセ
スにおいて、連続する像を正確にアライメントすること
は非常に重要である。
される回路パターンが相互に関して確実に正確な位置に
投影されるようにするために用いられる。明らかに、合
わせずれの測定精度は、合わせずれ測定用マークが、検
査されるウエハおよび回路パターンといかに正確にアラ
イメントするかに依存する。以下の説明は、主としてフ
ォトリソグラフ用のアライメントマークの形成および検
出において生じる問題に焦点を当てているが、合わせず
れ測定用マークに関しても同様の問題が存在し、本発明
はそのいずれにも適用できるものであることは理解され
るであろう。
めに、マークが、マスクとウエハのそれぞれの周辺(カ
ーフ kerf)領域に位置される。これらのマークは、マ
スクとウエハの正確な相対的位置を確認するために露光
装置のフォト−オプチカル(photo-optical )検出器に
よって検出される。その後、ウエハおよびマスクを適切
にアライメントするために高精度ステージの計測システ
ムが使用される。
−オプチカル(photo-optical )検出システムの型式に
依存して、種々の形状、パターンおよび形態で与えられ
ている。マスク−ウエハアライメントマークおよびシス
テムは、例えば、Ayata 等による米国特許第4,794,648
号、Tanimoto等による同第4,769,523 号、Matsuura等に
よる同第4,723,221 号、Matsuura等による同第4,702,60
6 号、Murakami等による同第4,655,598 号、Matsuura等
による同第4,566,795 号、Imahashi等による同第4,441,
250 号、Nakazawa等による同第4,423,959 号、Imahashi
等による同第4,377,028 号、Suwa等による同第4,390,27
9 号、Suzuki等による同第4,315,201 号等の明細書に記
載されている。
材料の層が基板上に付着される付加的方法、もしくは、
基板を直接エッチングすることによってマークが形成さ
れる除去的方法によってウエハ上に形成されることがで
きる。プロセスの工程数を減少させ、それによって、生
産効率を高めるために、アライメントマークを形成する
工程を所望の回路パターンを形成するために使用される
工程と組合わせることが望ましい。従って、例えば、容
量性素子としてあるいは装置の分離用として用いられる
深いトレンチの形成のためのプロセスにおいて、深いト
レンチは、選択的反応性イオンエッチング(RIE)に
よって形成される。この工程において、順次適用される
マスクまたは合わせずれ測定用マークのアライメントの
ために用いられるアライメントマークをエッチングする
ことも可能である。これは、回路素子を形成するために
使用されるマスクおよびレジストパターンに、例えばウ
エハのカ−フ領域等にアライメントマークを形成するた
めの付加的なパターンを含ませることによって達成され
る。
チカル検出器による適切な検出および位置確認を確実に
するために、一般的にVLSI回路設計の設計基準より
も実質的に大きいアライメントマークをチップ上に設け
ることが必要である。例えば、256MのDRAMの設
計基準によれば、深いトレンチは、一般的に0.55乃
至0.8μm×0.3μmの長方形であり、0.165
乃至0.24μm2 のエッチング可能な領域を設ける。
深いトレンチのアレイを具備しているDRAM回路パタ
ーン1 が図1に示されている。一般的に、深いトレンチ
は、互いに約0.25μmの間隔を隔てられている。一
方、深いトレンチ(DT)のレベルで形成された通常の
アライメントマークは、図2に示されているように、一
般的に0.5乃至1.4μmの幅と70μmの長さを有
する細長い線状の穴3を有しており、それにより35乃
至98μm2 のより大きいエッチング可能な領域を設け
ている。各アライメントマーク対のアライメントマーク
は、一般的に互いに約10μm間隔を隔てられている。
アライメントマークおよび深いトレンチを同時に形成す
るとき、マークを適切に検出することに関してある問題
が生じる。本発明者によって知見されたこの問題は、深
いトレンチがポリシリコンで充填され、その後、エッチ
バックされるようなDRAMチップの深いトレンチの容
量性素子を形成する場合において特に深刻になる。すな
わち、トレンチへのポリシリコンの充填は、一般的に、
化学的蒸着(CVD)等によってレジストパターン層上
にポリシリコンを全面に蒸着することによって達成され
る。この工程に続いて、化学的機械的研磨(CMP)が
行われ、それによって、表面を平坦にし、また、深いト
レンチの外部領域から過剰なポリシリコンを除去する。
このプロセスにおいて、アライメントマークを形成する
ために用いられる細長い穴もまたポリシリコンで充填さ
れ、そのポリシリコンは、CMP処理後にも残存する。
それに続くRIEプロセスは、深いトレンチ内でポリシ
リコンをシリコン基板の表面よりもわずかに下方の位置
(例えば、50nm)までエッチバックするために行わ
れる。このエッチバック工程は、アライメントマークに
関しても同時に行われる。しかしながら、アライメント
マークの領域内での、ポリシリコンをエッチバックした
深さは、検出装置によってマークを適切に検出するには
不十分である。
トレンチ5 内におけるポリシリコンのエッチバックは、
SiN膜7 および薄い酸化膜を貫通して半導体基板の表
面から下方の所望の距離“a”(例えば50nm)まで
行われる。一方、アライメントマーク領域9 内のポリシ
リコンのエッチバックの結果は著しく浅く、マーク領域
9 内のポリシリコンの表面レベル11は、シリコン基板の
表面13とほぼ同じ高さのままである。
T)のレベルのアライメントを含むある試験では、10
ロットのうちの2つのロットにおいて適切なDTアライ
メント用信号が生成されなかった。図3に示されている
ように、マークのエッチングの深さを不十分なものにす
る1つの要因は、CMP研磨の後にできるマーク領域と
回路パターン(セル)との間のSiN層7の厚さにおけ
る差(A−B)であった。しかしながら、このことは、
不十分なエッチングの深さの問題を充分に理由づけるも
のではない。
アライメントは、エッジもしくはステップの高さにより
トリガされる従来のフォト−オプチカル検出器では、確
実には検出することはできない。その結果として、マス
クおよび/または合わせずれ測定用マークの正確なアラ
イメントを確実にすることはできない。
きるアライメントマークもしくは合わせずれ測定用マー
クを半導体ウエハ上に形成する試みに関連した前述の問
題を解消することである。
形成するプロセスにおいても用いられるエッチング工程
を使用した、容易に検出できるアライメントマークの形
成を確実にする製造技術を提供することである。
いて、マイクロローディング効果によるエッチングを不
完全なものにすることのないアライメントマークの形態
を使用する半導体集積回路の製造プロセスを提供するこ
とである。
が充填されてエッチバックされた深いトレンチを含むセ
ル領域と、通常のフォト−オプチカル検出器を使用して
容易に検出されるアライメントマークを含む例えばカー
フ等のアライメントマーク領域とを確実に同時に形成で
きるようにする技術を提供することである。
の他の目的は、エッチングによって半導体ウエハ上に回
路パターン特徴およびフォトリソグラフ・アライメント
マークを同時に形成することを含む半導体集積回路の製
造プロセスによって、本発明の第1の見地に従って達成
される。すなわち、本発明の半導体集積回路の製造方法
は、エッチングによって半導体ウエハ上に回路パターン
特徴およびフォトリソグラフ・アライメントマークを同
時に形成することを具備する半導体集積回路の製造方法
であって、前記アライメントマークは、複数の小さいマ
ークから構成されている複合マークとして形成され、前
記小さいマークは、形状、寸法、および間隔において前
記回路パターン特徴と十分に類似しており、前記回路パ
ターン特徴の領域内のエッチング速度と、それぞれの小
さいマークの領域内のエッチング速度が実質的に同じで
あることを特徴とする。アライメントマークは、複数の
小さいマークを具備している複合マークとして形成され
る。小さいマークは、形状、寸法、および間隔において
回路パターン特徴に十分に類似しているので、回路パタ
ーン特徴の領域内のエッチング速度とそれぞれの小さい
マークの領域内のエッチング速度は、実質的に同じであ
る。
ーン特徴およびエッチングされたフォトリソグラフ・ア
ライメントマークを含む半導体ウエハを具備する半導体
集積回路にも適用される。すなわち、本発明の半導体集
積回路は、エッチングにより形成された回路パターン特
徴およびエッチングにより形成されたフォトリソグラフ
・アライメントマークとを含み前記アライメントマーク
は複数の小さいマークから構成されている複合マークと
して形成され前記小さいマークは回路パターン特徴の領
域の2倍以下の大きさのエッチング領域と前記回路パタ
ーン特徴の長さの2倍以下の長さの寸法とを有している
半導体ウエハを具備してなることを特徴とする。各小さ
いマークは、回路パターン特徴の領域の2倍以下の大き
さのエッチング領域と、回路パターン特徴の長さの2倍
以下の長さ寸法を有している。本発明のこれらおよびそ
の他の目的、特徴、および利点は、以下の好ましい実施
の形態の詳細な説明から明確かつ充分に理解されるであ
ろう。
な深さのエッチングに影響する大きな要因は、アライメ
ントマークの形態に関係していることが本発明の発明者
によって知見された。詳しく説明すると、マーク領域に
おいて生じるエッチングの深さが浅いのは、エッチング
領域およびアライメントマークの間隔が比較的大きいた
めであることが本発明の発明者によって知見された。マ
イクロローディング効果によって比較的大きく、幅広い
間隔を隔てられて(分離されて)いるアライメントマー
クのエッチングは、比較的小さく、狭い間隔を隔てられ
た深いトレンチのエッチングと比較して著しく低い速度
でエッチングされることが本発明の発明者によって認識
された。エッチング時間は、深いトレンチ内で要求され
るエッチングの深さと、深いトレンチのセルアレイにお
いて得られたSEM(ScanningElectro
n Microscope 走査型電子顕微鏡)データ
とに基づいて正確に制御されるので、マーク領域におけ
る深さの浅いエッチングによって、結果的にアライメン
トマークは検出不可能となってしまう。
ディング効果は、エッチング速度がエッチング領域の寸
法の増大に伴って増大するという一般的に知られている
マイクロローディング現象とは逆である。逆の効果とな
る理由は完全には解明されていないが、以下のことは1
つの考えられる説明である。すなわち、反応性イオンエ
ッチングの期間中に、化学的副産物の形成により同時に
エッチング表面において付着現象が発生する。そのよう
な付着は、エッチングのプロセスを抑制する。直径が小
さいトレンチの底部では、高いアスペクト比のために付
着は容易には起こらない。一方、アライメントマークの
比較的大きいエッチング領域において付着はより容易に
生じ、それによって、そこにおけるエッチング速度はよ
り遅くなる。
くは合わせずれ測定用のアライメントマークは、同じプ
ロセスステップで形成されるべき回路パターン特徴の形
態に基づいた形状、寸法、および相互間隔の小さいマー
クのパターン(アレイ)から形成される。従って、例え
ば、ポリシリコンが充填され、かつエッチバックされた
深いトレンチのアレイを具備している回路パターンの場
合、アライメントマークは、深いトレンチと同じである
か、もしくは実質的に同じ形状、寸法、および間隔を有
している小さなマークのアレイからなる複合マークとし
て形成される。この方法において、通常のアライメント
マークのような所望の全体の形状および寸法を有してい
るマークを形成することができる。同時に、通常のマー
クの比較的大きいエッチング領域は、形成される回路パ
ターン特徴の形状、寸法、および間隔に対応する複数の
小さいエッチング領域にされる。結果的に、マーク領域
内のポリシリコンのRIEエッチバックは、回路パター
ン領域における速度と同じ速度で行われる。従って、図
3に示されているような深さの浅いエッチングの問題を
生じることなしに回路パターン(例えば、セルもしくは
周辺回路領域)の要求に合わせることができる。
は、図4乃至6に示されている。図4中の拡大図におい
て明確に示されているように、各アライメントマーク15
は、回路パターン特徴に応じて設定される狭い間隔を隔
てられた複数の小さいマーク17を具備している。例示的
な実施の形態において、小さいマーク17は、“b”×
“c”の寸法を有するほぼ長方形の穴を具備しており、
エッチング領域は、実質的にDRAMチップの回路パタ
ーンのセル領域における深いトレンチに対応する。小さ
いマーク17は、関連する(同時に形成される)回路パタ
ーン特徴、例えば、深いトレンチ等、と形状および寸法
において同一であることが好ましい。従って、回路パタ
ーンの深いトレンチが0.8μmの長さと、0.3μm
の幅と、0.24μm2 のエッチング領域を有している
場合、小さいマーク17もこれらの寸法を有していること
が好ましい。好ましい実施の形態の256MのDRAM
設計基準によれば、深いトレンチは、ほぼ0.55乃至
0.8μm×0.3μmの長方形を有しており、それに
よって、0.165乃至0.24μm2 のエッチング可
能な領域が設けられる。
形状が、関連する回路パターン特徴から多少ずれても、
エッチング特性がそれによって著しく影響を受けない限
り、許容される。例えば、深いトレンチが前述のような
寸法を有している場合には、アライメントマーク15を構
成している小さいマーク17は、一辺が0.5μmの正方
形として構成され、従って、0.25μm2 のエッチン
グ領域を有していてもよい。許容可能な変化幅は、実験
により、異なる形状および寸法の回路パタ−ン特徴にお
けるエッチング速度を測定し、どのようなエッチング速
度差がマーク領域におけるエッチング深さを浅くするか
を調べることによって決定される。
領域は、例えば深いトレンチ等の、関連する回路特徴の
エッチング領域の2倍を超えてはならない。加えて、小
さいマーク17の長さの寸法は、深いトレンチの長さの2
倍以上になってはならない。
る回路パターンと実質的に同じになるように互いに狭い
間隔を設けられることが好ましい。間隔の許容可能な変
化幅は、実験により、異なる間隔におけるエッチング速
度を測定し、どのようなエッチング速度差がマーク領域
におけるエッチング深さを浅くするかを調べることによ
って決定される。上述のような正方形のマークの場合に
おいて、間隔は、マーク一辺の長さに等しいか、もしく
は、それより小さく、または大きくできる。小さいマー
ク17の各パターンは、検出装置において単一の大きいマ
ークとして検出される必要がある。従って、小さいマー
ク17の許容可能な間隔の変化幅は、検出装置の検出能力
にも依存している。
所望の全体の形状に依存して種々のパターンに配置され
ることができる。例えば、図4に示されているように、
小さいマーク17は、小さいマーク17の長さ“b”に等し
い実効幅を有する傾斜線状もしくはハッチ状マーク15を
生成するために縦方向に階段状に配置されている。ある
いは、図5に示されているように、端と端を対向して配
置された小さいマーク17' の複数の隣接した列は、広い
幅を有するマーク15' を形成する。図6の配置におい
て、端と端を対向して配置された1列の小さいマーク1
7''は、小さいマーク17''の幅“c”と等しい幅を有す
る1対のアライメントマーク15''を形成する。
形態に関連づけて説明されてきたが、本発明の特許請求
の範囲に記載された技術的範囲内で、他の種々の実施の
形態、変更、および特徴がこの開示の内容に関して当業
者によって実施され得ることは当然である。
実に検出することのできるアライメントマークおよび/
または合わせずれ測定用マークを容易に半導体ウエハ上
に形成することができる。
術の半導体ウエハの回路パターン(セル)領域の部分的
平面図。
いる従来技術の半導体ウエハのアライメントマーク領域
(例えば、カーフ領域等)の部分的上面図。
グの問題を示している、深いトレンチおよび通常のマス
クのアライメントマークを具備している従来技術の半導
体ウエハの部分的に断面で示した斜視図。
トマークが形成されている半導体ウエハのアライメント
マーク領域の部分的上面図。
ントマークが形成された半導体ウエハのアライメントマ
ーク領域の部分的上面図。
ライメントマークが形成された半導体ウエハのアライメ
ントマーク領域の部分的上面図。
いトレンチ、 7…SiN膜、 9…アライメントマー
ク領域、 15、15´、15´´…アライメントマー
ク、17、17´、17´´…小さいマーク
Claims (23)
- 【請求項1】 エッチングによって半導体ウエハ上に回
路パターン特徴およびフォトリソグラフ・アライメント
マークを同時に形成することを具備する半導体集積回路
の製造方法であって、前記アライメントマークは、複数
の小さいマークから構成されている複合マークとして形
成され、前記小さいマークは、形状、寸法、および間隔
において前記回路パターン特徴と十分に類似しておりそ
れにより前記回路パターン特徴の領域内のエッチング速
度とそれぞれの小さいマークの領域内のエッチング速度
とが実質的に同じであることを特徴とする半導体集積回
路の製造方法。 - 【請求項2】 前記小さいマークは、回路パターン特徴
の領域の2倍以下の大きさのエッチング領域を有してい
ることを特徴とする請求項1記載の半導体集積回路の製
造方法。 - 【請求項3】 前記小さいマークの長さ寸法は、前記回
路パターン特徴の長さの2倍以下であることを特徴とす
る請求項1記載の半導体集積回路の製造方法。 - 【請求項4】 小さいマークの寸法、形状、および間隔
は、回路パターン特徴のものと実質的に同一であること
を特徴とする請求項1記載の半導体集積回路の製造方
法。 - 【請求項5】 前記回路パターン特徴および前記小さい
マークは、形状、寸法、および間隔において実質的に同
一である深いトレンチを具備していることを特徴とする
請求項1記載の半導体集積回路の製造方法。 - 【請求項6】 前記深いトレンチは、ほぼ長方形であ
り、0.165乃至0.24μm2 のエッチング可能な
領域を有していることを特徴とする請求項5記載の半導
体集積回路の製造方法。 - 【請求項7】 回路パターン特徴およびアライメントマ
ークを形成するために、 前記深いトレンチをエッチングし、 トレンチを半導体材料で充填し、 トレンチにおいて半導体材料をエッチバックする共通の
ステップを含んでいることを特徴とする請求項5記載の
半導体集積回路の製造方法。 - 【請求項8】 前記半導体材料は、ポリシリコンを含む
請求項7記載の半導体集積回路の製造方法。 - 【請求項9】 前記エッチングは、反応性イオンエッチ
ングであることを特徴とする請求項1記載の半導体集積
回路の製造方法。 - 【請求項10】 アライメントマークは、半導体ウエハ
のカーフ領域に形成されたアライメントマークであるこ
とを特徴とする請求項1記載の半導体集積回路の製造方
法。 - 【請求項11】 小さいマークは、そのマークの長さに
等しい実効的な長さを有している傾斜したハッチ状のマ
ークを生成するように階段状であることを特徴とする請
求項1記載の半導体集積回路の製造方法。 - 【請求項12】 小さいマークは、複数の隣接した列に
配置されて前記アライメントマークを形成することを特
徴とする請求項1記載の半導体集積回路の製造方法。 - 【請求項13】 小さいマークは、端部と端部とが対向
して1列に配置されて前記アライメントマークを形成し
ていることを特徴とする請求項1記載の半導体集積回路
の製造方法。 - 【請求項14】 エッチングにより形成された回路パタ
ーン特徴およびエッチングにより形成されたフォトリソ
グラフ・アライメントマークとを含み前記アライメント
マークは複数の小さいマークから構成されている複合マ
ークとして形成され前記小さいマークは回路パターン特
徴の領域の2倍以下の大きさのエッチング領域と前記回
路パターン特徴の長さの2倍以下の長さの寸法とを有し
ている半導体ウエハを具備してなることを特徴とする半
導体集積回路。 - 【請求項15】 小さいマークの寸法、形状、および間
隔は、回路パターン特徴のものと実質的に同一であるこ
とを特徴とする請求項14記載の半導体集積回路。 - 【請求項16】 前記回路パターン特徴および前記小さ
いマークは、形状、寸法、および間隔において実質的に
同一である深いトレンチを具備していることを特徴とす
る請求項14記載の半導体集積回路。 - 【請求項17】 前記深いトレンチは、ほぼ長方形であ
り、0.165乃至0.24μm2 のエッチング可能な
領域を有していることを特徴とする請求項16記載の半
導体集積回路。 - 【請求項18】 前記深いトレンチは、半導体材料で充
填され、エッチバックされていることを特徴とする請求
項16記載の半導体集積回路。 - 【請求項19】 前記半導体材料は、ポリシリコンを含
んでいることを特徴とする請求項18記載の半導体集積
回路。 - 【請求項20】 アライメントマークは、半導体ウエハ
のカーフ領域に形成されたアライメントマークであるこ
とを特徴とする請求項14記載の半導体集積回路。 - 【請求項21】 小さいマークは、そのマークの長さに
等しい実効的な長さを有している傾斜したハッチ状のマ
ークを生成するように階段状であることを特徴とする請
求項14記載の半導体集積回路。 - 【請求項22】 小さいマークは、複数の隣接した列に
配置されて前記アライメントマークを形成していること
を特徴とする請求項14記載の半導体集積回路。 - 【請求項23】 小さいマークは、端部と端部とが対向
して1列に配置されて前記アライメントマークを形成す
ることを特徴とする請求項14記載の半導体集積回路。
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