JP6901358B2 - 半導体装置の製造方法および半導体ウェハ - Google Patents

半導体装置の製造方法および半導体ウェハ Download PDF

Info

Publication number
JP6901358B2
JP6901358B2 JP2017176879A JP2017176879A JP6901358B2 JP 6901358 B2 JP6901358 B2 JP 6901358B2 JP 2017176879 A JP2017176879 A JP 2017176879A JP 2017176879 A JP2017176879 A JP 2017176879A JP 6901358 B2 JP6901358 B2 JP 6901358B2
Authority
JP
Japan
Prior art keywords
pattern
line
shaped
film
patterns
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017176879A
Other languages
English (en)
Other versions
JP2019053176A (ja
Inventor
健太郎 笠
健太郎 笠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2017176879A priority Critical patent/JP6901358B2/ja
Priority to US15/901,437 priority patent/US10325857B2/en
Publication of JP2019053176A publication Critical patent/JP2019053176A/ja
Application granted granted Critical
Publication of JP6901358B2 publication Critical patent/JP6901358B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Description

本発明の実施形態は、半導体装置の製造方法および半導体ウェハに関する。
リソグラフィ工程で用いられる回路原版（以下、レチクルという）は、矩形状のパターン配置領域と、パターン配置領域の外周部に設けられる額縁状のマーク配置領域と、を有する。パターン配置領域には、デバイスパターンを露光するための回路パターンが配置される。マーク配置領域には、アライメントマークおよび重ね合せ計測マークなどのマークが配置される。半導体装置の微細化に伴って、回路パターンのサイズは小さくなっている。しかし、マークは光学的に観察されるものであるので、マークのサイズは回路パターンに比べて大きい。このため、レチクルを縮小投影するレンズの収差の影響で、マークと回路パターンの重ね合わせ誤差が符合しない場合がある。
特開２００２−６４０５５号公報
本発明の一つの実施形態は、露光装置の収差による重ね合せ誤差を小さくすることができる半導体装置の製造方法および半導体ウェハを提供することを目的とする。
本発明の一つの実施形態によれば、第１レジストパターン形成工程と、第１凹部形成工程と、埋込工程と、第２レジストパターン形成工程と、第２凹部形成工程と、第２膜形成工程と、位置合わせ工程と、第３レジストパターン形成工程と、を含む半導体装置の製造方法が提供される。前記第１レジストパターン形成工程では、被加工層上のデバイス領域に設けられる第１要素を含む第１パターンと、カーフ領域に設けられ、前記第１要素を配置した第２パターンおよび前記第１要素が配置されていない第３パターンを有するマークと、を含む第１レジストパターンが形成される。前記第１凹部形成工程では、前記第１レジストパターンをマスクとして、前記被加工層に第１凹部が形成される。前記埋込工程では、前記第１凹部に第１膜が埋め込まれる。前記第２レジストパターン形成工程では、前記カーフ領域で、前記第３パターンと、前記第３パターンの外周に沿って配置される少なくとも１列の前記第１要素を含む前記第２パターンの一部の領域と、が露出した第４パターンを含む第２レジストパターンが形成される。前記第２凹部形成工程では、前記第２レジストパターンをマスクとして、前記カーフ領域の前記被加工層を異方性エッチングして、第２凹部が形成される。前記第２膜形成工程では、前記被加工層上に第２膜が形成される。前記位置合わせ工程では、前記被加工層上にレジストを塗布し、前記マークの前記第２凹部に形成された段差を用いて露光装置で前記被加工層の位置を認識する。前記第３レジストパターン形成工程では、前記レチクルを用いて、前記レジストに対して前記露光処理を行い、第３レジストパターンが形成される。
図１は、半導体ウェハのショット領域の構成の一例を示す一部上面図である。 図２は、実施形態による半導体装置の製造方法の手順の一例を示すフローチャートである。 図３は、実施形態によるデバイス領域における半導体装置の製造方法の手順の一例を模式的に示す一部上面図である。 図４は、実施形態によるデバイス領域における半導体装置の製造方法の手順の一例を模式的に示す一部断面図であり、図３のＡ−Ａ断面図である。 図５は、実施形態によるカーフ領域のマーク配置位置における半導体装置の製造方法の手順の一例を模式的に示す一部上面図である。 図６は、図５の領域ＭＲ１２の拡大上面図である。 図７は、図５の領域ＭＲ１３の拡大上面図である。 図８は、実施形態によるカーフ領域のマーク配置位置における半導体装置の製造方法の手順の一例を模式的に示す断面図であり、図５のＢ−Ｂ断面図である。 図９は、レチクルの構成の一例を模式的に示す上面図である。 図１０は、レチクルのデバイス形成パターンの一例を示す図である。 図１１は、マークの一例を示す図である。 図１２は、マークを構成するパターンの一例を示す図である。 図１３は、レチクルのデバイス形成パターンの一例を示す図である。 図１４は、マークの一例を示す図である。 図１５は、レチクルのデバイス形成パターンの一例を示す図である。 図１６は、マークの一例を示す図である。
以下に添付図面を参照して、実施形態にかかる半導体装置の製造方法および半導体ウェハを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
以下では、被加工膜が設けられた半導体ウェハにマークを形成する場合を例に挙げて説明する。図１は、半導体ウェハのショット領域の構成の一例を示す一部上面図である。半導体ウェハ１０には、複数のショット領域ＲSが設けられている。ショット領域ＲSには、ショット領域ＲSの周縁部に設けられる額縁状の領域のカーフ領域ＲKと、カーフ領域ＲKの内側の矩形状のデバイス領域ＲDと、が設けられる。デバイス領域ＲDには、素子および配線などを含むデバイスパターンが配置されている。デバイスパターンは、加工対象である半導体ウェハ１０または半導体ウェハ１０上の被加工層を加工することによって得られる。カーフ領域ＲKには、アライメントマークおよび重ね合せ計測マークなどのマークが設けられる。なお、半導体ウェハ１０の各ショット領域ＲSへの加工が終了すると、カーフ領域ＲKでダイシングされ、チップに切り分けられる。
図２は、実施形態による半導体装置の製造方法の手順の一例を示すフローチャートである。図３は、実施形態によるデバイス領域における半導体装置の製造方法の手順の一例を模式的に示す一部上面図である。図４は、実施形態によるデバイス領域における半導体装置の製造方法の手順の一例を模式的に示す一部断面図であり、図３のＡ−Ａ断面図である。図５は、実施形態によるカーフ領域のマーク配置位置における半導体装置の製造方法の手順の一例を模式的に示す一部上面図である。図６は、図５の領域ＭＲ１２の拡大上面図であり、図７は、図５の領域ＭＲ１３の拡大上面図である。図８は、実施形態によるカーフ領域のマーク配置位置における半導体装置の製造方法の手順の一例を模式的に示す断面図であり、図５のＢ−Ｂ断面図である。
まず、図４（ａ）に示されるように、図示しない半導体ウェハのデバイス領域ＲDには、被加工膜１１０が形成される。ここでは、被加工膜１１０として、シリコン酸化膜１１１とシリコン窒化膜１１２とが交互に複数積層された積層体が例示されている。この被加工膜１１０は、３次元構造の不揮発性半導体記憶装置の製造に使用される。また、図８（ａ）に示されるように、図示しない半導体ウェハのカーフ領域ＲKにも被加工膜１２０が形成される。カーフ領域ＲKに形成される被加工膜１２０は、デバイス領域ＲDの被加工膜１１０と同じものでもよいし、異なるものでもよい。図８（ａ）では、デバイス領域ＲDに形成された被加工膜１１０とは異なる被加工膜１２０が形成されている場合が示されている。被加工膜１２０は、たとえばシリコン酸化膜である。
ついで、マークエッジを形成するためのリソグラフィ工程を行う（ステップＳ１１）。具体的には、被加工膜１１０，１２０上にレジストを塗布する。その後、図３（ａ）、図４（ａ）、図５（ａ）および図８（ａ）に示されるように、レジストを露光し、さらにレジストを現像し、被加工膜１１０，１２０上にレジストパターン１３０を形成する。
露光処理では、レチクルが用いられる。図９は、レチクルの構成の一例を模式的に示す上面図である。レチクル２０は、デバイス領域ＲDの被加工膜１１０上に素子および配線などを含むデバイス形成パターンを配置するパターン配置領域ＲPと、露光処理時に使用するマークなどが配置されるマーク配置領域ＲMと、を有する。
図１０は、レチクルのデバイス形成パターンの一例を示す図であり、（ａ）は、Ｘ方向の一端でのデバイス形成パターンの一例を示す図であり、（ｂ）は、Ｘ方向の中央付近でのデバイス形成パターンの一例を示す図であり、（ｃ）は、Ｘ方向の他端でのデバイス形成パターンの一例を示す図である。なお、図１０（ａ）は、図９の領域ＰＲ１でのデバイス形成パターン２１ａを示しており、図１０（ｂ）は、図９の領域ＰＲ２でのデバイス形成パターン２１ｂを示しており、図１０（ｃ）は、図９の領域ＰＲ３でのデバイス形成パターン２１ｃを示している。この例では、デバイス形成パターン２１ａ〜２１ｃは、被加工膜１１０にホールを形成するためのホールパターンである場合を示す。
図１０（ｂ）に示されるように、パターン配置領域ＲPのＸ方向の両端部付近以外の領域では、Ｘ方向に延在するライン状パターン２７が、Ｙ方向に所定の間隔で配置される構成を有する。すなわち、ラインアンドスペース状のパターンが配置される。ライン状パターン２７は、ライン状パターン２７よりもサイズの小さい複数の要素２５によって構成される。この例では、要素２５は、ホールを構成する複数のホールパターン２５１であり、ホールパターン２５１が千鳥格子状に配置されている。Ｙ方向に隣接するライン状パターン２７間は、遮光膜または吸収膜が配置される領域である。また、ライン状パターン２７内におけるホールパターン２５１間も、遮光膜または吸収膜が配置される領域である。
ホールパターン２５１のＸ方向のサイズは、ＣＤ１１１であり、Ｘ方向に隣接するホールパターン２５１間の距離は、ＣＤ１１２である。また、Ｙ方向に隣接するライン状パターン２７間の距離は、ＣＤ１１３である。
また、図１０（ａ）、（ｃ）に示されるように、ライン状パターン２７は、ホールパターン２５１と、補助のホールパターン２５２と、を要素２５として有する。補助のホールパターン２５２は、マーク配置領域ＲM近傍に設けられる。補助のホールパターン２５２は、たとえば正方格子状に配置される。補助のホールパターン２５２のＸ方向のサイズは、ＣＤ１２１であり、Ｘ方向に隣接する補助のホールパターン２５２間の距離は、ＣＤ１２２である。ＣＤ１２１は、たとえばＣＤ１１１よりも大きくすることができる。また、ＣＤ１２２は、ＣＤ１１２よりも大きい。
図９に示されるように、マーク配置領域ＲMには、被加工膜１２０とレチクル２０との間のＸ方向およびＹ方向の位置ずれを計測する重ね合せ計測マークが配置される領域Ｒ１と、被加工膜１２０とレチクル２０との間のＸ方向の位置合わせに用いるアライメントマークが配置される領域Ｒ２と、被加工膜１２０とレチクル２０との間のＹ方向の位置合わせに用いるアライメントマークが配置される領域Ｒ３と、が設けられる。
図１１は、マークの一例を示す図であり、（ａ）は、重ね合せ計測マークの一例を示す図であり、（ｂ）および（ｃ）は、アライメントマークの一例を示す図である。図１１（ａ）に示される重ね合せ計測マークＭ１ａは、領域Ｒ１に配置される。重ね合せ計測マークＭ１ａは、Ｙ方向に延在する一対のライン状パターン４１ａと、Ｘ方向に延在する一対のライン状パターン４２ａと、が組み合わされた構成を有する。Ｙ方向に延在するライン状パターン４１ａの幅は、ＣＤ３０１であり、Ｙ方向に隣接するライン状パターン４１ａ間の距離は、ＣＤ３０２であり、Ｘ方向に延在するライン状パターン４２ａの幅は、ＣＤ２２１である。
図１１（ｂ）に示されるアライメントマークＭ２ａは、領域Ｒ２に配置される。アライメントマークＭ２ａは、Ｙ方向に延在する複数のライン状パターン４３ａがＸ方向に所定の間隔で配列された構成を有する。ライン状パターン４３ａの幅は、ＣＤ２０１であり、Ｘ方向に隣接するライン状パターン４３ａ間の距離は、ＣＤ２０２である。
図１１（ｃ）に示されるアライメントマークＭ３ａは、領域Ｒ３に配置される。アライメントマークＭ３ａは、Ｘ方向に延在する複数のライン状パターン４４ａがＹ方向に所定の間隔で配列された構成を有する。ライン状パターン４４ａの幅は、ＣＤ２２１であり、Ｙ方向に隣接するライン状パターン４４ａ間の距離は、ＣＤ２２２である。
本実施形態では、パターン配置領域ＲPで使用されるデバイス形成パターン２１ａ〜２１ｃと同じパターンを用いて、マーク配置領域ＲMのマークが形成される。すなわち、ライン状パターン４１ａ〜４４ａは、ホールパターンが配置されない遮光膜または吸収膜によって構成され、ライン状パターン以外の領域を構成する外周パターン５１ａ〜５１ｃは、ホールパターンが配置された遮光膜または吸収膜によって構成される。
図１２は、マークを構成するパターンの一例を示す図であり、（ａ）は、Ｘ方向の一端でライン状パターンと隣接する位置でのパターンの一例を示す図であり、（ｂ）は、Ｙ方向の一端でライン状パターンと隣接する位置でのパターンの一例を示す図であり、（ｃ）は、Ｘ方向の他端でライン状パターンと隣接する位置でのパターンの一例を示す図である。なお、図１２（ａ）は、図１１（ａ）〜（ｃ）の領域ＭＲ１でのパターンを示しており、図１２（ｂ）は、図１１（ａ）〜（ｃ）の領域ＭＲ２でのパターンを示しており、図１２（ｃ）は、図１１（ａ）〜（ｃ）の領域ＭＲ３でのパターンを示している。
図１２（ｂ）に示されるように、ライン状パターン４１ａ〜４４ａの周囲で、ライン状パターン４１ａ〜４４ａのＸ方向端部の近傍以外の領域では、Ｘ方向に延在するライン状パターン５１が、Ｙ方向に所定の間隔で配置される構成を有する。すなわち、ラインアンドスペース状のパターンが配置される。ライン状パターン５１は、ライン状パターン５１よりもサイズの小さい複数の要素５２によって構成される。この例では、要素５２は、ホールを構成する複数のホールパターン５２１であり、ホールパターン５２１が千鳥格子状に配置されている。Ｙ方向に隣接するライン状パターン５１間には、遮光膜または吸収膜が配置される。また、ライン状パターン５１内におけるホールパターン５２１間にも、遮光膜または吸収膜が配置される。
ホールパターン５２１のＸ方向のサイズは、ＣＤ１１１であり、Ｘ方向に隣接するホールパターン５２１間の距離は、ＣＤ１１２である。また、Ｙ方向に隣接するライン状パターン５１間の距離は、ＣＤ１１３である。
また、図１２（ａ）、（ｃ）に示されるように、ライン状パターン５１は、ホールパターン５２１と、補助のホールパターン５２２と、を要素５２として有する。補助のホールパターン５２２は、ライン状パターン４１ａ〜４４ａ近傍に設けられる。補助のホールパターン５２２は、たとえば正方格子状に配置される。補助のホールパターン５２２のＸ方向のサイズは、ＣＤ１２１であり、Ｘ方向に隣接する補助のホールパターン５２２間の距離は、ＣＤ１２２である。ＣＤ１２１は、たとえばＣＤ１１１よりも大きくすることができる。また、ＣＤ１２２は、ＣＤ１１２よりも大きい。
このように、ライン状パターン５１は、パターン配置領域ＲPに設けられるライン状パターン２７と同じ構造を有する。また、ホールパターン５２１，５２２は、パターン配置領域ＲPに設けられるホールパターン２５１，２５２と同じサイズを有する。
ステップＳ１１の露光処理では、図１０および図１２に示されるパターンを有するレチクル２０が使用される。デバイス領域ＲDでは図３（ａ）に示されるように、マクロで見るとＸ方向に延在するライン状パターン１３１がＹ方向に所定の間隔で配置される。また、図３（ａ）および図４（ａ）に示されるように、各ライン状パターン１３１は、複数のホールパターン１３２ａによって構成されている。カーフ領域ＲKでも、デバイス領域ＲDと同様に複数のホールパターンが集まって構成されるライン状パターンが配置される。
図５（ａ）は、マーク全体を示したものであり、ライン状パターン１３３と、ライン状パターン１３３以外の領域に形成される外周パターン１３４と、が示されている。ライン状パターン１３３には、ホールパターンは形成されていないが、外周パターン１３４には図５（ａ）では図示されていないが実際にはホールパターンが形成されている。図５の領域ＭＲ１２の部分を拡大したものが図６（ａ）であり、領域ＭＲ１３の部分を拡大したものが図７（ａ）である。
図５（ａ）の外周パターン１３４で、ライン状パターン１３３のＸ方向端部の近傍以外の領域ＭＲ１２では、図６（ａ）に示されるように、複数のホールパターン１３５ａによって構成されるラインアンドスペース状のパターンが形成される。また、図５（ａ）の外周パターン１３４で、ライン状パターン１３３のＸ方向端部の近傍の領域ＭＲ１３では、図７（ａ）に示されるように、ライン状パターンは、ホールパターン１３５ａと補助のホールパターン１３５ｂとを有し、補助のホールパターン１３５ｂは、ライン状パターン１３３側に設けられる。
ここで形成されるレジストパターン１３０のライン状パターン１３３と外周パターン１３４との境界が、マークエッジとなる部分である。
ついで、マークエッジを形成するための加工工程を行う（ステップＳ１２）。具体的には、図３〜図８の各（ｂ）に示されるように、形成されたレジストパターン１３０を用いて、ＲＩＥ（Reactive Ion Etching）などの異方性エッチングによって、被加工膜１１０，１２０を加工する。図３（ｂ）および図４（ｂ）に示されるように、デバイス領域ＲDには、被加工膜１１０である積層体を厚さ方向に貫通するホール１１１ａが設けられる。デバイス領域ＲDに形成されるホール１１１ａは、メモリホールとなる。また、図６（ｂ）、図７（ｂ）および図８（ｂ）に示されるように、カーフ領域ＲKの被加工膜１２０にもホール１２１ａと補助のホール１２１ｂが設けられる。ホール１２１ａは、ホールパターン１３５ａに対応した位置に設けられ、補助のホール１２１ｂは、補助のホールパターン１３５ｂに対応した位置に設けられる。
その後、図３〜図８の各（ｃ）に示されるように、被加工膜１１０，１２０の上面に、被加工膜１１０，１２０に設けられたホール１１１ａ，１２１ａ，１２１ｂを埋め込むように、ピラー膜１４０を形成する（ステップＳ１３）。ピラー膜１４０は、後の工程で、被加工膜１２０をエッチングする際に、被加工膜１２０と選択比が十分に取れる材料であることが望ましい。たとえば、ピラー膜１４０は、ポリシリコン膜によって構成される。なお、デバイス領域ＲDでは、ピラー膜１４０が埋め込まれる前に、図示しないメモリ膜がホール１１１ａの内面に沿って形成され、メモリ膜が形成されたホール１１１ａ内にピラー膜１４０が埋め込まれる。メモリ膜は、たとえばブロック絶縁膜、電荷蓄積膜、トンネル絶縁膜がホール１１１ａの内面側から積層されたものである。
ついで、図３〜図８の各（ｄ）に示されるように、被加工膜１１０，１２０上に堆積したピラー膜１４０を除去し、被加工膜１１０，１２０の上面を平坦化する（ステップＳ１４）。たとえば、ＣＭＰ（Chemical Mechanical Polishing）法によって、被加工膜１１０，１２０の上面よりも上に存在するピラー膜１４０を平坦化しつつ除去する。また、ＣＭＰ法ではなく、ＲＩＥ法などの異方性エッチングによって、ピラー膜１４０をエッチバックしてもよい。これによって、デバイス領域ＲDのホール１１１ａ内にはピラー膜１４０が形成され、カーフ領域ＲKのホール１２１ａ内にはピラー膜１４０ａが形成され、補助のホール１２１ｂ内には、補助のピラー膜１４０ｂが形成される。
その後、マーク段差を形成するためのリソグラフィ工程を行う（ステップＳ１５）。具体的には、被加工膜１１０，１２０上にレジストを塗布する。ついで、図３〜図８の各（ｅ）に示されるように、レジストを露光し、さらにレジストを現像し、被加工膜１１０，１２０上にレジストパターン１５０を形成する。レジストパターン１５０は、カーフ領域ＲKのマーク段差（凹部）を形成する領域に開口１５１を有する。
図１３は、レチクルのデバイス形成パターンの一例を示す図である。図９のパターン配置領域ＲP全体（領域ＰＲ１，ＰＲ２，ＰＲ３）で、図１３に示されるデバイス形成パターン３１が配置される。すなわち、このステップＳ１５では、レチクル２０のパターン配置領域ＲP全体に遮光膜または吸収膜が設けられている。そのため、半導体ウェハのデバイス領域ＲDには、この露光処理によってパターンが形成されない。すなわち、デバイス領域ＲDは、レジストパターン１５０で覆われた状態となる。
図１４は、マークの一例を示す図であり、（ａ）は、重ね合せ計測マークの一例を示す図であり、（ｂ）および（ｃ）は、アライメントマークの一例を示す図である。図１４（ａ）に示される重ね合せ計測マークＭ１ｂは、図９のレチクル２０の領域Ｒ１に配置される。重ね合せ計測マークＭ１ｂは、Ｙ方向に延在する一対のライン状パターン４１ｂと、Ｘ方向に延在する一対のライン状パターン４２ｂと、が組み合わされた構成を有する。Ｙ方向に延在するライン状パターン４１ｂの幅は、ＣＤ３１１であり、Ｙ方向に隣接するライン状パターン４１ｂ間の距離は、ＣＤ３１２であり、Ｘ方向に延在するライン状パターン４２ｂの幅は、ＣＤ３１３である。ここで、ライン状パターン４１ｂの幅ＣＤ３１１は、図１１（ａ）のＹ方向に延在するライン状パターン４１ａの幅ＣＤ３０１に、図１２（ａ）、（ｃ）のＸ方向に隣接する補助のホールパターン５２２間の距離ＣＤ１２２を加えた値となる。すなわち、次式（１）を満たす。
ＣＤ３１１＝ＣＤ３０１＋ＣＤ１２２ ・・・（１）
（１）式を満たすように、重ね合せ計測マークＭ１ｂのＹ方向に延在するライン状パターン４１ｂを形成することで、図５（ｅ）および図７（ｅ）に示されるように、被加工膜１２０上に転写されたライン状パターンのＸ方向に垂直な辺に沿って、少なくとも１列の補助のピラー膜１４０ｂが露出することになる。
また、ライン状パターン４２ｂの幅ＣＤ３１３は、図１１（ａ）のＸ方向に延在するライン状パターン４２ａの幅ＣＤ２２１に、図１２（ｂ）のライン状パターン５１間の距離ＣＤ１１３を加えた値となる。すなわち、次式（２）を満たす。
ＣＤ３１３＝ＣＤ２２１＋ＣＤ１１３ ・・・（２）
（２）式を満たすように、重ね合せ計測マークＭ１ｂのＸ方向に延在するライン状パターン４２ｂを形成することで、図５（ｅ）に示されるように、被加工膜１２０上に転写されたライン状パターンのＹ方向に垂直な辺に沿って、少なくとも１列のピラー膜１４０ａが露出することになる。
図１４（ｂ）に示されるアライメントマークＭ２ｂは、図９のレチクル２０の領域Ｒ２に配置される。アライメントマークＭ２ｂは、Ｙ方向に延在する複数のライン状パターン４３ｂがＸ方向に所定の間隔で配列された構成を有する。ライン状パターン４３ｂの幅は、ＣＤ２１１であり、Ｘ方向に隣接するライン状パターン４３ｂ間の距離は、ＣＤ２１２である。ここで、ライン状パターン４３ｂの幅ＣＤ２１１は、図１１（ｂ）のＸ方向に延在するライン状パターン４３ａの幅ＣＤ２０１に、図１２（ａ）、（ｃ）のＸ方向に隣接する補助のホールパターン５２２間の距離ＣＤ１２２を加えた値となる。すなわち、次式（３）を満たす。
ＣＤ２１１＝ＣＤ２０１＋ＣＤ１２２ ・・・（３）
（３）式を満たすように、アライメントマークＭ２ｂのＹ方向に延在するライン状パターン４３ｂを形成することで、図５（ｅ）および図７（ｅ）に示されるように、被加工膜１２０上に転写されたライン状パターンのＸ方向に垂直な辺に沿って、少なくとも１列の補助のピラー膜１４０ｂが露出することになる。
図１４（ｃ）に示されるアライメントマークＭ３ｂは、領域Ｒ３に配置される。アライメントマークＭ３ｂは、Ｘ方向に延在する複数のライン状パターン４４ｂがＹ方向に所定の間隔で配列された構成を有する。ライン状パターン４４ｂの幅は、ＣＤ２３１であり、Ｙ方向に隣接するライン状パターン４４ｂ間の距離は、ＣＤ２３２である。ここで、ライン状パターン４４ｂの幅ＣＤ２３１は、図１１（ｃ）のＹ方向に延在するライン状パターンの幅ＣＤ２２１に、図１２（ｂ）のライン状パターン５１間の距離ＣＤ１１３を加えた値となる。すなわち、次式（４）を満たす。
ＣＤ２３１＝ＣＤ２２１＋ＣＤ１１３ ・・・（４）
（４）式を満たすように、アライメントマークＭ３ｂのＸ方向に延在するライン状パターン４４ｂを形成することで、図５（ｅ）に示されるように、被加工膜１２０上に転写されたライン状パターンのＹ方向に垂直な辺に沿って、少なくとも１列のピラー膜１４０ａが露出することになる。なお、（１）式〜（４）式に示される関係は、レチクル２０上のものであるが、被加工膜１１０，１２０上に転写されたパターンに対しても同様の関係が成り立つ。
ついで、マーク段差を形成するための加工工程を行う（ステップＳ１６）。具体的には、図３〜図８の各（ｆ）に示されるように、レジストパターン１５０をマスクとして、ＲＩＥ法などの異方性エッチングを用いて、カーフ領域ＲKの被加工膜１２０をエッチングする。このとき、ピラー膜１４０ａおよび補助のピラー膜１４０ｂが被加工膜１２０に比してエッチングされ難い条件でエッチングを行う。これによって、カーフ領域ＲKのライン状パターンには、凹部（段差）１２５が形成される。また、凹部１２５では、柱状のパターンであるピラー膜１４０ａおよび補助のピラー膜１４０ｂが露出し、被加工膜１２０に対して突出した状態で配置される。
（１）式〜（４）式を満たすように、レジストパターン１５０が形成されているので、各マークにおいて、ライン状パターンの周囲に形成されるホールパターンのうち、ライン状パターンに接する最も外側のホールパターンが露出することになる。実際には、ステップＳ１５の露光処理で使用される露光装置の寸法精度、重ね合わせ精度の性能によって、たとえばアライメントマークＭ２ｂの場合には、レジストパターン１５０に形成されたマークのサイズＣＤ２１１は設計値からわずかにずれる。しかし、これらの合計がＣＤ１２２以内であれば、ステップＳ１６の加工処理によって露出する、マークパターン中のピラー膜１４０ａおよび補助のピラー膜１４０ｂが埋め込まれた領域は変わらない。重ね合せ計測マークＭ１ｂの場合にも、ライン状パターン４１ｂ，４２ｂのサイズＣＤ３１１，ＣＤ３１３の設計値からのずれが、それぞれＣＤ１２２，ＣＤ１１３以内であれば、ステップＳ１６で露出する、マークパターン中のピラー膜１４０ａおよび補助のピラー膜１４０ｂが埋め込まれた領域は変わらない。アライメントマークＭ３ｂの場合にも、ライン状パターン４４ｂのサイズＣＤ２３１の設計値からのずれが、ＣＤ１１３以内であれば、ステップＳ１６で露出する、マークパターン中のピラー膜１４０ａおよび補助のピラー膜１４０ｂが埋め込まれた領域は変わらない。
レジストパターン１５０を除去した後、図３〜図８の各（ｇ）に示されるように、被加工膜１１０，１２０上に、マスク膜１６０を形成する（ステップＳ１７）。マスク膜１６０は、たとえばＡｌ，Ｃｕ，Ｗなどの金属膜とすることができる。また、マスク膜１６０は、不透明な膜であることが望ましい。これによって、カーフ領域ＲKのマークでは、凹部１２５の側面および底面を覆うようにマスク膜１６０が形成される。つまり、マスク膜１６０も凹部１２５の形にしたがって、凹部１２５（段差）を有するようになる。この凹部１２５の寸法は、ステップＳ１１で形成されたライン状パターン１３３のサイズと同程度であり、光学的に観察可能である。なお、マスク膜１６０は、デバイス領域ＲDの被加工膜１１０を加工する際のマスクとなる。
ついで、デバイス領域ＲDの被加工膜１１０を加工するためのリソグラフィ工程を行う（ステップＳ１８）。具体的には、マスク膜１６０上にレジストを塗布する。その後、図３〜図８の各（ｈ）に示されるように、レジストを露光し、さらにレジストを現像し、被加工膜１１０，１２０上にレジストパターン１７０を形成する。このとき、露光装置で、凹部１２５のエッジ部分が観察され、ウェハの位置を認識して露光処理が行われる。
図１５は、レチクルのデバイス形成パターンの一例を示す図である。図９のパターン配置領域ＲP全体（領域ＰＲ１，ＰＲ２，ＰＲ３）で、図１５に示されるデバイス形成パターン３３が配置される。ここでは、レチクル２０のパターン配置領域ＲPに、Ｘ方向に延在するライン状パターン３４がＹ方向に所定の間隔で配置されたパターンが設けられる。
図１６は、マークの一例を示す図であり、（ａ）は、重ね合せ計測マークの一例を示す図であり、（ｂ）は、アライメントマークの一例を示す図である。図１６（ａ）に示される重ね合せ計測マークＭ１ｃは、図９のレチクル２０の領域Ｒ１に配置される。重ね合せ計測マークＭ１ｃは、Ｙ方向に延在する一対のライン状パターン４１ｃと、Ｘ方向に延在する一対のライン状パターン４２ｃと、が組み合わされた構成を有する。Ｙ方向に延在するライン状パターン４１ｃの幅は、ＣＤ３２１であり、Ｙ方向に延在するライン状パターン４１ｃの長さは、ＣＤ３２２である。
また、図１６（ｂ）に示されるアライメントマークＭ２ｃ，Ｍ３ｃは、図９のレチクル２０の領域Ｒ２，Ｒ３に配置される。アライメントマークＭ２ｃ，Ｍ３ｃは、マーク配置領域ＲM全体に遮光膜または吸収膜が設けられており、カーフ領域ＲKには、この露光処理によってパターンが形成されない。
重ね合せ計測マークＭ１ｃの重心は、ステップＳ１８の重ね合わせ誤差が０の場合、重ね合せ計測マークＭ１ａの重心と一致するように設計されている。そのため、ステップＳ１８の処理後、図示しない重ね合わせ計測装置で、レジストパターン１７０上に転写された重ね合せ計測マークＭ１ｃと、マスク膜１６０に設けられる凹部１２５（段差）の重心間距離を計測することによって、ステップＳ１８の重ね合わせ誤差を求めることができる。こうして求められた重ね合わせ誤差は、ステップＳ１８の性能監視、またはフィードバック制御に用いられる。
このように、ステップＳ１８での露光処理の際に、マスク膜１６０に設けられる凹部１２５のエッジが重ね合せ計測マークＭ１ｃおよびアライメントマークＭ２ｃ，Ｍ３ｃの役割を担う。これは、マスク膜１６０が凹部１２５上に設けられることによって、マスク膜１６０に段差が生じる。そして、このマスク膜１６０の段差が光学的観察によって認識可能であることを利用して、重ね合せ計測またはアライメントが行われる。
その後、レジストパターン１７０を用いて、マスク膜１６０のエッチングが行われる。また、マスク膜１６０をマスクとして、被加工膜１１０のエッチングが行われる。以上で、半導体装置の製造方法が終了する。以上のようにして製造された半導体ウェハ１０のカーフ領域ＲKの各マークには、図８（ｇ）に示されるパターンが含まれる。
なお、上記した説明では、図８（ｆ）に示されるように、マークを構成するライン状パターンの内部に凹部１２５を設けた。しかし、実施形態がこれに限定されるものではない。たとえば、マークを構成するライン状パターンの周縁部に凹部を設けてもよい。この場合には、ライン状パターンの内部にホールパターン（ピラー膜および補助のピラー膜）が形成され、ライン状パターンの周囲の外周パターンには、ホールパターンは設けられない。また、このときのステップＳ１５で使用されるレチクル２０のマーク配置領域ＲMのライン状パターン４１ｂ〜４４ｂの幅ＣＤ３１１，ＣＤ３１３，ＣＤ２１１，ＣＤ２３１は、（１）式〜（４）式とは異なり、それぞれ次式（５）〜（８）で示される。（５）式〜（８）式に示される関係は、レチクル２０上のものであるが、被加工膜１１０，１２０上に転写されたパターンに対しても同様の関係が成り立つ。
ＣＤ３１１＝ＣＤ３０１−ＣＤ１２２ ・・・（５）
ＣＤ３１３＝ＣＤ２２１−ＣＤ１１３ ・・・（６）
ＣＤ２１１＝ＣＤ２０１−ＣＤ１２２ ・・・（７）
ＣＤ２３１＝ＣＤ２２１−ＣＤ１１３ ・・・（８）
上記した実施形態では、カーフ領域に設けられるマークを、デバイス領域に設けられる光学的に観察できないホールパターンのサイズおよび周期を用いて形成し、ホールパターンには、下層の被加工膜と選択比の取れるピラー膜を埋め込む。また、マークを構成するライン状パターンに、マークの計測方向に隣接する１列のピラー膜が含まれるようにレジストパターンを下層膜上に形成し、ピラー膜が除去されない条件で、下層膜に凹部を形成する。そして、下層膜上にマスク膜を形成する。これによって、マスク膜にも凹部が形成され、この凹部に設けられる段差が光学的に観察可能になり、マークとして利用可能になる。このように、光学的に観察できないホールパターンを用いて形成されたマークでは、レチクルのパターン配置領域のデバイス形成パターンと、マーク配置領域のマークとの間で、パターンのサイズの差が小さくなる。その結果、露光装置の収差による重ね合せ誤差が小さくなり、デバイス領域におけるパターンの重ね合せ精度が向上するという効果を有する。また、重ね合せ精度が向上するので、製品歩留まりが向上するという効果も有する。
さらに、マークを光学的に観察できないホールパターンを用いて形成しているが、結果として形成されるマークは凹部によって段差構造を有するマークである。そのため、光学的に観察することができるという効果を有する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体ウェハ、２０ レチクル、２１ａ〜２１ｃ，３１，３３ デバイス形成パターン、２５，５２ 要素、２７，３４，４１ａ〜４１ｃ，４２ａ〜４２ｃ，４３ａ，４３ｂ，４４ａ，４４ｂ，５１，１３１，１３３ ライン状パターン、５１ａ〜５１ｃ，１３４ 外周パターン、１１０，１２０ 被加工膜、１１１ａ，１２１ａ，１２１ｂ ホール、１２５ 凹部、１３０，１５０，１７０ レジストパターン、１３２ａ，１３５ａ，１３５ｂ，２５１，２５２，５２１，５２２ ホールパターン、１４０，１４０ａ，１４０ｂ ピラー膜、１５１ 開口、１６０ マスク膜。

Claims (5)

  1. 被加工層上のデバイス領域に設けられる第１要素を含む第１パターンと、カーフ領域に設けられ、前記第１要素を配置した第２パターンおよび前記第１要素が配置されていない第３パターンを有するマークと、を含む第１レジストパターンを形成する第１レジストパターン形成工程と、
    前記第１レジストパターンをマスクとして、前記被加工層に第１凹部を形成する第１凹部形成工程と、
    前記第１凹部に第１膜を埋め込む埋込工程と、
    前記カーフ領域で、前記第３パターンと、前記第３パターンの外周に沿って配置される少なくとも１列の前記第１要素を含む前記第２パターンの一部の領域と、が露出した第４パターンを含む第２レジストパターンを形成する第２レジストパターン形成工程と、
    前記第２レジストパターンをマスクとして、前記カーフ領域の前記被加工層を異方性エッチングして、第２凹部を形成する第２凹部形成工程と、
    前記被加工層上に第２膜を形成する第２膜形成工程と、
    前記被加工層上にレジストを塗布し、前記マークの前記第２凹部に形成された段差を用いて露光装置で前記被加工層の位置を認識する位置認識工程と、
    前記レチクルを用いて、前記レジストに対して前記露光処理を行い、第３レジストパターンを形成する第３レジストパターン形成工程と、
    を含む半導体装置の製造方法。
  2. 前記第１要素は、ホールパターンであり、
    前記第３パターンおよび前記第４パターンは、第１方向に延在するライン状パターンであり、
    前記第２パターンは、前記ライン状パターンの周囲を囲む外周パターンであり、
    前記第２パターンは、前記第３パターンとの近傍に配置される第２要素と、その他の領域に配置される前記第１要素と、によって構成される複数のサブパターンを含み、
    前記サブパターンは、前記第１方向に延在するライン状パターンであり、
    前記第２パターンは、前記第１方向に直交する第２方向に複数の前記サブパターンが配置されたものであり、
    前記第４パターンの前記第１方向の幅は、前記第３パターンの前記第１方向の幅と、前記第２方向に隣接する前記サブパターン間の距離と、の和である請求項１に記載の半導体装置の製造方法。
  3. 前記第１要素は、ホールパターンであり、
    前記第２パターンおよび前記第４パターンは、第１方向に延在するライン状パターンであり、
    前記第３パターンは、前記ライン状パターンの周囲を囲む外周パターンであり、
    前記第２パターンは、前記第３パターンとの近傍に配置される第２要素と、その他の領域に配置される前記第１要素と、によって構成される複数のサブパターンを含み、
    前記サブパターンは、前記第１方向に直交する第２方向に延在するライン状パターンであり、
    前記第２パターンは、前記第２方向に複数の前記サブパターンが配置されたものであり、
    前記第４パターンの前記第２方向の幅は、前記第２パターンの前記第２方向の幅と、前記第２方向に隣接する前記第２要素間の距離と、の差である請求項１に記載の半導体装置の製造方法。
  4. 前記第１要素は、ホールパターンであり、
    前記第２パターンおよび前記第４パターンは、第１方向に延在するライン状パターンであり、
    前記第３パターンは、前記ライン状パターンの周囲を囲む外周パターンであり、
    前記第２パターンは、前記第３パターンとの近傍に配置される第２要素と、その他の領域に配置される前記第１要素と、によって構成される複数のサブパターンを含み、
    前記サブパターンは、前記第１方向に延在するライン状パターンであり、
    前記第２パターンは、前記第１方向に直交する第２方向に複数の前記サブパターンが配置されたものであり、
    前記第４パターンの前記第１方向の幅は、前記第２パターンの前記第１方向の幅と、前記第２方向に隣接する前記サブパターン間の距離と、の差である請求項１に記載の半導体装置の製造方法。
  5. 第１要素を含む第１パターンを有する半導体装置が配置されるデバイス領域と、前記デバイス領域の周囲に設けられ、マークが配置されるカーフ領域と、を含むショット領域が複数配置され、
    前記マークは、下地の第１層に設けられる凹部によって構成される第１ライン状パターンと、前記マークの前記第１ライン状パターン以外の領域を構成する外周パターンと、前記第１ライン状パターン上および前記外周パターン上を覆う第２膜と、を有し、
    前記外周パターンには、前記第１要素が配置され、
    前記凹部の輪郭は、略矩形状であり、
    前記凹部の外周の内側に前記凹部の輪郭における１つの辺に沿って少なくとも一列の前記第１要素が配置されている半導体ウェハ。
JP2017176879A 2017-09-14 2017-09-14 半導体装置の製造方法および半導体ウェハ Active JP6901358B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017176879A JP6901358B2 (ja) 2017-09-14 2017-09-14 半導体装置の製造方法および半導体ウェハ
US15/901,437 US10325857B2 (en) 2017-09-14 2018-02-21 Semiconductor device manufacturing method and semiconductor wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017176879A JP6901358B2 (ja) 2017-09-14 2017-09-14 半導体装置の製造方法および半導体ウェハ

Publications (2)

Publication Number Publication Date
JP2019053176A JP2019053176A (ja) 2019-04-04
JP6901358B2 true JP6901358B2 (ja) 2021-07-14

Family

ID=65631592

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017176879A Active JP6901358B2 (ja) 2017-09-14 2017-09-14 半導体装置の製造方法および半導体ウェハ

Country Status (2)

Country Link
US (1) US10325857B2 (ja)
JP (1) JP6901358B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112582324B (zh) * 2019-09-27 2022-11-11 长鑫存储技术有限公司 一种标记及其制作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6425411A (en) 1987-07-21 1989-01-27 Mitsubishi Electric Corp Semiconductor device
US5702567A (en) 1995-06-01 1997-12-30 Kabushiki Kaisha Toshiba Plurality of photolithographic alignment marks with shape, size and spacing based on circuit pattern features
JPH10213895A (ja) 1997-01-30 1998-08-11 Sony Corp レチクルの合わせ測定用マーク
JP4528464B2 (ja) 2000-06-08 2010-08-18 株式会社東芝 アライメント方法、重ね合わせ検査方法及びフォトマスク
US9117775B2 (en) 2011-05-25 2015-08-25 Texas Instruments Incorporated Alignment to multiple layers
JP5696079B2 (ja) 2012-03-22 2015-04-08 株式会社東芝 マスクおよび半導体装置の製造方法
US9612526B2 (en) 2014-08-28 2017-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Photomask and method for fabricating integrated circuit
KR102077337B1 (ko) 2015-04-17 2020-02-13 에스케이하이닉스 주식회사 프리-얼라인먼트 키를 갖는 포토마스크 및 이를 포함하는 포토리소그라피 장비
JP2018121004A (ja) * 2017-01-27 2018-08-02 東芝メモリ株式会社 パターン形成方法、インプリント装置およびドロップレシピ調整プログラム

Also Published As

Publication number Publication date
US20190081005A1 (en) 2019-03-14
US10325857B2 (en) 2019-06-18
JP2019053176A (ja) 2019-04-04

Similar Documents

Publication Publication Date Title
KR100787941B1 (ko) 중첩 마크를 갖는 포토 마스크 및 반도체 장치의 제조 방법
JP2007096239A (ja) 半導体ウェハ及びそのレイアウト設定方法並びにレチクルレイアウト設定方法
KR100739259B1 (ko) 중첩도 측정 버니어 및 그 형성 방법
US20050110012A1 (en) Overlay mark for measuring and correcting alignment errors
TWI434135B (zh) 光罩及利用該光罩形成疊對標記之方法
JP6901358B2 (ja) 半導体装置の製造方法および半導体ウェハ
JP5821490B2 (ja) 半導体装置の製造方法
JP2010267931A (ja) パターン形成方法およびパターン設計方法
US7939224B2 (en) Mask with registration marks and method of fabricating integrated circuits
JP2007049074A (ja) 合わせ誤差計測マークおよびこれを用いた半導体装置の製造方法
US7999399B2 (en) Overlay vernier key and method for fabricating the same
KR100871801B1 (ko) 반도체 소자의 얼라인먼트 키 및 그 형성 방법
CN114664794A (zh) 晶圆键合标识及其形成方法、晶圆键合方法
KR100392744B1 (ko) 반도체 장치, 그 제조에 이용하는 포토마스크, 및 그 중첩정밀도 향상 방법
JP6115245B2 (ja) ナノインプリント用テンプレートおよびその製造方法
JP5044095B2 (ja) 半導体装置の製造方法
KR100663347B1 (ko) 중첩도 측정마크를 갖는 반도체소자 및 그 형성방법
US20210398910A1 (en) Integrated circuit with scribe lane patterns for defect reduction
JP6130079B2 (ja) 半導体活性区域及び隔離領域を形成するダブルパターン形成方法
US9165889B2 (en) Alignment mark definer
US20230170314A1 (en) Process for reducing pattern-induced wafer deformation
KR101056251B1 (ko) 반도체 소자의 패터닝 방법
KR100866747B1 (ko) 반도체 소자의 오버레이 버니어 및 그 형성 방법
JP2513540Y2 (ja) アライメント測定装置
KR100572736B1 (ko) 중첩검사공정을 구비한 반도체장치의 제조방법

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180905

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191122

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20201117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201124

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210114

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210518

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210617

R150 Certificate of patent or registration of utility model

Ref document number: 6901358

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150