KR101056251B1 - 반도체 소자의 패터닝 방법 - Google Patents
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Abstract
본 발명은 반도체 기판 상에 식각 대상막을 형성하는 단계; 상기 식각 대상막 상에 포토레지스트막을 형성하는 단계; 상부 모서리가 경사진 노광 패턴이 형성된 노광 마스크를 이용한 노광 및 현상 공정으로 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 이용한 식각 공정으로 상기 식각 대상막을 패터닝하는 단계를 포함하는 반도체 소자의 패터닝 방법으로 이루어진다.
노광, 마스크 패턴, 크롬, MoSi, 모서리, 스크라이브 래인, 오버레이 버니어, 식각 대상막
Description
본 발명은 반도체 소자의 패터닝 방법에 관한 것으로, 특히 노광 마스크 패턴을 변형시킴으로써 타겟이 되는 막의 급격한 굴곡을 완화시켜 후속 형성하는 막이 고르게 형성될 수 있도록 하는 반도체 소자의 패터닝 방법에 관한 것이다.
반도체 소자는 데이터가 저장되는 셀 영역 및 주변회로 영역을 포함하는데, 웨이퍼(wafer) 상에서 이들이 형성되는 영역을 다이(die)라 부른다. 한 장의 웨이퍼 상에는 다수개의 다이들이 형성되는데, 이러한 다이들은 스크라이브 래인(scribe lane)을 경계로 하여 각각 격리되어 있다.
이처럼, 반도체 기판 상에는 각기 다른 크기의 패턴을 가지는 소자들이 포함되며, 각각의 패턴 크기 또한 다르게 형성된다. 특히, 반도체 소자의 집적도가 증가하면서 패턴의 폭 및 간격이 줄어들고 있는데, 이에 따라 패턴의 단차도 점차 증가하게 된다. 특히, 개방영역이 넓은 패턴일수록 후속 형성하는 막(layer)을 형성하기가 어려워질 수 있다. 구체적인 예를 들어 설명하면, 상술한 스크라이브 래인 영역 내에는 반도체 소자의 제조 공정시 정렬(align)을 위한 오버레이 버니어 패턴이 포함되어 있다. 오버레이 버니어 패턴은 셀 영역의 메모리 셀 패턴보다 넓은 간격으로 형성되는데, 후속 공정으로 막(layer)을 형성하는 경우 오버레이 버니어 패턴의 급격한 패턴 굴곡으로 인하여 후속 형성하는 막이 모서리 영역에서 취약하게 형성될 수 있다. 사진을 참조하여 설명하면 다음과 같다.
도 1a 및 도 1b는 종래의 오버레이 버니어 패턴을 나타내는 사진이다.
도 1a를 참조하면, 반도체 소자의 오버레이 버니어 패턴의 단면으로써, 오버레이 버니어 패턴(102)의 모서리가 급격한 패턴 굴곡(100)으로 형성되어 있다. 그리고, 급격한 패턴 굴곡(100)을 가지는 오버레이 버니어 패턴(102)의 상부에 후속 막(104)을 형성한 경우, 급격한 패턴 굴곡(100)이 발생한 영역에서 결함이 발생한 것을 알 수 있다. 이는, 급격한 패턴 굴곡(100) 영역에서 후속 형성하는 막(104)이 취약하게 형성됨으로써, 후속 실시하는 식각 공정시 오버레이 버니어 패턴(102)의 일부가 노출되어 결함이 발생할 수 있다.
도 1b를 참조하면, 도 1b는 도 1a오 같이 결함(100)이 발생한 오버레이 버니어 패턴의 평면 사진을 나타낸다. 오버레이 버니어 패턴은 반도체 소자의 제조 공정 시 정렬을 위한 패턴인데, 도 1b에서와 같이 결함(100)이 발생하게 되면 정확한 정렬을 하기가 매우 어려워질 수 있으며, 이에 따라 수율이 감소하게 된다.
본 발명이 해결하고자 하는 과제는, 노광 마스크 패턴의 모서리를 경사지게 형성하여 포토레지스트 패턴의 외각 영역을 식각 공정에 취약하게 함으로써 후속 식각 공정 시 식각 대상막을 경사지게 형성할 수 있으며, 이로 인해 식각 대상막의 모서리 영역에서 발생하는 결함을 방지할 수 있다.
또는, 노광 마스크 패턴을 투과율이 서로 다른 물질로 형성하여 포토레지스트 패턴의 외각 영역을 식각 공정에 취약하게 할 수 있으며, 이로 인해 식각 대상막의 모서리를 경사지게 형성할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 패터닝 방법은, 반도체 기판 상에 식각 대상막을 형성하는 단계; 상기 식각 대상막 상에 포토레지스트막을 형성하는 단계; 상부 모서리가 경사진 노광 패턴이 형성된 노광 마스크를 이용한 노광 및 현상 공정으로 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 이용한 식각 공정으로 상기 식각 대상막을 패터닝하는 단계를 포함하는 반도체 소자의 패터닝 방법으로 이루어진다.
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상부 모서리가 경사진 노광 패턴에 의해 포토레지스트 패턴의 상부 모서리도 경사진다.
상부 모서리가 경사진 포토레지스트 패턴에 의해 식각 대상막의 상부 모서리도 경사지게 식각된다.
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노광 마스크 패턴을 변형함으로써 타겟이 되는 식각 대상막의 패턴 모서리를 경사지게 형성함으로써 후속 형성하는 막의 두께를 균일하게 형성할 수 있으며, 이에 따라 후속 형성하는 막의 두께를 균일하게 형성할 수 있으며, 후속 실시하는 식각 공정시 취약한 부분의 발생을 억제하여 식각 대상막의 패턴 손상을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되 는 것이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 패터닝 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(200) 중에서 넓은 간격의 패턴이 형성되는 영역(예를 들어, 스크라이브 래인 영역)을 나타내는 단면으로써, 반도체 기판(200) 상에 식각 대상막(202)을 형성한다. 식각 대상막(202)은 플래시 소자의 경우를 예로 들면, 터널 절연막(미도시), 제1 도전막(미도시), 유전체막(미도시) 및 제2 도전막(미도시)의 적층 구조로 형성할 수 있다. 또한, 제2 도전막(미도시) 상에 층간 절연막(미도시)이 더 적층 될 수도 있다.
도 2b를 참조하면, 식각 대상막(202)의 상부에 포토레지스트막(204)을 형성한다. 포토레지스트막(204)을 패터닝 하기 위하여 노광 마스크(206)를 사용하는 노광 공정을 실시한다. 노광 마스크(206)는 석영기판(206a)에 노광 패턴(206b)이 형성된다. 이하, 스크라이브 래인 영역에서 이루어지는 노광 공정을 예로써 설명하도록 한다. 이때, 노광 패턴(206b)이 형성된 영역은 광원이 투과하지 못하므로 비노광지역이 되고, 노광 패턴(206b)이 형성되지 않은 지역은 광원이 투과하므로 노광지역이 된다. 노광 패턴(206b)은 크롬(chrome; Cr)으로 형성할 수 있다. 노광 패턴(206b)을 구체적으로 설명하면 다음과 같다.
노광 공정은 노광 마스크(206)에 따라 포토레지스트막(204)에 광원을 조사하여 실시한다. 특히, 광원이 파장을 가지고 있기 때문에 포토레지스트막(204)의 노광 영역이 노광 패턴(206b)의 형태에 따라 영향을 받을 수 있다.
이에 따라, 노광 마스크(206)의 노광 패턴(206b)은 모서리(R)의 각을 완만하게 형성하거나, 경사지게(또는 둥글게) 형성하는 것이 바람직하다. 단, 메모리 셀 영역과 같이 조밀한 패턴이 형성되는 영역에서는 노광 패턴(206b)의 모서리를 경사지게 형성하지 않는 것이 바람직하다. 즉, 동일한 노광 마스크 패턴을 사용하되, 패턴이 조밀한 영역(예를 들면, 셀 영역)에는 일반적인 노광 패턴을 형성하고, 패턴이 조밀하지 않은 영역(예를 들면, 스크라이브 래인 영역)에는 모서리가 경사진 형태의 노광 패턴을 형성한다. 이처럼, 모서리 각이 경사진 노광 패턴(206b)에 따라 노광 공정을 실시함으로써 포토레지스트막(204)은 노광율에 따라 제1 영역(204a), 제2 영역(204b) 및 제3 영역(204c)이 구분된다. 구체적으로, 제1 영역(204a)은 광원이 조사되지 않은 비노광 영역이 되며, 제3 영역(204c)은 광원이 조사된 노광 영역이 된다. 특히, 제2 영역(204b)은 비노광 영역으로 구분되기는 하지만, 광원의 중첩으로 인하여 제1 및 제3 영역(204a 및 204c)과는 물리적 성질이 다르게 형성된다. 즉, 포토레지스트막(204)의 노광 후 현상(develop) 공정 시, 제2 영역(204b)의 일부가 제거될 수 있다. 이에 대하여, 다음의 도면을 참조하여 구체적으로 설명하면 다음과 같다.
도 2c를 참조하면, 현상(develop) 공정을 실시하여 포토레지스트 패턴(204d)을 형성한다. 현상 공정 시, 포토레지스트 패턴(204d)의 제2 영역(204b)은 제1 영역(204a)보다 물리적으로 치밀하지 못하여 상부의 일부가 제거되기 때문에 저면에서 상부로 갈수록 좁아지는 형태로 형성된다. 이는, 후속 식각 공정시 식각 대상막(202)의 패터닝 형태 차이를 유발할 수 있다. 이에 따라, 포토레지스트 패 턴(204d)의 모서리는 직각이 아닌 경사진 형태(또는 곡선 형태)로 형성된다.
도 2d를 참조하면, 포토레지스트 패턴(도 2c의 204d)에 따라 식각 공정을 실시하여 노출된 식각 대상막(202)을 식각한다. 예를 들면, 오버레이 버니어 영역의 경우, 식각 대상막(202)은 오버레이 버니어 패턴으로 형성될 수 있으며, 5000Å 내지 8000Å의 깊이가 되도록 한다. 특히, 식각 공정 시, 포토레지스트 패턴(도 2c의 204d)에서 식각 선택비가 다른 제2 영역(도 2c의 204b)이 외각부터 서서히 제거되면서 제2 영역(도 2c의 204b) 하부의 식각 대상막(202)을 노출시키므로 식각 대상막(202)의 패턴 모서리(A)도 둥근 형태로 형성된다. 이처럼, 식각 대상막(202)의 패턴에 급격한 굴곡을 가지는 모서리를 형성하지 않음으로 인하여 후속 형성하는 박막(208; 예를 들어, 하드 마스크막, 도전막 또는 절연막)을 식각 대상막(202)의 상부에 균일한 두께로 형성할 수 있다. 특히, 패터닝된 식각 대상막(202)의 모서리(A) 영역에도 박막(208)을 균일한 두께로 형성할 수 있으므로 후속 식각 공정을 실시하여도 식각 대상막(202)이 노출되는 결함을 방지할 수 있다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체 소자의 패터닝 방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 반도체 기판(300) 중에서 넓은 간격의 패턴이 형성되는 영역(예를 들어, 스크라이브 래인 영역)을 나타내는 단면으로써, 반도체 기판(300) 상에 식각 대상막(302)을 형성한다. 식각 대상막(302)은 플래시 소자의 경우를 예로 들면, 터널 절연막(미도시), 제1 도전막(미도시), 유전체막(미도시) 및 제2 도전막(미도시)의 적층 구조로 형성할 수 있다. 또한, 제2 도전막(미도시) 상에 층간 절연막(미도시)이 더 적층 될 수도 있다.
도 3b를 참조하면, 식각 대상막(302)의 상부에 포토레지스트막(304)을 형성한다. 포토레지스트막(304)을 패터닝하기 위하여 노광 마스크(306)를 사용하는 노광 공정을 실시한다. 노광 마스크(306)는 석영기판(306a)에 노광 패턴(306b 및 306c)이 형성된다. 이하, 스크라이브 래인 영역에서 이루어지는 노광 공정을 예로써 설명하도록 한다.
노광 마스크(306)는 석영기판(306a) 상에 노광 패턴(306b 및 306c)을 형성하여 사용할 수 있다. 이때, 노광 패턴(306b 및 306c)이 형성된 영역은 광원이 투과하지 못하므로 비노광지역이 되고, 노광 패턴(306b 및 306c)이 형성되지 않은 지역은 광원이 투과하므로 노광지역이 된다.
특히, 노광 패턴(306b 및 306c)은 중앙(306b)과 가장자리(306c)의 광 투과율이 서로 다르게 형성한다. 중앙(306b)은 크롬(Cr)으로 형성할 수 있으며, 가장자리(306c)는 중앙(306b)보다 광투과율이 높은 물질로 형성하는 것이 바람직하다. 예를 들면, 가장자리(306c)는 MoSi으로 형성할 수 있다.
이어서, 노광 공정을 실시하면, 포토레지스트막(304)에는 광원의 투과율에 따라 제1 영역(304a), 제2 영역(304b) 및 제3 영역(304c)이 형성된다. 구체적으로, 제1 영역(304a)은 광원이 조사되지 않은 비노광 영역이 되며, 제3 영역(304c)은 광원이 조사된 노광 영역이 된다. 특히, 제2 영역(304b)은 비노광 영역으로 구분되기는 하지만, 제2 패턴(304b)의 광 투과율에 의해 광원이 조사되어 제1 및 제3 영역(304a 및 304c)과는 물리적 성질이 다르게 형성된다. 즉, 포토레지스트막(304)의 노광 후 현상(develop) 공정 시, 제2 영역(304b)의 일부가 제거될 수 있다. 이에 대하여, 다음의 도면을 참조하여 구체적으로 설명하면 다음과 같다.
도 3c를 참조하면, 현상(develop) 공정을 실시하여 포토레지스트 패턴(304d)을 형성한다. 현상 공정 시, 포토레지스트 패턴(304d)의 제2 영역(304b)은 제1 영역(304a)보다 물리적으로 치밀하지 못하여 상부의 일부가 제거되기 때문에 상부에서 저면으로 갈수록 폭이 넓어지는 형태로 형성된다. 이에 따라, 포토레지스트 패턴(304d)의 모서리는 급격한 굴곡을 가지는 각이 아닌 경사진 형태를 갖추게 된다.
도 3d를 참조하면, 포토레지스트 패턴(도 3c의 304d)에 따라 식각 공정을 실시하여 노출된 식각 대상막(302)을 식각한다. 예를 들면, 오버레이 버니어 영역의 경우, 식각 대상막(302)은 오버레이 버니어 패턴으로 형성된다. 특히, 식각 공정 시, 포토레지스트 패턴(도 3c의 304d)에서 물리적으로 치밀하지 못한 제2 영역(도 3c의 304b)이 외각부터 서서히 제거되면서 제2 영역(도 3c의 304b) 하부의 식각 대상막(302)을 노출시키므로 식각 대상막(302)의 패턴 모서리(A)도 경사진 형태로 형성된다. 이처럼, 식각 대상막(302)의 패턴에 급격한 굴곡을 가지는 모서리를 형성하지 않음으로써 후속 형성하는 박막(308; 예를 들어, 하드 마스크막, 도전막 또는 절연막)을 식각 대상막(302)의 상부 표면을 따라 균일한 두께로 형성할 수 있다. 특히, 패터닝된 식각 대상막(302)의 모서리(A) 영역에도 박막(308)을 균일한 두께로 형성할 수 있으므로 후속 식각 공정을 실시하여도 식각 대상막(302)이 노출되는 결함을 방지할 수 있다.
이로써, 급격한 굴곡(예를 들면, 직각 모서리) 대신 경사진(또는, 곡선) 형 태의 모서리를 가지는 오버레이 버니어 패턴을 형성함으로써 후속 형성하는 막의 두께를 균일하게 형성할 수 있으며, 이에 따라 후속 실시하는 식각 공정시 취약한 영역의 발생을 억제하여 오버레이 버니어 패턴의 손상을 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래의 오버레이 버니어 패턴을 나타내는 사진이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 패터닝 방법.을 설명하기 위한 단면도이다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체 소자의 패터닝 방법.을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
200, 300 : 반도체 기판 202, 302 : 식각 대상막
204, 304 : 포토레지스트막 206, 306 : 노광 마스크
206a, 306a : 석영기판 206b : 노광 패턴
306b : 제1 노광패턴 306c : 제2 노광 패턴
208, 308 : 박막
Claims (13)
- 반도체 기판 상에 식각 대상막을 형성하는 단계;상기 식각 대상막 상에 포토레지스트막을 형성하는 단계;상부 모서리가 경사진 노광 패턴이 형성된 노광 마스크를 이용한 노광 및 현상 공정으로 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 이용한 식각 공정으로 상기 식각 대상막을 패터닝하는 단계를 포함하는 반도체 소자의 패터닝 방법.
- 삭제
- 제 1 항에 있어서,상기 상부 모서리가 경사진 상기 노광 패턴에 의해 상기 포토레지스트 패턴의 상부 모서리도 경사지게 형성되는 반도체 소자의 패터닝 방법.
- 제 3 항에 있어서,상기 상부 모서리가 경사진 상기 포토레지스트 패턴에 의해 상기 식각 대상막의 상부 모서리도 경사지게 식각되는 반도체 소자의 패터닝 방법.
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KR20080012011A (ko) * | 2006-08-02 | 2008-02-11 | 주식회사 하이닉스반도체 | 반도체 소자의 오버레이 버니어 및 그를 이용한 오버레이측정 방법 |
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