KR100965502B1 - 반도체 장치와 그 제조 방법 - Google Patents

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요이치 오키타
겐이치 고무로
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후지쯔 세미컨덕터 가부시키가이샤
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Abstract

[과제] 캐패시터의 하부 전극의 배향을 저해하지 않고, 또한 산소 분위기 중에서 산화되기 어려운 콘택트 플러그를 캐패시터 바로 아래에 구비한 반도체 장치와 그 제조 방법을 제공하는 것.
[해결수단] 실리콘 기판(1)과, 실리콘 기판(1)의 표층에 형성된 제1 소스/드레인 영역(8a)과, 제1 소스/드레인 영역(8a) 위에 제1 홀(11a)을 구비한 제1 절연막(11)과, 제1 홀(11a)의 내면에 형성된 도전막(24)과, 도전막(24) 위에 제1 홀(11a)을 메우는 두께로 형성되고, 그 도전막(24)과 함께 제1 콘택트 플러그(26)를 구성하고, 윗면이 비정질인 절연성 재료로 구성된 충전체(25a)와, 제1 콘택트 플러그(26) 위에 형성되고, 도전막(24)과 전기적으로 접속된 하부 전극(21a), 강유전체 재료로 구성되는 캐패시터 유전체막(22a), 및 상부 전극(23a)을 구비한 캐패시터(Q)를 갖는 반도체 장치에 의한다.
반도체 장치, 콘택트 플러그, 회복 어닐링

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치와 그 제조 방법에 관한 것이다.
전원을 끊어도 정보를 기억할 수 있는 불휘발성 메모리로서, 플래시 메모리나 강유전체 메모리가 알려져 있다.
이 중, 플래시 메모리는 절연 게이트형 전계 효과 트랜지스터(IGFET)의 게이트 절연막 중에 매립된 플로팅 게이트를 갖고, 기억 정보를 표시하는 전하를 이 플로팅 게이트에 축적함으로써 정보를 기억한다. 그러나, 이와 같은 플래시 메모리에는, 정보의 기입이나 소거시에, 게이트 절연막에 터널 전류를 흐르게 할 필요가 있어, 비교적 높은 전압이 필요하다는 결점이 있다.
이에 대하여, 강유전체 메모리는 FeRAM(Ferroelectric Random Access Memory)이라고도 불리며, 강유전체 캐패시터가 구비하는 강유전체막의 히스테리시스(hysteresis) 특성을 이용하여 정보를 기억한다. 그 강유전체막은 캐패시터의 상부 전극과 하부 전극 사이에 인가되는 전압에 따라 분극을 발생시켜, 그 전압을 제거해도 자발 분극이 잔류한다. 인가 전압의 극성을 반전하면, 이 자발 분극도 반전하고, 그 자발 분극의 방향을 「1」과 「0」에 대응시킴으로써, 강유전체막에 정보가 기입된다. 이 기입에 필요한 전압은 플래시 메모리에서보다도 낮고, 또한, 플래시 메모리보다도 고속으로 기입할 수 있다는 이점이 FeARM에는 있다.
FeRAM은 그 구조에 의해 스택형과 플래너형으로 크게 나뉜다. 후자의 플래너형에서는, 반도체 기판에 형성된 MOS 트랜지스터와 캐패시터 하부 전극이 캐패시터 위쪽의 금속 배선을 거쳐 전기적으로 접속되어, 캐패시터의 평면 형상이 커지기 쉬운 경향이 있다.
이에 대하여, 스택형의 FeRAM에서는, MOS 트랜지스터의 소스/드레인 영역에 연결되는 콘택트 플러그 바로 위에 캐패시터 하부 전극이 형성되고, 그 콘택트 플러그를 거쳐 하부 전극과 MOS 트랜지스터가 전기적으로 접속된다. 이와 같은 구조에 의하면, 플래너형과 비교하여 캐패시터의 평면 형상을 작게 할 수 있어, 앞으로 요구되는 FeRAM의 미세화에 유리해진다.
그 콘택트 플러그로서는 텅스텐 플러그를 사용함이 일반적이지만, 텅스텐 이외의 재료로 콘택트 플러그를 구성하는 점이 특허 문헌 1∼4에 개시되어 있다.
예를 들면, 특허 문헌 1에서는 다결정 실리콘이나 비정질 실리콘으로, 그리고 특허 문헌 2에서는 질화텅스텐으로 콘택트 플러그를 구성하는 점이 개시되어 있다. 또한, 특허 문헌 3에서는 이 콘택트 플러그를 이리듐으로 구성하고 있고, 특허 문헌 4에서는 이리듐 또는 루테늄으로 콘택트 플러그를 구성하고 있다.
또, 본 발명에 관련한 기술은 특허 문헌 5에도 개시되어 있다.
[특허 문헌 1] 국제 공개 제97/33316호 팜플렛
[특허 문헌 2] 일본 특개2001-345432호 공보
[특허 문헌 3] 일본 특개2003-133534호 공보
[특허 문헌 4] 일본 특개2003-31775호 공보
[특허 문헌 5] 일본 특개2004-153031호 공보.
그런데, 상기 콘택트 플러그로서 일반적인 텅스텐 플러그를 채용하면, 텅스텐 결정의 배향이 플러그 위의 하부 전극의 배향에 영향을 주어, 그것에 의해 캐패시터 유전체막의 배향이 원하는 방위로 배향하지 않을 경우가 있다. 이렇게 되면, 캐패시터 유전체막의 강유전체 특성, 예를 들면 잔류 분극 전하 등이 저감하여, 캐패시터에의 정보의 기입이나 판독이 곤란해지므로 바람직하지 않다.
또한, 이와 같이 콘택트 플러그로서 텅스텐 플러그를 사용할 경우는 텅스텐의 산화를 방지하기 위해서, 콘택트 플러그와 하부 전극 사이에 도전성 산소 배리어막을 형성할 경우가 있다. 이 경우도 도전성 산소 배리어막의 배향이 텅스텐 결정의 배향에 영향을 받아, 상기와 같이 캐패시터 유전체막의 강유전체 특성이 열화한다는 문제가 발생한다.
이와 같은 문제는 텅스텐 플러그 뿐만 아니라, 결정성이 있는 재료를 콘택트 플러그로서 사용할 경우에도 일어날 수 있다. 따라서, 결정성 재료인 질화텅스텐, 이리듐, 및 루테늄을 콘택트 플러그로 사용하는 특허 문헌 2∼4에서도, 상기와 같이 캐패시터 유전체막의 강유전체 특성이 열화한다.
또한, 패터닝에 의해 캐패시터 유전체막을 형성한 후에는, 그 패터닝에 의해 캐패시터 유전체막에 발생한 산소 결함을 보충하기 위해서, 산소 분위기 중에서 회복 어닐링이라 불리는 어닐링이 캐패시터 유전체막에 대하여 실시된다. 비정질 실 리콘으로서 콘택트 플러그를 채용하는 특허 문헌 1에서는, 이 회복 어닐링에 의해 콘택트 플러그의 표면이 산화하여, 콘택트 플러그의 콘택트 저항이 상승할 우려가 있다.
[발명의 개시]
본 발명의 목적은 캐패시터의 하부 전극의 배향을 저해하지 않고, 또한 산소 분위기 중에서 산화되기 어려운 콘택트 플러그를 캐패시터 바로 아래에 구비한 반도체 장치와 그 제조 방법을 제공하는 데 있다.
본 발명의 한 관점에 의하면, 반도체 기판과, 상기 반도체 기판의 표층에 형성된 제1 불순물 확산 영역과, 상기 제1 불순물 확산 영역 위에 제1 홀을 구비한 제1 절연막과, 상기 제1 홀의 내면에 형성되어, 상기 제1 불순물 확산 영역과 전기적으로 접속된 도전막과, 상기 도전막 위에 상기 제1 홀을 메우는 두께로 형성되어, 그 도전막과 함께 제1 콘택트 플러그를 구성하고, 적어도 윗면이 비정질인 절연성 재료로 구성된 충전체와, 상기 제1 콘택트 플러그 위에 형성되어, 상기 도전막과 전기적으로 접속된 하부 전극, 강유전체 재료로 구성되는 캐패시터 유전체막, 및 상부 전극을 구비한 캐패시터를 갖는 반도체 장치가 제공된다.
이에 의하면, 캐패시터의 바로 아래에 형성되는 충전체의 윗면이 비정질인 절연성 재료로 구성된다. 그 때문에, 충전체로서 텅스텐과 같은 결정성 재료를 형성할 경우와 같이 충전체의 결정성에 기인하여 하부 전극의 배향이 흐트러지지 않는다. 이에 의해, 하부 전극이 자기 배향하기 쉬워져, 하부 전극의 배향의 작용에 의해 캐패시터 유전체막의 배향도 높아져, 잔류 분극 전하 등과 같은 캐패시터 유 전체막의 강유전체 특성을 향상시킬 수 있게 된다.
또한, 충전체의 윗면이 절연성 재료로 구성되므로, 제1 콘택트 플러그의 모두를 도전성 재료로 구성할 경우와 비교하여, 제1 콘택트 플러그의 산화를 억제할 수 있어, 캐패시터 유전체막에 대하여 산소 분위기 중에서 어닐링을 행해도, 제1 콘택트 플러그가 산화하여 그 콘택트 저항이 저하함을 방지할 수 있다.
또한, 본 발명의 다른 관점에 의하면, 반도체 기판의 표층에 제1 불순물 확산 영역을 형성하는 공정과, 상기 반도체 기판 위에 제1 절연막을 형성하는 공정과, 상기 제1 절연막을 패터닝하여, 상기 제1 불순물 확산 영역 위의 상기 제1 절연막에 제1 홀을 형성하는 공정과, 상기 제1 홀의 내면에 도전막을 형성하는 공정과, 적어도 윗면이 비정질인 절연성 재료로 구성되고, 또한 상기 제1 홀을 메우는 두께를 갖는 충전체를 상기 도전막 위에 형성하여, 그 충전체와 상기 도전막을 제1 콘택트 플러그로 하는 공정과, 상기 제1 콘택트 플러그 위에, 상기 도전막과 전기적으로 접속된 하부 전극, 강유전체 재료로 구성되는 캐패시터 유전체막, 및 상부 전극을 순서대로 적층하여 캐패시터를 형성하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
이에 의하면, 제1 콘택트 플러그의 윗면이 비정질인 절연성 재료로 구성되므로, 기술(旣述)한 바와 같이 하부 전극의 배향이 높아져, 그것에 의해 캐패시터 유전체막의 배향성이 향상한다.
또한, 상기 제1 절연막에 제2 콘택트 플러그를 매립하고, 이 제2 콘택트 플러그의 산화를 방지하기 위한 산화 방지 절연막을 제1 절연막과 제2 콘택트 플러그 각각의 윗면에 형성해도 좋다. 그 경우는 제1 절연막에 제1 홀을 형성하는 공정에서, 그 제1 홀 위의 산화 방지 절연막에 제1 개구가 형성된다.
그리고, 이와 같이 산화 방지 절연막에 제1 개구를 형성할 경우는 상기한 도전막을 형성하는 공정에서, 이 산화 방지 절연막 위에도 그 도전막을 형성한다. 또한, 이 경우는 제1 콘택트 플러그를 형성하는 공정이 도전막 위에 비정질의 절연성 재료막을 형성하여, 그 절연성 재료막으로 제1 개구와 제1 홀을 메우는 공정과, 산화 방지 절연막 위의 도전막과 절연성 재료막을 연마하여 제거하고, 제1 개구와 제1 홀 내에 남는 절연성 재료막을 충전체로 하는 공정을 가짐이 바람직하다.
절연성 재료막과 산화 방지 절연막은 모두 절연막이므로, 그들의 연마 레이트에 큰 차는 없다. 따라서, 상기와 같이 절연성 재료막을 연마하여 충전체를 형성해도, 연마를 종료한 후의 충전체의 윗면에는, 절연성 재료막과 산화 방지 절연막의 연마 레이트 차에 기인하는 리세스가 발생하지 않는다. 따라서, 절연성 재료막과 산화 방지 절연막 각각의 윗면 평탄성이 높아지므로, 하지의 요철에 기인하여 캐패시터 유전체막의 강유전체 특성이 열화함을 막을 수 있어, 고품위의 캐패시터를 형성할 수 있게 된다.
그리고, 본 발명의 다른 관점에 의하면, 반도체 기판의 표층에 제1 불순물 확산 영역을 형성하는 공정과, 상기 반도체 기판 위에 제1 절연막을 형성하는 공정과, 상기 제1 절연막을 패터닝하여, 상기 제1 불순물 확산 영역 위의 상기 제1 절연막에 제1 홀을 형성하는 공정과, 상기 제1 절연막의 윗면과 상기 제1 홀의 내면에 도전막을 형성하는 공정과, 상기 도전막 위에, 상기 제1 홀을 메우는 두께의 도 전성 재료막을 형성하는 공정과, 상기 도전성 재료막의 두께를 감소시킴으로써, 그 도전성 재료막으로 구성되는 하부 충전체를 상기 제1 홀 도중의 깊이까지 형성하는 공정과, 상기 하부 충전체 위와 상기 도전막 위에, 비정질의 절연성 재료막을 형성하는 공정과, 상기 도전막과 상기 절연성 재료막의 각각을 연마하여 상기 제1 절연막 위로부터 제거함으로써, 상기 제1 홀 내에 상기 절연성 재료막을 상부 충전체로서 남기고, 그 상부 충전체, 상기 하부 충전체, 및 상기 도전막을 제1 콘택트 플러그로 하는 공정과, 상기 제1 콘택트 플러그 위에, 상기 도전막과 전기적으로 접속된 하부 전극, 강유전체 재료로 구성되는 캐패시터 유전체막, 및 상부 전극을 순서대로 적층하여 캐패시터를 형성하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
여기서, 상기한 공정 이외에, 반도체 기판의 표층에 제1 불순물 확산 영역으로부터 간격을 두고 제2 불순물 확산 영역을 형성하는 공정을 행해도 좋다.
그 경우는 제1 홀을 형성하는 공정에서, 제2 불순물 확산 영역 위의 제1 절연막에 제2 홀을 형성함과 동시에, 제1 콘택트 플러그의 형성 공정과 동일한 공정을 행함으로써, 제2 홀 내에 제1 콘택트 플러그와 동일한 구조의 제2 콘택트 플러그를 형성함이 바람직하다.
이에 의하면, 캐패시터의 바로 아래로부터 벗어나서 형성되는 제2 콘택트 플러그가 제1 콘택트 플러그와 같이, 비정질의 절연성 재료로 이루어지는 상부 충전체에 의해 도전성 재료막으로 이루어지는 하부 충전체가 보호된 구조가 된다. 따라서, 산화 분위기로부터 하부 충전체를 보호하기 위한 산화 방지 절연막을 제1 절 연막 위에 형성할 필요가 없어져, 그 산화 방지 절연막을 형성하는 공정을 삭감할 수 있게 된다.
도 1(a)∼(c)은 가상적인 반도체 장치의 제조 도중의 단면도(그 1).
도 2(a)∼(c)는 가상적인 반도체 장치의 제조 도중의 단면도(그 2).
도 3(a), (b)은 가상적인 반도체 장치의 제조 도중의 단면도(그 3).
도 4(a), (b)는 가상적인 반도체 장치의 제조 도중의 단면도(그 4).
도 5(a), (b)는 가상적인 반도체 장치의 제조 도중의 단면도(그 5).
도 6은 가상적인 반도체 장치의 제조 도중의 단면도(그 6).
도 7(a)은 콘택트 플러그에 있어서의 리세스의 발생 상황을 조사하기 위해서 샘플의 단면을 TEM으로 관찰하여 얻어진 상이며, 도 7(b)은 도 7(a)의 암시야상이며, 도 7(c)은 도 7(a)의 점 W∼Z의 각각에 있어서의 전자선 회절상.
도 8(a), (b)은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 1).
도 9(a), (b)는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 2).
도 10(a), (b)은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 3).
도 11(a), (b)은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 4).
도 12(a), (b)는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 5).
도 13(a), (b)은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 6).
도 14는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 도중의 단면도.
도 15는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 1).
도 16은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 2).
도 17은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 3).
도 18은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 4).
도 19는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 1).
도 20은 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 2).
도 21은 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 3).
도 22는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 도중의 단면도(그 4).
[발명을 실시하기 위한 최량의 형태]
이하에, 본 발명의 실시 형태에 대하여, 첨부 도면을 참조하면서 상세하게 설명한다.
(1)예비적 사항의 설명
본 실시 형태의 설명에 앞서, 본 발명의 예비적 사항에 대하여 설명한다.
도 1∼도 6은 가상적인 반도체 장치의 제조 도중의 단면도이다. 이 반도체 장치는 스택형의 FeRAM이며, 이하와 같이 작성된다.
가장 먼저, 도 1(a)에 나타내는 단면 구조를 얻을 때까지의 공정에 대하여 설명한다.
우선, n형 또는 p형의 실리콘(반도체) 기판(1) 표면에, 트랜지스터의 활성 영역을 획정하는 STI(Shallow Trench Isolation)용의 홈을 형성하고, 그 중에 산화실리콘 등의 절연막을 매립하여 소자 분리 절연막(2)으로 한다. 또, 소자 분리 구조는 STI에 한하지 않고, LOCOS(Local Oxidation of Silicon)법으로 소자 분리 절연막(2)을 형성해도 좋다.
이어서, 실리콘 기판(1)의 활성 영역에 p형 불순물을 도입하여 p웰(3)을 형성한 후, 그 활성 영역의 표면을 열산화함으로써, 게이트 절연막(4)이 되는 열산화막을 형성한다.
계속해서, 실리콘 기판(1)의 상측 전면에 비정질 또는 다결정의 실리콘막을 형성하고, 그것을 포토리소그래피에 의해 패터닝하여 2개의 게이트 전극(5)을 형성한다.
p웰(3) 위에는, 상기 2개의 게이트 전극(5)이 간격을 두고 거의 평행하게 배치되고, 그들 게이트 전극(5)은 워드선의 일부를 구성한다.
이어서, 게이트 전극(5)을 마스크로 하는 이온 주입에 의해, 게이트 전극(5) 옆의 실리콘 기판(1)에 n형 불순물을 도입하여, 제1, 제2 소스/드레인 익스텐션(6a, 6b)을 형성한다.
그 후에, 실리콘 기판(1)의 상측 전면에 절연막을 형성하고, 그 절연막을 에칭백하여 게이트 전극(5) 옆에 절연성 사이드월(7)로서 남긴다. 그 절연막으로서, 예를 들면 CVD법에 의해 산화실리콘막을 형성한다.
계속해서, 절연성 사이드월(7)과 게이트 전극(5)을 마스크로 하면서, 실리콘 기판(1)에 n형 불순물을 다시 이온 주입함으로써, 2개의 게이트 전극(5) 측방의 실리콘 기판(1)에 서로 간격을 둔 제1, 제2 소스/드레인 영역(제1, 제2 불순물 확산 영역)(8a, 8b)을 형성한다.
여기까지의 공정에 의해, 실리콘 기판(1)의 활성 영역에는, 게이트 절연막(4), 게이트 전극(5), 및 제1, 제2 소스/드레인 영역(8a, 8b)에 의해 구성되는 제1, 제2 MOS 트랜지스터(TR1, TR2)가 형성되게 된다.
다음으로, 실리콘 기판(1)의 상측 전면에, 스퍼터링법에 의해 코발트층 등의 고융점 금속층을 형성한 후, 이 고융점 금속층을 가열하여 실리콘과 반응시켜, 실 리콘 기판(1) 위에 고융점 금속 실리사이드층(9)을 형성한다. 그 고융점 금속 실리사이드층(9)은 게이트 전극(5)의 표층 부분에도 형성되고, 그것에 의해 게이트 전극(5)이 저저항화된다.
그 후, 소자 분리 절연막(2) 위 등에서 미반응으로 되어 있는 고융점 금속층을 웨트 에칭하여 제거한다.
계속해서, 플라즈마 CVD법에 의해, 실리콘 기판(1)의 상측 전면에 질화실리콘(SiN)막을 두께 약 80nm로 형성하고, 그것을 커버 절연막(10)으로 한다. 이어서, 이 커버 절연막(10) 위에, TEOS 가스를 사용하는 플라즈마 CVD법에 의해 제1 절연막(11)으로서 산화실리콘막을 두께 약 11000nm로 형성한다.
그 후에, 제1 절연막(11)의 윗면을 CMP(Chemical Mechanical Polishing)법에 의해 연마하여 평탄화한다. 이 CMP의 결과, 제1 절연막(11)의 두께는 실리콘 기판(1)의 평탄면 위에서 약 800nm가 된다.
다음으로, 도 1(b)에 나타내는 바와 같이, 포토리소그래피에 의해 커버 절연막(10)과 제1 절연막(11)을 패터닝하여, 2개의 게이트 전극(5) 사이의 제2 소스/드레인 영역(8b) 위에 제2 홀(11b)을 형성한다.
계속해서, 도 1(c)에 나타내는 바와 같이, 제1 절연막(11)의 윗면과 제2 홀(11b)의 내면에, 스퍼터링법에 의해 티탄막과 질화티탄막을 이 순서대로 형성하고, 이들 적층막을 제1 글루막(12)으로 한다. 그 제1 글루막(12)을 구성하는 티탄막은 실리콘 기판(1)과 오믹 콘택트를 취하는 역할을 담당한다.
계속해서, 육불화텅스텐 가스를 사용하는 CVD법에 의해, 이 제1 글루막(12) 위에 제1 텅스텐막(13)을 형성하여, 이 제1 텅스텐막(13)으로 제2 홀(11b)을 완전히 매립한다.
그런데, 이 제1 텅스텐막(13)은 다른 막에 비해 응력이 강하므로, 그 막두께를 두껍게 하면 실리콘 기판(10)이 휘어 막벗겨짐이 일어날 우려가 있다. 그 때문에, 이 예에서는, 제2 홀(11b)의 직경을 가능한 한 작게, 예를 들면 0.25㎛로 함으로써, 제2 홀(11b)을 매립하는데 필요한 제1 텅스텐막(13)의 최소 막두께를 얇게 하여, 약 300nm 정도의 얇은 두께의 제1 텅스텐막(13)을 형성하여, 이 제1 텅스텐막(13)의 응력에 기인하는 막벗겨짐을 방지한다.
다음으로, 도 2(a)에 나타내는 바와 같이, 제1 절연막(11) 위에 형성되어 있는 여분의 제1 글루막(12)과 제1 텅스텐막(13)을 CMP법에 의해 연마하여 제거하고, 이들 막을 제2 홀(11b) 내에 제2 콘택트 플러그(13b)로서 남긴다. 이 제2 콘택트 플러그(13b)는 제2 소스/드레인 영역(8b)과 전기적으로 접속되어, 이 제2 소스/드레인 영역(8b)과 함께 비트선의 일부를 구성한다.
여기서, 제2 콘택트 플러그(13b)는 상기와 같이 제1 텅스텐막(13)으로 주로 구성되지만, 텅스텐은 매우 산화되기 쉽고, 프로세스 중에서 산화되면 콘택트 불량을 일으킨다.
그래서, 다음의 공정에서는, 도 2(b)에 나타내는 바와 같이, 제2 콘택트 플러그(13b)를 산화 분위기로부터 보호하기 위한 산화 방지 절연막(14)으로서, 플라즈마 CVD법에 의해 산질화실리콘(SiON)막을 두께 약 130nm로 형성한다.
그 후에, 플라즈마 CVD법에 의해 산화 방지 절연막(14) 위에 산화실리콘막을 두께 약 200nm로 형성하고, 그 산화실리콘막을 절연성 밀착막(15)으로 한다.
계속해서, 도 2(c)에 나타내는 바와 같이, 도시하지 않은 레지스트 패턴을 마스크로 하는 에칭에 의해, 절연성 밀착막(15)으로부터 커버 절연막(10)까지를 에칭하여, 산화 방지 절연막(14)에 제1 개구(14a)를 형성함과 동시에, 그 제1 개구(14a) 아래에 제1 홀(11a)을 형성한다. 그 에칭은 예를 들면 RIE(Reactive Ion Etching)에 의해 행해지고, C4F8, Ar, 및 O2의 혼합 가스가 에칭 가스로서 사용된다.
다음으로, 도 3(a)에 나타내는 바와 같이, 제1 개구(14a)와 제1 홀(11a) 각각의 안과 절연성 밀착막(15)의 윗면에 스퍼터링법에 의해 제2 글루막(17)을 형성한 후, 그 위에 CVD법에 의해 제2 텅스텐막(18)을 형성하여, 이 제2 텅스텐막(18)으로 제1 홀(11a)을 완전히 매립한다. 또, 제2 글루막(17)은 제1 글루막(12)과 같이 티탄막과 질화티탄막을 이 순서대로 적층하여 이루어지고, 그 티탄막에 의해 실리콘 기판(1)과의 오믹 콘택트가 취해진다.
또한, 도 1(c)에서 설명한 제1 텅스텐막(13)과 같이, 이 제2 텅스텐막(18)도 응력이 강하므로, 제1 홀(11a)의 직경을 작게 함으로써 얇은 두께의 제2 텅스텐막(18)으로도 제1 홀(11a)이 매립되도록 한다. 이 예에서는, 제1 홀(11a)의 직경을 약 0.25㎛로 작게 하고, 제2 텅스텐막(18)의 두께를 약 300㎛로 얇게 함으로써, 응력에 의해 막벗겨짐이 발생함을 방지한다. 또, 제1 홀(11a)을 매립하는데 필요한 제2 텅스텐막(18)의 최소 막두께는 전형적으로는 제1 홀(11a)의 1/2이상의 막두께가 된다.
이어서, 도 3(b)에 나타내는 바와 같이, 절연성 밀착막(15)의 윗면에 형성되어 있는 여분의 제2 글루막(17)과 제2 텅스텐막(18)을 CMP법에 의해 연마하여 제거하고, 이들 막을 제1 홀(11a) 내에 제1 콘택트 플러그(18a)로서 남긴다.
그 CMP에서는, 절연성 밀착막(15)이 연마 스토퍼가 되므로, 제2 텅스텐막(18)의 연마 레이트가 절연성 밀착막(15)의 그것보다도 높아지는 연마 조건에서 행해진다. 그 때문에, CMP를 종료한 시점에서는, 절연성 밀착막(15)과 제2 텅스텐막(18)의 연마 레이트의 차이에 기인하여, 제1 콘택트 플러그(18a)의 윗면에 도시와 같은 리세스(오목부)가 형성된다.
이후에, 도 4(a)에 나타내는 바와 같이, 예를 들면 질화티탄알루미늄(TiAlN) 등으로 이루어지는 도전성 산소 배리어막(20)을 제1 콘택트 플러그(18a) 위에 형성하고, 그 위에 하부 전극(21a), 캐패시터 유전체막(22a), 및 상부 전극(23a)을 이 순서대로 적층하여 이루어지는 캐패시터(Q)를 형성한다. 또, 하부 전극(21a)은 스퍼터링법으로 형성된 두께가 약 50∼200nm의 이리듐막으로 이루어지고, 캐패시터 유전체막(22a)은 MOCVD(Metal Organic CVD)법으로 형성된 두께 약 50∼150nm의 PZT(Lead Zirconate Titanate : PbZrTiO3)막으로 이루어진다. 그리고, 상부 전극(23a)은 스퍼터링법으로 형성된 두께가 약 50∼200nm의 산화이리듐(IrO2)막으로 이루어진다.
이어서, 캐패시터(Q)를 형성할 때의 에칭이나 스퍼터링에 의해 캐패시터 유 전체막(22a)이 받은 손상을 회복시키기 때문에, 산소 분위기 중에서 캐패시터(Q)를 어닐링한다. 그와 같은 어닐링은 회복 어닐링이라고도 불린다.
캐패시터 바로 아래의 제1 콘택트 플러그(18a)는 그 위의 도전성 산소 배리어막(20)에 의해, 이 회복 어닐링시에 산화됨이 방지된다. 또한, 비트선의 일부를 구성하는 제2 콘택트 플러그(13b)는 산화 방지 절연막(14)에 의해 산화가 방지되어 있다.
다음으로, 도 4(b)에 나타내는 단면 구조를 얻을 때까지의 공정에 대하여 설명한다.
우선, 수소 등의 환원성 분위기로부터 캐패시터 유전체막(22a)을 보호하기 위해서, 캐패시터 보호 절연막(41)으로서 수소 블록성이 뛰어난 알루미나막을 실리콘 기판(1)의 상측 전면에 약 50nm의 두께로 스퍼터링법으로 형성한다.
다음으로, 캐패시터 보호 절연막(41) 위에 플라즈마 CVD법에 의해 제2 절연막(41)으로서 산화실리콘막을 형성한 후, CMP법에 의해 그 제2 절연막(41)의 윗면을 평탄화하여, 실리콘 기판(1)의 평탄면 위에서의 제2 절연막(41)의 두께를 약 700nm로 한다.
그리고, 이 제2 절연막(41) 위에, 제1 창(43a)을 구비한 제1 레지스트 패턴(43)을 형성한 후, 제1 창(43a)을 통하여 제2 절연막(41)과 캐패시터 보호 절연막(40)을 에칭하여, 상부 전극(23a) 위에 제3 홀(41a)을 형성한다.
이 에칭이 종료한 후, 제1 레지스트 패턴(43)은 제거된다.
그 후에, 여기까지의 공정에서 캐패시터 유전체막(22a)이 받은 손상을 회복 시키기 위해서, 도시하지 않은 노(furnace) 내에 실리콘 기판(1)을 넣고, 산소 분위기 중에서 기판 온도를 550℃로 하는 2회째의 회복 어닐링을 약 40분간 행한다.
다음으로, 도 5(a)에 나타내는 단면 구조를 얻을 때까지의 공정에 대하여 설명한다.
우선, 실리콘 기판(1)의 상측 전면에 포토레지스트를 도포하고, 그것을 노광, 현상함으로써, 제2 콘택트 플러그(13b) 위에 제2 창(45a)을 구비한 제2 레지스트 패턴(45)을 형성한다.
그리고, 이 제2 레지스트 패턴(45)의 제2 창(45a)을 통하여 제2 절연막(41)으로부터 산화 방지 절연막(14)까지를 에칭한다. 이에 의해, 제2 콘택트 플러그(13b) 위의 제2 절연막(41)에 제4 콘택트 홀(41b)이 형성됨과 동시에, 그 제4 콘택트 홀(41b) 아래의 산화 방지 절연막(14)에 제2 개구(14b)가 형성된다.
이어서, 도 5(b)에 나타내는 바와 같이, 제2 레지스트 패턴(45)을 제거한다.
다음으로, 도 6에 나타내는 바와 같이, 주로 텅스텐으로 구성되는 제3, 제4 콘택트 플러그(47a, 47b)를 각각 제3, 제4 홀(41a, 41b) 내에 형성한다.
그리고, 제2 절연막(41)과 제3, 제4 콘택트 플러그(47a, 47b) 각각의 윗면에, 스퍼터링법에 의해 주로 알루미늄막으로 구성되는 금속 적층막을 형성한 후, 포토리소그래피에 의해 그 금속 적층막을 패터닝하여, 도시와 같은 1층째 금속 배선(49a)과 비트선용 금속 패드(49b)를 형성한다.
이상에 의해, 스택형의 FeRAM의 기본 구조를 완성했다.
상기한 예에서는, 도 3(b)에서 설명한 바와 같이, CMP법에 의해 제1 콘택트 플러그(18a)의 윗면을 연마함으로써, 그 윗면에 리세스가 형성된다.
도 7(a)은 이 리세스의 발생 상황을 조사하기 위해서, 샘플의 단면을 TEM으로 관찰하여 얻어진 상이다. 그 샘플은 기술(旣述)한 제1 절연막(11)에 제1 콘택트 플러그(18a)를 매립한 후에, 도전성 산소 배리어막(20)(도 4(a) 참조)이 되는 질화티탄알루미늄(TiAlN)막과, 하부 전극(21a)이 되는 이리듐(Ir)막을 이 순서대로 형성하고, 그 위에 산화 방지 절연막(14)을 형성하여 이루어진다.
도 7(a)에 나타내는 바와 같이, CMP에 기인하는 리세스가 제1 콘택트 플러그(18a)에 실제로 발생하고 있음을 알 수 있다. 또한, 이 리세스에 의해, 제1 콘택트 플러그(18a) 위의 질화티탄알루미늄막과 이리듐막에도 도시와 같이 오목부가 발생한다.
도 7(b)은 도 7(a)의 TEM상의 암시야상이다. 이에 나타내는 바와 같이, 오목부가 발생하고 있는 부분의 질화티탄알루미늄막은 다른 부분과 비교하여 어두워져, 그 결정 구조가 다른 부분과 다름을 알 수 있다. 또한, 이와 동일한 경향이 이리듐막에도 보인다.
도 7(c)은 도 7(a)의 점 W∼점 Z의 각각에 있어서의 전자선 회절상이다.
도 7(c)에 나타내는 바와 같이, 제1 절연막(11)의 평탄면 위에 있는 점 Y에서는, 질화티탄알루미늄막과 이리듐막 각각의 (111) 방향에 대응하는 회절선이 강하게 나타나고 있어, 점 Y에서의 이들 막의 배향이 양호함을 알 수 있다.
이에 대하여, 제1 콘택트 플러그(18a) 위의 점 W∼점 Z에서는, 상기와 같은 강한 회절선이 나타나지 않고, 플러그(18a)의 리세스에 의해 질화티탄알루미늄막과 이리듐막의 배향이 열화하고 있다.
이와 같이, 이리듐막의 배향이 열화하면, 그 위에 형성되는 캐패시터 유전체막(22a)(도 6 참조)의 배향이 흐트러져, 캐패시터 유전체막(22a)의 강유전체 특성, 예를 들면 잔류 분극 전하 등이 열화해버리므로, 바람직하지 않다.
이와 같은 리세스의 문제 이외에, 상기한 예에서는, 도 3(b)에 나타낸 바와 같이, 비트선을 구성하는 제2 콘택트 플러그(13b)의 산화를 방지하기 위해서, 캐패시터 바로 아래의 제1 콘택트 플러그(18a)와는 다른 공정에서 그 제2 콘택트 플러그(13b)를 형성하여, 그 윗면을 산화 방지 절연막(14)으로 덮을 필요가 있다.
그러나, 이와 같이, 제1, 제2 콘택트 플러그(18a, 13b)를 별도로 형성하거나, 그 위에 산화 방지 절연막(14)을 형성하는 것은 반도체 장치의 제조 공정이 늘어나버려, 반도체 장치의 제조 비용을 상승시켜버린다.
본원 발명자는 이와 같은 문제를 감안하여, 이하에 설명하는 본 발명의 실시 형태에 상도했다.
(2) 제1 실시 형태
도 8∼도 13은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 도중의 단면도이다.
이 반도체 장치를 제조하기 위해서는, 우선, 기술(旣述)한 도 1(a)∼도 3(a)의 공정을 행한다.
그 후, 도 8(a)에 나타내는 바와 같이, 절연성 밀착막(15) 위, 제1 개구(14a) 내, 및 제1 홀(11a) 내에 도전막(24)을 형성한다.
도전막(24)은 나중에 행해지는 회복 어닐링 등의 산소 분위기 중에서의 고온 어닐링을 행해도 도전성이 손상되기 어려운 재료로 구성된다. 그와 같은 도전막(24)으로서는, 예를 들면, 티탄막, 질화티탄막, 질화티탄알루미늄막, 이리듐막, 산화이리듐(IrO2)막, 플라티나막, 및 루테늄막 중 어느 것의 단층막, 혹은 이들의 적어도 2개를 적층한 적층막이 있다. 이들 막은 스퍼터링법으로 형성할 수 있지만, 질화티탄막에 대하여는 CVD법으로 형성해도 좋다.
또한, 도전막(24)의 두께는 그 아래의 제1 소스/드레인 영역(8a)과의 콘택트 저항이 설계값이 되도록 설정되고, 본 실시 형태에서는 예를 들면 20∼100nm로 한다.
또, 본 실시 형태에서는, 캐패시터의 하부 전극과의 밀착성을 높이는 절연성 밀착막(15)을 형성하고 있지만, 이를 형성하지 않아도 하부 전극의 밀착성이 손상되지 않을 경우에는, 절연성 밀착막(15)을 생략해도 좋다. 그 경우, 상기 도전막(24)은 산화 방지 절연막(14) 위에 형성되게 된다.
그 후에, 도전막(24) 위에, 비정질의 절연성 재료막(25)으로서 플라즈마 CVD법에 의해 산화실리콘막을 형성하여, 그 절연성 재료막(25)으로 제1 개구(14a)와 제1 홀(11a)을 매립한다. 그 플라즈마 CVD법으로는, 예를 들면, 실란(SiH4) 가스가 반응 가스로서 사용된다.
절연성 재료막(25)은 비정질의 절연 재료로 이루어지는 막이면 산화실리콘막에 한정되지 않는다. 산화실리콘막 대신에, 질화실리콘막, 산질화실리콘막, 및 알 루미나막 중 어느 것을 절연성 재료막(25)으로서 형성해도 좋다.
또한, 그 절연성 재료막(25)의 두께는 제1 콘택트 홀(11a)을 완전히 메우는 두께이면 특별히 한정되지 않고, 본 실시 형태에서는 실리콘 기판(1)의 평탄면 위에서 약 300nm로 한다.
이어서, 도 8(b)에 나타내는 바와 같이, 절연성 밀착막(15) 위의 도전막(24)과 절연성 재료막(25)을 CMP법에 의해 연마하여 제거하고, 제1 개구(14a)와 제1 홀(11a) 내에 남는 절연성 재료막(25)을 충전체(25a)로 한다. 이 CMP법으로 사용되는 슬러리(연마재)는 절연막용이면 특별히 한정되지 않는다. 본 실시 형태에서는, 그 슬러리로서, 예를 들면 캐보트 마이크로일렉트로닉스 코퍼레이션(Cabot Microelectronics corporation)제의 슬러리를 사용한다.
이 CMP에서는, 절연성 밀착막(15)도 연마되어 그 막두께가 감소하지만, 상기와 같이 절연막용의 슬러리를 사용함으로써, 절연성 밀착막(15)의 연마 레이트는 절연성 재료막(25)의 그것과 실질적으로 동일해진다. 따라서, CMP시에는 절연성 재료막(25)과 절연성 밀착막(15) 각각의 윗면이 대략 동일한 속도로 저하하므로, CMP를 종료한 후에 충전체(25a)의 윗면에 리세스는 발생하지 않는다.
또, 절연성 밀착막(15)을 생략할 경우는 상기 CMP에 의해 산화 방지 절연막(14)이 연마되게 되지만, 산화 방지 절연막(14)의 연마 레이트도 절연성 재료막(25)과 실질적으로 동일하므로, 상기와 같이 충전체(25a)의 윗면에 리세스는 발생하지 않는다.
이상에 의해, 제1 홀(11a) 내에는, 충전체(25a)의 측면과 밑면을 도전막(24) 으로 덮어 이루어지는 제1 콘택트 플러그(26)가 제1 소스/드레인 영역(8a)과 전기적으로 접속되도록 형성되게 된다. 도시와 같이, 그 제1 콘택트 플러그(26) 윗면의 높이는 산화 방지 절연막(14)과 절연성 밀착막(15)의 두께만큼, 제2 콘택트 플러그(13b) 윗면의 높이보다도 높아진다.
그 후에, 충전체(25a)와 절연성 밀착막(15) 각각의 윗면을 암모니아(NH3) 가스의 플라즈마에 노출시켜 이들 윗면을 개질(改質)한다. 이하, 이 처리를 암모니아 플라즈마 처리라고도 한다.
그 암모니아 플라즈마 처리의 조건은 특별히 한정되지 않지만, 본 실시 형태에서는, 처리 챔버 내에 도입되는 암모니아 가스의 유량을 350sccm, 챔버 내의 압력을 1Torr, 기판 온도를 400℃, 기판에 인가되는 13.56MHz의 고주파 전원의 파워를 100W, 플라즈마 발생 영역에 공급되는 350kHz의 고주파 전원의 파워를 55W, 전극-제1 절연막(11)간의 거리를 350mils, 플라즈마 조사 시간을 60초로 한다.
다음으로, 도 9(a)에 나타내는 단면 구조를 얻을 때까지의 공정에 대하여 설명한다.
우선, 절연성 밀착막(15)과 제1 콘택트 플러그(26) 각각의 윗면에, 스퍼터링법에 의해 질화티탄알루미늄(TiAlN)막을 형성하고, 그것을 도전성 산소 배리어막(20)으로 한다. 그 도전성 산소 배리어막(20)은 제1 콘택트 플러그(26)를 구성하는 도전막(24)과 접하고 있으므로, 제1 콘택트 플러그(26)를 거쳐 제1 소스/드레인 영역(8a)과 전기적으로 접속된다.
그 후에, 도전성 산소 배리어막(20) 위에, 하부 전극용 도전막(21)으로서 스퍼터링법에 의해 이리듐막을 약 50∼200nm의 두께, 보다 바람직하게는 100nm로 형성한다. 여기서, 기술(旣述)한 바와 같이 미리 충전체(25a)의 윗면을 암모니아 플라즈마 처리해 있으므로, 그 충전체(25a) 위쪽의 하부 전극용 도전막(21)은 (111) 방향으로 배향하기 쉬워진다. 이와 같은 이점을 효과적으로 얻기 위해서는, 충전체(25a)를 구성하는 절연성 재료로서, 암모니아 플라즈마의 조사에 의해 표면에 N-H 결합이 형성될 수 있는 막, 예를 들면 산화실리콘 등을 채용함이 바람직하다. 이에 대하여는, 후술의 각 실시 형태에서도 마찬가지다.
다음으로, MOCVD(Metal Organic CVD)법에 의해, 하부 전극용 도전막(21) 위에 강유전체막(22)으로서 PZT(Lead Zirconate Titanate : PbZrTiO3)막을 두께 약 50∼150nm, 보다 바람직하게는 100nm로 형성한다. 또, 강유전체막(22)의 성막 방법으로서는, MOCVD법 이외에, 스퍼터링법이나 졸·겔법도 있다. 또한, 강유전체막(22)의 재료는 상기 PZT에 한정되지 않고, SrBi2Ta2O9, SrBi2(Ta,Nb)2O9 등의 Bi층상 구조 화합물이나, PZT에 란탄을 도핑한 PLZT, 혹은 그 밖의 금속 산화물 강유전체로 강유전체막(22)을 구성해도 좋다.
그 후, 이 강유전체막(22) 위에 스퍼터링법에 의해 산화이리듐(IrO2)막을 50∼200nm, 보다 바람직하게는 100nm의 두께로 형성하고, 그것을 상부 전극용 도전막(23)으로 한다.
여기서, 도전성 배리어막(20) 아래의 제1 콘택트 플러그(26)는 그것을 구성 하는 충전체(25a)가 비정질이기 때문에, 결정성 재료, 예를 들면 텅스텐과 같이 도전성 산소 배리어막(20)의 배향을 열화시킴이 없다. 따라서, 이 도전성막(20) 위의 하부 전극용 도전막(21)이 (111) 방향으로 자기 배향하기 쉬워져, 이 하부 전극용 도전막(21)의 양호한 배향에 의해 강유전체막(22)의 배향이 (111) 방향으로 정렬된다.
게다가, 충전체(25a)의 윗면에 리세스가 발생하고 있지 않으므로, 충전체의 위쪽에서 강유전체막(22)의 배향을 양호하게 할 수 있다.
또한, 기술(旣述)한 바와 같은 암모니아 플라즈마 처리를 충전체(25a)에 대하여 실시함으로써 하부 전극용 도전막(21)의 배향이 정렬되므로, 그것에 의해서도 강유전체막(22)의 배향이 양호해진다.
또, 이 예에서는, 제1 콘택트 플러그(26)의 산화를 막기 위한 도전성 산소 배리어막(20)을 형성하고 있지만, 본 실시 형태에서는 산화되기 쉬운 텅스텐을 그 제1 콘택트 플러그(26)로 사용하고 있지 않으므로, 도전성 산소 배리어막(20)은 생략해도 좋다. 이와 같이 도전성 산소 배리어막(20)을 생략해도, 상기와 같이 강유전체막(22)의 배향을 높일 수 있다.
계속해서, 도 9(b)에 나타내는 바와 같이, 상부 전극용 도전막(23) 위에 제1 하드 마스크(27)로서 스퍼터링법에 의해 질화티탄막을 두께 약 200nm로 형성하고, 그 위에 CVD법에 의해 산화실리콘막을 약 600nm의 두께로 형성하고, 그 산화실리콘막을 제2 하드 마스크(28)로 한다. 그 후에, 포토리소그래피에 의해 이들의 하드 마스크(27, 28)를 캐패시터 평면 형상으로 패터닝한다.
계속해서, 도 10(a)에 나타내는 바와 같이, 할로겐 가스를 함유하는 에칭 가스를 사용하여, 제1, 제2 하드 마스크(27, 28)로 덮여 있지 않은 부분의 제1 도전막(21), 강유전체막(22), 및 제2 도전막(23)을 일괄하여 드라이 에칭한다. 이에 의해, 절연성 밀착막(15) 위에는, 제1 콘택트 플러그(26)의 도전막(24)과 전기적으로 접속된 하부 전극(21a), 캐패시터 유전체막(22a), 및 상부 전극(23a)을 순서대로 적층하여 이루어지는 캐패시터(Q)가 형성되게 된다.
또, 그 캐패시터(Q) 아래의 도전성 산소 배리어막(20)은 절연성 밀착막(15)에 의해 막벗겨짐이 방지된다. 그리고, 이 도전성 산소 배리어막(20)을 형성하지 않을 경우에는, 캐패시터(Q)를 구성하는 하부 전극(21a)의 막벗겨짐이 절연성 밀착막(15)에 의해 방지된다.
그 후에, 웨트 에칭과 드라이 에칭에 의해 제1, 제2 하드 마스크를 제거한다.
다음으로, 도 10(b)에 나타내는 바와 같이, 상기한 도 10(a)의 에칭 공정 등으로 캐패시터 유전체막(22a)이 받은 손상을 회복시키기 위해서, 도시하지 않은 노(furnace) 내에 실리콘 기판(1)을 넣고, 산소 분위기 중에서 기판 온도를 550℃로 하는 1회째의 회복 어닐링을 약 40분간 행한다.
여기서, 캐패시터(Q) 바로 아래의 제1 콘택트 플러그(26)는 절연성 재료로 이루어지는 충전체(25a)와, 어닐링을 해도 도전성이 손상되기 어려운 질화티탄막 등의 도전막(24)으로 구성된다. 따라서, 상기와 같이 산소 분위기 중에서 회복 어닐링을 행해도, 제1 콘택트 플러그(26)가 산화함을 억제할 수 있어, 그 플러그(26) 와 제1 소스/드레인 영역(8a)의 콘택트 저항이 상승함이 방지되고, 그 콘택트 저항을 설계값대로 낮게 억제할 수 있게 된다.
다음으로, 도 11(a)에 나타내는 단면 구조를 얻을 때까지의 공정에 대하여 설명한다.
우선, 수소 등의 환원성 분위기로부터 캐패시터 유전체막(22a)을 보호하기 위해서, 캐패시터 보호 절연막(40)으로서 수소 블록성이 뛰어난 알루미나막을 실리콘 기판(1)의 상측 전면에 약 50nm의 두께로 형성한다.
그 캐패시터 보호 절연막(40)의 성막 방법은 특별히 한정되지 않는다. 단, 커버리지 특성이 뛰어난 ALD(Atomic Layer Deposition)법으로 캐패시터 보호 절연막(40)을 형성하면, 캐패시터(Q)의 측면에 캐패시터 보호 절연막(40)을 커버리지 좋게 형성할 수 있으므로, 인접하는 캐패시터(Q)의 간격을 좁힐 수 있어, FeRAM의 미세화를 추진할 수 있다.
이어서, 실란을 반응 가스로서 사용하는 HDPCVD(High Density Plasma CVD)법을 사용하여, 캐패시터 보호 절연막(40) 위에 제2 절연막(41)을 형성하여, 인접하는 2개의 캐패시터(Q) 사이의 공간을 그 제2 절연막(41)으로 완전히 매립한다. 그 제2 절연막(41)의 두께는 특별히 한정되지 않지만, 본 실시 형태에서는 실리콘 기판(1)의 평탄면 위에서 약 700nm로 한다.
그 후에, TEOS 가스를 사용하는 플라즈마 CVD법에 의해, 제2 절연막(41) 위에 희생 절연막(42)으로서 산화실리콘막을 형성한다. 이 희생 절연막(42)의 두께는 실리콘 기판(1)의 평탄면 위에서 예를 들면 약 800nm이다.
그리고, 도 11(b)에 나타내는 바와 같이, 상기 희생 절연막(42)을 CMP법에 의해 연마함으로써 제2 절연막(41)의 윗면을 평탄화하여, 실리콘 기판(1)의 평탄면 위에서의 제2 절연막(41)의 두께를 약 700nm로 한다.
다음으로, 도 12(a)에 나타내는 단면 구조를 얻을 때까지의 공정에 대하여 설명한다.
우선, 제2 절연막(41) 위에 포토레지스트를 도포하고, 그것을 노광, 현상함으로써, 상부 전극(23a) 위에 홀 형상의 제1 창(43a)을 구비한 제1 레지스트 패턴(43)을 형성한다.
그리고, 상기 제1 창(43a)을 통하여 제2 절연막(41)과 캐패시터 보호 절연막(40)을 에칭하여, 이들 절연막(40, 41)에 상부 전극(23a)에 이르는 깊이의 제3 홀(41a)을 형성한다. 이 에칭은 C4F8, Ar, 및 O2의 혼합 가스를 에칭 가스로서 사용하는 평행 평판형 플라즈마 에칭 챔버 내에서 행해져, 에칭시의 압력은 2∼7Pa이 된다. 또한, 주파수가 13.56MHz이고, 파워가 1∼2.5kW인 고주파 전력이 그 에칭 챔버의 상부 전극에 인가되고, 그것에 의해 상기 에칭 가스가 플라즈마화된다.
이 에칭을 종료후, 제1 레지스트 패턴(43)은 제거된다.
그리고, 여기까지의 공정에서 캐패시터 유전체막(22a)이 받은 손상을 회복시키기 위해서, 도시하지 않은 노(furnace) 내에 실리콘 기판(1)을 넣고, 산소 분위기 중에서 기판 온도를 550℃로 하는 2회째의 회복 어닐링을 약 40분간 행한다.
이어서, 도 12(b)에 나타내는 바와 같이, 제2 절연막(41) 위에 포토레지스트를 다시 도포하고, 그 포토레지스트를 노광, 현상하여, 제2 레지스트 패턴(45)을 형성한다. 그 현상에 의해, 제2 콘택트 플러그(13b) 위의 제2 레지스트 패턴(45)에는, 홀 형상의 제2 창(45a)이 형성된다.
그 후에, 이 제2 창(45a)을 통하여 제2 절연막(41)으로부터 산화 방지 절연막(14)까지를 에칭함으로써, 제2 절연막(41)에 제4 홀(41b)을 형성함과 동시에, 산화 방지 절연막(14)에 제2 개구(14b)를 형성한다. 이와 같은 에칭은 예를 들면 C4F8, Ar, O2, 및 CO의 혼합 가스를 에칭 가스로 하는 평행 평판 플라즈마 에칭 장치에서 행해진다.
다음으로, 도 13(a)에 나타내는 바와 같이, 상기 제2 레지스트 패턴(45)을 제거한다.
상기와 같이, 상부 전극(23a) 위의 얕은 제3 홀(41a)과는 별도로, 제2 소스/드레인 영역(8b) 위의 깊은 제4 홀(41b)을 형성함으로써, 얕은 제3 홀(41a) 아래의 상부 전극(23a)이 에칭 분위기에 장시간 노출됨을 막을 수 있어, 그 아래의 캐패시터 유전체막(22a)이 열화함을 억제할 수 있게 된다.
또한, 제2 소스/드레인 영역(8b) 위의 제2 콘택트 플러그(13b)는 본 공정이 종료할 때까지, 산화 방지 절연막(14)에 의해 덮여 있으므로, 제2 콘택트 플러그(13b)를 구성하는 텅스텐이 산화하여 콘택트 불량을 일으킴이 방지된다.
다음으로, 도 13(b)에 나타내는 단면 구조를 얻을 때까지의 공정에 대하여 설명한다.
우선, 제2 절연막(41)의 윗면과, 제3, 제4 홀(41a, 41b) 각각의 내면에, 스퍼터링법에 의해 배리어 메탈막으로서 질화티탄막을 약 50nm의 두께로 형성한다. 그리고, 이 배리어 메탈막 위에, 제3, 제4 홀(41a, 41b)을 매립하는데 충분한 두께, 예를 들면 제2 절연막(41)의 평탄면 위에서의 두께가 300nm가 되는 텅스텐막을 형성한다.
그 후에, 제2 절연막(41) 위의 여분의 배리어 메탈막과 텅스텐막을 CMP법에 의해 연마하여 제거하고, 이들 막을 제3, 제4 홀(41a, 41b) 내에 각각 제3, 제4 콘택트 플러그(47a, 47b)로서 남긴다.
이들 콘택트 플러그 중, 제3 콘택트 플러그(47a)는 상부 전극(23a)과 전기적으로 접속된다. 그리고, 제4 콘택트 플러그(47b)는 제2 콘택트 플러그(13b)와 전기적으로 접속되고, 그 제2 콘택트 플러그(13b)와 함께 비트선의 일부를 구성한다.
그 후에, 제2 절연막(41) 위에 스퍼터링법에 의해 금속 적층막을 형성하고, 그것을 패터닝하여 1층째 금속 배선(49a)과 비트선용 금속 패드(49b)를 형성한다. 그 금속 적층막은 예를 들면, 두께 약 50nm의 질화티탄막, 두께 약 360nm의 알루미늄막, 및 두께 약 70nm의 질화티탄막을 이 순서대로 적층하여 이루어진다.
여기까지의 공정에 의해, 본 실시 형태에 따른 반도체 장치의 기본 구조를 완성했다.
그 반도체 장치에서는, 비트선의 일부를 구성하는 제2 콘택트 플러그(13b)와 제4 콘택트 플러그(47b)가 비어투비어(via-to-via) 구조로 되어 있다. 캐패시터(Q) 이외에 실리콘 기판(1)에 로직 회로를 형성하여 로직 혼재 FeRAM을 제조할 경우는 그 로직 회로에서의 MOS 트랜지스터의 소스/드레인 영역과 1층째 금속 배선의 전기적 접속도 이 비어투비어(via-to-via) 구조에 의해 행해진다.
이상 설명한 본 실시 형태에서는, 도 13(b)에 나타낸 바와 같이, 캐패시터(Q) 바로 아래의 제1 콘택트 플러그(26)가 비정질의 충전체(25a)의 측면과 밑면을 도전막(24)으로 덮어 이루어진다. 이와 같이 충전체(25a)가 비정질이므로, 그 충전체와 접촉하는 도전성 산소 배리어막(20)이나 하부 전극(21a)의 배향은 충전체(25a)에 의해 영향받지 않고, 캐패시터 유전체막(22a)의 잔류 분극 전하를 증대시키는데 바람직한 (111) 방향으로 정렬된다. 그 결과, 하부 전극(21a)의 작용에 의해 캐패시터 유전체막(22a)의 배향도 (111) 방향으로 정렬되어, 캐패시터 유전체막(22a)의 잔류 분극 전하가 증대하여, 캐패시터(Q)에의 정보의 기입과 판독이 용이하게 행해지게 된다.
또한, 도 8(b)에서 설명한 바와 같이, 절연성 밀착막(15)과 절연성 재료막(25)의 CMP의 연마 레이트가 실질적으로 동일하므로, 이 CMP에 의한 리세스가 충전체(25a)에 발생하지 않는다. 따라서, 그 리세스에 기인하는 캐패시터 유전체막(22a)의 배향의 저하도 억제할 수 있어, 캐패시터 유전체막(22a)의 강유전체 특성, 예를 들면 잔류 분극 전하 등을 보다 한층 높일 수 있게 된다. 기술(旣述)한 바와 같이, 절연성 재료막(15)을 형성하지 않을 경우에서도, 산화 방지 절연막(14)과 절연성 재료막(25)의 연마 레이트가 대략 동일하므로, 상기와 같이 하여 충전체(25a)에 리세스가 발생함을 방지할 수 있다.
게다가, 상기 충전체(25a)가 절연성 재료로 이루어지고, 또한 그것을 덮는 도전막(24)이 산화되기 어려운 질화티탄막 등으로 구성되므로, 도 10(b)이나 도 12(b)의 공정에서 산소 분위기 중에서 회복 어닐링을 행해도, 캐패시터(Q) 바로 아래의 제1 콘택트 플러그(26)가 산화되기 어려워, 그 제1 콘택트 플러그(26)와 제1 소스/드레인 영역(8a)의 콘택트 저항을 낮은 채로 억제할 수 있게 된다.
(3) 제2 실시 형태
도 14는 본 발명의 제2 실시 형태에 따른 반도체 장치의 단면도이다. 또, 도 14에서는, 제1 실시 형태에서 설명한 요소에는 제1 실시 형태와 동일한 부호를 붙이고, 이하에서는 그 설명을 생략한다.
본 실시 형태에서는, 도 14에 나타내는 바와 같이, 제1 콘택트 플러그(26)의 직경을 제2 콘택트 플러그(13b)의 그것보다도 크게 한다. 이 이외의 구성에 대하여는, 본 실시 형태는 제1 실시 형태와 동일하다.
도 3(a)에서 설명한 바와 같이, 제1 홀(11a)을 제2 텅스텐막(18)으로 매립할 경우에는, 텅스텐의 강한 응력에 의해 막벗겨짐이 발생함을 방지하기 위해서, 제1 홀(11a)의 직경을 작게 하고, 얇은 두께의 제2 텅스텐막(18)으로 제1 홀(11a)을 형성할 필요가 있었다.
이에 대하여, 제1 실시 형태에서는, 도 8(a)에서 설명한 바와 같이, 제1 홀(11a)을 절연성 재료막(25)으로 매립하므로, 텅스텐막에 나타나는 응력에 기인하는 막벗겨짐을 걱정할 필요가 없어, 제1 홀(11a)의 직경에 제약이 없다.
이와 같은 제1 홀(11a)의 설계 자유도를 충분히 살리고자, 본 실시 형태에서는, 도 14에 나타내는 바와 같이, 이 제1 홀(11a)의 직경을 제2 홀(11b)보다도 크 게 한다. 이 때, 도전막(24)이 하부 전극(21a)과 전기적으로 접속되는 한, 도시와 같이 제1 홀(11a)이 캐패시터(Q)에서 비어져 나와도 상관없다.
이에 의하면, 제1 홀(11a)의 어스펙트비가 작아지므로, 제1 홀(11a) 내에 형성되는 도전막(24)에 높은 스텝 커버리지(단차 피복성)를 요구할 필요가 없다. 그 때문에, 스텝 커버리지가 비교적 나쁘고 저렴한 스퍼터링법으로 도전막(24)을 형성해도, 그 도전막(24)에 보이드가 발생하기 어려워져, 제1 콘택트 플러그(26)가 콘택트 불량을 일으킴을 억제할 수 있게 된다.
(4) 제3 실시 형태
도 15∼도 18은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 도중의 단면도이다. 또, 이들의 도면에서, 제1, 제2 실시 형태에서 설명한 요소에는 이들의 실시 형태와 동일한 부호를 붙이고, 이하에서는 그 설명을 생략한다.
그 반도체 장치를 제조하기 위해서는, 우선, 기술(旣述)한 도 1(a)의 단면 구조를 얻는다. 그 후에, 도 15(a)에 나타내는 바와 같이, 제1 절연막(11) 위에 포토레지스트를 도포하고, 그것을 노광, 현상함으로써, 제1, 제2 소스/드레인 영역(8a, 8b) 위에 각각 제1, 제2 창(30a, 30b)을 구비한 제1 레지스트 패턴(30)을 형성한다.
그 후에, 상기 제1, 제2 창(30a, 30b)을 통하여 제1 절연막(11)과 커버 절연막(10)을 에칭함으로써, 제1 절연막(11)에 제1, 제2 콘택트 홀(11a, 11b)을 형성한다. 그 에칭은 RIE에 의해 행해진다. 그리고, 이 RIE에서는, C4F8, Ar, 및 O2의 혼합 가스가 에칭 가스로서 채용된다.
이 에칭이 종료한 후, 제1 레지스트 패턴(30)은 제거된다.
다음으로, 도 15(b)에 나타내는 바와 같이, 제1, 제2 콘택트 홀(11a, 11b)의 내면과 제1 절연막(11)의 윗면에, 스퍼터링법에 의해 질화티탄막을 형성하고 그것을 도전막(16)으로 한다. 그 도전막(16)은 회복 어닐링 등의 산소 분위기 중에서의 고온 어닐링에서도 도전성이 손상되기 어려운 막이면 질화티탄막에 한정되지 않는다. 그와 같은 막으로서는, 티탄막, 질화티탄막, 질화티탄알루미늄막, 이리듐막, 산화이리듐(IrO2)막, 플라티나막, 및 루테늄막 중 어느 것의 단층막, 혹은 이들의 적어도 2개를 적층한 적층막이 있다.
또, 상기한 질화티탄막에 대하여는, 스퍼터링법이 아니라, CVD법으로 형성해도 좋다.
또한, 도전막(16)의 두께는 그 아래의 제1, 제2 소스/드레인 영역(8a, 8b)과의 콘택트 저항이 설계값이 되도록 설정되고, 본 실시 형태에서는 예를 들면 20∼100nm로 한다.
그 후에, 육불화텅스텐 가스를 사용하는 CVD법을 사용하여, 이 도전막(16) 위에 도전성 재료막(19)으로서 텅스텐막을 형성하여, 그 도전성 재료막(19)으로 제1, 제2 홀(11a, 11b)을 완전히 매립한다.
이어서, 도 16(a)에 나타내는 바와 같이, 제1 도전막(11) 위에 형성된 여분의 도전막(16)과 도전성 재료막(19)을 CMP법에 의해 연마하여 제거하고, 도전성 재 료막(19)을 제1, 제2 홀(11a, 11b) 내에 하부 충전체(19a)로서 남긴다. 이에 의해, 각홀(11a, 11b) 내에는, 하부 충전체(19a)와, 그 측면과 밑면을 덮는 도전성 재료막(16)으로 구성되는 하단 플러그(31)가 형성되게 된다.
다음으로, 도 16(b)에 나타내는 바와 같이, 하단 플러그(31)가 산화됨을 막는 산화 방지 절연막(14)으로서, 플라즈마 CVD법에 의해 산질화실리콘막을 두께 약 130nm로 형성한다.
그 후에, 플라즈마 CVD법에 의해 산화 방지 절연막(14) 위에 산화실리콘막을 두께 약 200nm로 형성하고, 그 산화실리콘막을 절연성 밀착막(15)으로 한다. 이 절연성 밀착막(15)은 캐패시터의 하부 전극과의 밀착 강도를 향상시키는 역할을 담당하지만, 절연성 밀착막(15)을 형성하지 않아도 그 밀착 강도가 확보되면, 절연성 밀착막(15)을 생략해도 좋다.
다음으로, 도 17(a)에 나타내는 단면 구조를 얻을 때까지의 공정에 대하여 설명한다.
우선, 절연성 밀착막(15) 위에 포토레지스트를 도포하고, 그것을 노광, 현상함으로써, 제1 홀(11a) 위에 제3 창(34a)을 구비한 제2 레지스트 패턴(34)을 형성한다. 그리고, 상기 제3 창(34a)을 통하여 절연성 밀착막(15)과 산화 방지 절연막(14)을 에칭함으로써, 제1 소스/드레인 영역(8a) 위의 산화 방지 절연막(14)에 제1 개구(14a)를 형성한다. 또, 이 에칭은 예를 들면 RIE에 의해 행해지고, 절연성 밀착막(15)과 산화 방지 절연막(14)의 각각에 대한 에칭 가스로서, C4F8, CF4, Ar, 및 CO의 혼합 가스를 사용한다.
그 후에, 제2 레지스트 패턴(34)은 제거된다.
계속해서, 도 17(b)에 나타내는 바와 같이, 제1 개구(14a)의 내면과 절연성 밀착막(15)의 윗면에, 스퍼터링법에 의해 티탄막을 두께 약 50nm로 형성하고, 그것을 상부 도전막(36)으로 한다. 이 상부 도전막(36)으로서는, 텅스텐으로 주로 구성되는 하단 플러그(31)의 산화를 막기 위해서, 산소 배리어성이 높은 막을 채용함이 바람직하다. 그와 같은 막으로서는, 티탄막, 질화티탄막, 질화티탄알루미늄막, 이리듐막, 산화이리듐(IrO2)막, 플라티나막, 및 루테늄막 중 어느 것의 단층막, 혹은 이들의 적어도 2개를 적층한 적층막이 있다.
또한, 그 상부 도전막(36)은 도시와 같이 하단 플러그(31)의 도전막(16)과 접하고 있어, 그것에 의해 도전막(16)과 전기적으로 접속된다.
그 후에, 실란 가스를 사용하는 플라즈마 CVD법에 의해, 상부 도전막(36) 위에 비정질의 절연성 재료막(37)으로서 산화실리콘막을 형성하여, 그 절연성 재료막(37)으로 제1 개구(14a)를 완전히 매립한다. 비정질의 절연성 재료막(37)은 상부 도전막(36)과 같이, 하단 플러그(31)의 산화를 막을 수 있는 산소 배리어성이 높은 막인 것이 바람직하다. 그와 같은 막으로서는, 산화실리콘막, 질화실리콘막, 산질화실리콘막, 및 알루미나막이 있다.
다음으로, 도 18(a)에 나타내는 바와 같이, 절연성 밀착막(15) 위의 여분의 상부 도전막(36)과 절연성 재료막(37)을 CMP법에 의해 연마하여 제거하고, 제1 개 구(14a) 내에만 절연성 재료막을 상부 충전체(37a)로서 남긴다. 이 CMP법에서는, 절연막용의 슬러리, 예를 들면 캐보트 마이크로일렉트로닉스 코퍼레이션(Cabot Microelectronics corporation)제의 슬러리가 사용된다. 그 절연막용의 슬러리에 대하여, 절연성 재료막(37)과 절연성 밀착막(15)은 실질적으로 동일한 연마 레이트를 가지므로, 연마를 종료한 후에도 상부 충전체(37a)의 윗면에 리세스는 발생하지 않는다. 또, 절연성 밀착막(15)을 형성하지 않을 경우에서도, 산화 방지 절연막(14)의 연마 레이트가 절연성 재료막(37)의 그것과 대략 동일하므로, 상기와 동일한 이유에 의해 상부 충전체(37a)의 윗면에는 리세스가 발생하지 않는다.
이상에 의해, 제1 개구(14a) 내에는, 상부 충전체(37a)와, 그 상부 충전체(37a)의 측면과 밑면을 덮는 상부 도전막(36)으로 구성되는 상단 플러그(38)가 형성되게 된다. 또한, 이 상단 플러그(38)는 그 아래의 하단 플러그(31)와 전기적으로 접속되어, 이 하단 플러그(31)와 함께 제1 콘택트 플러그(39)를 구성한다.
또, 상기와 같이 상단 플러그(38)를 형성한 후에, 제1 실시 형태에서 설명한 조건으로 상부 충전체(37a)에 대하여 암모니아 플라즈마 처리를 행하여, 다음의 공정에서 형성되는 하부 전극(21a)이 (111) 방향으로 배향하기 쉬워지도록 해도 좋다.
이후는, 제1 실시 형태에서 설명한 도 9(a)∼도 13(b)의 공정을 행함으로써, 도 18(b)에 나타내는 바와 같이, 제1 콘택트 플러그(39)와 전기적으로 접속되는 캐패시터(Q)를 형성한다. 동일 도면에 나타내는 바와 같이, 비트선을 구성하는 제4 콘택트 플러그(47b)는 그 아래의 하단 플러그(31)와 함께 비어투비어(via-to-via) 구조가 된다. 제1 실시 형태와 같이, 로직 혼재 FeRAM을 제조할 경우에는, 로직 회로에서의 MOS 트랜지스터의 소스/드레인 영역과 1층째 금속 배선의 전기적 접속도 이 비어투비어(via-to-via) 구조에 의해 행해진다.
이상에 의해, 본 실시 형태에 따른 반도체 장치의 기본 구조가 완성되게 된다.
이 반도체 장치에 의하면, 도 18(b)에 나타내는 바와 같이, 캐패시터(Q) 바로 아래의 제1 콘택트 플러그(39)가 하단 플러그(31)와 상단 플러그(38)로 구성된다. 이 중, 상단 플러그(38)는 게이트 전극(5)의 위쪽에 형성되는 산화 방지 절연막(14) 내에 형성된다. 따라서, 상단 플러그(38)가 횡방향으로 위치 어긋나도, 상단 플러그(38)와 게이트 전극(5)이 접촉하거나 극단적으로 근접함을 방지할 수 있어, 상단 플러그(38)의 설계 마진이나 프로세스 마진을 넓힐 수 있게 된다.
또한, 상단 플러그(38)를 구성하는 상부 충전체(37a)가 비정질이므로, 하부 전극(21a)의 배향이 상단 플러그(38)에 의해 저하하지 않고, 하부 전극(21a)의 배향에 의해 캐패시터 유전체막(22a)의 배향을 양호하게 할 수 있어, 캐패시터 유전체막(22a)의 유전체 특성을 높일 수 있다.
게다가, 도 18(a)을 참조하여 설명한 바와 같이, CMP법에 의한 연마로 제1 개구(14a) 내에 상부 충전체(37a)를 형성하는 공정에서는, 절연성 재료막(37)과 절연성 밀착막(15)의 연마 레이트가 대략 동일하기 때문에, 상부 충전체(37a)의 윗면에 리세스가 발생하지 않는다. 따라서, 요철이 거의 없는 평탄면 위에 캐패시터(Q)의 하부 전극(21a)을 형성할 수 있으므로, 하지의 요철에 기인하여 캐패시터 유전체막(22a)의 배향이 저하함을 방지할 수 있다.
(5) 제4 실시 형태
도 19∼도 22는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 도중의 단면도이다. 또, 이들 도면에서, 제1∼제3 실시 형태에서 설명한 요소에는 이들의 실시 형태와 동일한 부호를 붙이고, 이하에서는 그 설명을 생략한다.
본 실시 형태에 따른 반도체 장치를 제조하기 위해서는, 우선, 제3 실시 형태의 도 15(a)에서 설명한 바와 같이, 제1 절연막(11)에 제1, 제2 콘택트 홀(11a, 11b)을 형성한다. 그리고, 제1 레지스트 패턴(30)을 제거한 후에, 도 19(a)에 나타내는 바와 같이, 제1, 제2 콘택트 홀(11a, 11b)의 내면과 제1 절연막(11)의 윗면에, 스퍼터링법으로 도전막(50)을 형성한다. 이 도전막(50)을 구성하는 막의 종류는 특별히 한정되지 않지만, 본 실시 형태에서는, 티탄막, 질화티탄막, 질화티탄알루미늄막, 이리듐막, 산화이리듐막, 플라티나막, 및 루테늄막 중 어느 것의 단층막, 혹은 이들의 적어도 2개를 적층한 적층막을 그 도전막(50)으로서 채용한다.
또한, 도전막(50)의 두께는 제1 소스/드레인 영역(8a)과의 콘택트 저항이 설계값이 되도록 설정되고, 본 실시 형태에서는 예를 들면 20∼70nm 정도의 두께로 한다.
다음으로, 도전막(50) 위에, CVD법에 의해 도전성 재료막(51)으로서 텅스텐막을 형성하여, 그 도전성 재료막(51)으로 제1, 제2 콘택트 홀(11a, 11b)을 완전히 매립한다.
계속해서, 도시하지 않은 평행 평판형 플라즈마 에칭 챔버 내에 실리콘 기 판(1)을 넣고, 기판 온도를 약 30℃로 안정시킨 후, 400ml/분 유량의 SF6과 200ml/분 유량의 산소를 에칭 가스로서 에칭 장치에 공급한다. 그리고, 챔버 내의 상부 전극에 파워가 300W인 고주파 전력을 인가하고, 압력 60Pa의 조건에서 도전성 재료막(51)을 선택적으로 에칭백한다.
이에 의해, 제1 절연막(11)의 윗면에 도전막(50)을 남기면서 도전성 재료막(51)의 두께를 감소시킬 수 있고, 이 도전성 재료막(51)으로 구성되는 하부 충전체(51a)가 제1, 제2 콘택트 홀(11a, 11b) 도중의 깊이까지 형성된다.
또한, 상기 에칭백에서의 에칭량은 특별히 한정되지 않지만, 본 실시 형태에서는, 하부 충전체(51a)의 윗면이 제1 절연막(11)의 윗면으로부터 약 50∼100nm 정도 낮아지도록 에칭량이 설정된다.
다음으로, 도 19(b)에 나타내는 바와 같이, 상기 하부 충전체(51a)와 도전막(50) 각각의 위에, 플라즈마 CVD법에 의해 비정질의 절연성 재료막(52)으로서 산질화실리콘막을 형성하여, 그 절연성 재료막(52)으로 제1, 제2 콘택트 홀(11a, 11b)을 완전히 매립한다.
이 절연성 재료막(52)은 하부 충전체(51a)의 산화를 막기 위해서, 산소 배리어성이 뛰어난 비정질 절연막으로 구성됨이 바람직하다. 그와 같은 성질을 가진 막은 산질화실리콘막 이외에, 질화실리콘막, 및 알루미나막도 있고, 이들의 단층막 혹은 2층 이상 적층한 적층막으로 절연성 재료막(52)을 구성해도 좋다.
다음으로, 도 20(a)에 나타내는 바와 같이, CMP법으로 절연성 재료막(52)과 도전막(50)을 연마함으로써, 제1 절연막(11) 위의 여분의 이들 막을 제거하고, 제1, 제2 콘택트 홀(11a, 11b) 내에 절연성 재료막(52)을 상부 충전체(52a)로서 남긴다.
이 CMP에서 사용되는 슬러리는 절연막용이면 특별히 한정되지 않지만, 본 실시 형태에서는, 캐보트 마이크로일렉트로닉스 코퍼레이션(Cabot Microelectronics corporation)제의 슬러리를 사용한다.
이와 같은 절연막용의 슬러리에 대하여, 제1 절연막(11)과 절연성 재료막(52)은 대략 동일한 연마 레이트를 가지므로, CMP 종료 후의 상부 충전체(52a)의 윗면에는 리세스가 발생하지 않는다.
또한, 상부 충전체(52a)는 그 아래의 하부 충전체(51a)와 함께 충전체(53)를 구성한다. 이에 의해, 제1, 제2 콘택트 홀(11a, 11b) 내에는, 충전체(53)의 측면과 밑면을 도전막(50)으로 덮어 이루어지는 제1, 제2 콘택트 플러그(54a, 54b)가 각각 제1, 제2 소스/드레인 영역(8a, 8b)과 전기적으로 접속되도록 형성되게 된다.
또한, 기술(旣述)한 도 19(a)의 공정에서, 하부 충전체(51a)의 윗면이 제1 절연막(11)의 윗면으로부터 약 50∼100nm 정도 낮아지도록 도전성 재료막(51)을 에칭백했으므로, 상부 충전체(52a)의 두께가 하부 충전체(51a)의 산화를 막는데 충분한 약 50∼100nm 정도가 되어, 산소 분위기 중에서 회복 어닐링 등을 행해도 하부 충전체(51a)가 산화하여 콘택트 불량을 일으킴을 방지할 수 있다.
또, 상부 충전체(52a)를 형성한 후에, 제1 실시 형태에서 설명한 조건의 암모니아 플라즈마 처리를 상부 충전체(52a)에 대하여 행하여, 상부 충전체(52a) 위 에 나중에 형성되는 하부 전극(21a)이 (111) 방향으로 배향하기 쉬워지도록 해도 좋다.
그 후에, 기술(旣述)한 도 9(a)∼도 10(b)의 공정을 행함으로써, 도 20(b)에 나타내는 바와 같이, 제1 콘택트 플러그(54a)와 전기적으로 접속되는 캐패시터(Q)를 형성한다.
또, 본 실시 형태에서는, 도 20(b)에 나타내는 바와 같이, 텅스텐으로 구성되는 하부 충전체(51a)의 산화를 방지하기 위해서, 하부 전극(21a)과 제1 콘택트 플러그(54a) 사이에 질화티탄알루미늄 등으로 이루어지는 도전성 산소 배리어막(20)을 형성하고 있다. 단, 이 도전성 산소 배리어막(20)은 필수가 아니고, 산소 배리어성을 갖는 상부 충전체(52a)만으로 하부 충전체(52a)의 산화를 막을 수 있으면, 산소 배리어막(20)을 생략해도 좋다.
계속해서, 기술(旣述)한 도 11(a)∼도 12(a)의 공정을 행한다. 이에 의해, 도 21(a)에 나타내는 바와 같이, 제1 레지스트 패턴(43)을 마스크로 하는 에칭으로 캐패시터(Q) 위의 제2 절연막(41)에 제3 홀(41a)이 형성된다.
그리고, 제1 레지스트 패턴(43)을 제거한 후에, 여기까지의 공정에서 캐패시터 유전체막(22a)이 받은 손상을 회복시키기 위해서, 도시하지 않은 노(furnace) 내에 실리콘 기판(1)을 넣고, 산소 분위기 중에서 기판 온도를 550℃로 하는 회복 어닐링을 약 40분간 행한다.
다음으로, 도 21(b)에 나타내는 단면 구조를 얻을 때까지의 공정에 대하여 설명한다. 우선, 제2 절연막(41) 위에 포토레지스트를 도포하고, 그것을 노광, 현 상함으로써, 제2 콘택트 플러그(54b) 위에 제2 창(45a)을 구비한 제2 레지스트 패턴(45)을 형성한다.
계속해서, 예를 들면 평행 평판형 플라즈마 에칭 챔버에 에칭 가스로서 C4F8, Ar, O2, 및 CO의 혼합 가스를 공급함으로써, 상기 제2 창(45a)을 통하여 제2 절연막(41)과 캐패시터 보호 절연막(40)을 에칭하여, 제2 절연막(41)에 제4 홀(41b)을 형성한다.
여기서, 상기 에칭 가스는 제4 홀(41b) 아래의 산질화실리콘으로 이루어지는 상부 충전체(52a)(도 21(a) 참조)도 에칭하는 작용을 갖는다. 그 때문에, 이 에칭에서는, 제4 홀(41b) 아래의 상부 충전체(52a)가 에칭되고, 그 아래의 하부 충전체(51a)의 윗면이 노출하게 된다.
이후에, 제2 레지스트 패턴(45)은 제거된다.
다음으로, 제1 실시 형태에서 설명한 도 13(b)의 공정을 행함으로써, 도 22에 나타내는 바와 같이, 제3, 제4 홀(11a, 11b) 내에 각각 제3, 제4 콘택트 플러그(47a, 47b)를 형성한다. 이들 콘택트 플러그 중, 제4 콘택트 플러그(47b)는 제2 홀(11b) 내의 하부 충전체(51a)에 직접 접속되고, 그 하부 충전체(51a)를 거쳐 제2 소스/드레인 영역(8b)과 전기적으로 접속된다.
또한, 비트선의 일부를 구성하는 제4 콘택트 플러그(47b)와 그 아래의 하부 충전체(51a)는 비어투비어(via-to-via) 구조가 되지만, 로직 혼재 FeRAM을 제조할 경우에는, 그 비어투비어(via-to-via) 구조에 의해, 로직 회로에서의 MOS 트랜지스 터의 소스/드레인 영역과 1층째 금속 배선이 전기적으로 접속된다.
이상에 의해, 본 실시 형태에 따른 반도체 장치의 기본 구조를 완성했다.
이 반도체 장치에 의하면, 도 20(a)에서 설명한 바와 같이, 비트선용의 제2 콘택트 플러그(54b)에서, 산화되기 쉬운 텅스텐으로 이루어지는 하부 충전체(51a)가 상부 충전체(52a)로 덮여 있고, 이 상부 충전체(52a)에 의해 하부 충전체(51a)의 산화가 방지된다. 따라서, 제1 실시 형태와 같이 제2 콘택트 플러그(13b)(도 8(b) 참조)의 산화를 방지하기 위한 산화 방지 절연막(14)이 불필요해지고, 그 만큼 제조 공정이 간략화된다.
또한, 도 19(a)∼도 20(b)에서 설명한 바와 같이, 이와 같이 산화 방지 절연막(14)을 형성하지 않음으로써, 캐패시터(Q) 바로 아래의 제1 콘택트 플러그(54a)와, 비트선용의 제2 콘택트 플러그(54b)를 동일한 프로세스에 의해 형성할 수 있다. 그 때문에, 이들 콘택트 플러그를 별도로 형성하는 제1∼제3 실시 형태와 비교하여, 본 실시 형태에서는 FeRAM의 제조 공정을 단순화시킬 수 있게 된다.
또한, 본 실시 형태에서는, 도 22에 나타낸 바와 같이, 캐패시터(Q) 바로 아래의 제1 콘택트 플러그(54a)의 윗면이 비정질의 절연성 재료로 이루어지는 상부 충전체(52a)로 구성된다. 이에 의해, 제1 콘택트 플러그(54a)의 결정성에 따라 하부 전극(21a)의 배향성이 저하함이 억제되어, 하부 전극(21a)의 배향을 높일 수 있다. 그 결과, 하부 전극(21a)의 배향의 작용에 의해 캐패시터 유전체막(22a)의 배향도 높아져, 강유전체 특성이 뛰어난 캐패시터 유전체막(22a)을 형성할 수 있어, 고품위의 캐패시터(Q)를 구비한 FeRAM을 제공할 수 있다.
게다가, 도 20(a)에서 설명한 바와 같이, CMP법으로 절연성 재료막(52)을 연마하여 상부 충전체(52a)로 하는 공정에서는, 절연성 재료막(52)과 제1 절연막(11) 각각의 연마 레이트가 실질적으로 동일하므로, 연마를 종료한 후에 상부 충전체(52a)에 리세스는 발생하지 않는다. 그 결과, 제1 콘택트 플러그(54)와 제1 절연막(11)의 윗면 평탄성이 높아져, 이들 위에 형성되는 하부 전극(21a)과 캐패시터 유전체막(22a)의 배향성이 향상하여, 캐패시터(Q)의 품질을 더욱 높일 수 있게 된다.

Claims (20)

  1. 반도체 기판과,
    상기 반도체 기판의 표층에 형성된 제1 불순물 확산 영역과,
    상기 제1 불순물 확산 영역 위에 제1 홀을 구비한 제1 절연막과,
    상기 제1 홀의 내면에 형성되어, 상기 제1 불순물 확산 영역과 전기적으로 접속된 도전막과,
    상기 도전막 위에 상기 제1 홀을 메우는 두께로 형성되어, 그 도전막과 함께 제1 콘택트 플러그를 구성하고, 적어도 윗면이 비정질인 절연성 재료로 구성된 충전체와,
    상기 제1 콘택트 플러그 위에 형성되어, 상기 도전막과 전기적으로 접속된 하부 전극, 강유전체 재료로 구성되는 캐패시터 유전체막, 및 상부 전극을 구비한 캐패시터를 갖고,
    상기 충전체의 측면 및 밑면이 상기 도전막에 의해 덮이고, 상기 도전막은 상기 하부 전극과 전기적으로 접속될 수 있게 상기 충전체로부터 노출되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 충전체의 윗면이 평탄화되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 절연막에, 상기 제1 홀로부터 간격을 두고 제2 홀이 형성됨과 동시에,
    상기 제2 홀 아래의 상기 반도체 기판의 표층에 형성된 제2 불순물 확산 영역과,
    상기 제2 홀 내에 형성되고, 윗면의 높이가 상기 제1 콘택트 플러그보다도 낮고, 또한 상기 제2 불순물 확산 영역과 전기적으로 접속된 제2 콘택트 플러그와,
    상기 제1 절연막 위에 형성되고, 상기 제1 콘택트 플러그가 형성되는 제1 개구를 상기 제1 홀 위에 갖고, 또한 상기 제2 홀 위에 제2 개구를 갖는 산화 방지 절연막과,
    상기 캐패시터를 덮고, 상기 상부 전극과 상기 제2 개구 각각의 위에 제3, 제4 홀을 갖는 제2 절연막과,
    상기 제3 홀 내에 형성되고, 상기 상부 전극과 전기적으로 접속된 제3 콘택트 플러그와,
    상기 제4 홀 내와 상기 제2 개구 내에 형성되고, 상기 제2 콘택트 플러그와 전기적으로 접속된 제4 콘택트 플러그를 갖는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 홀 위에 제1 개구를 구비한 산화 방지 절연막을 상기 제1 절연막 위에 갖고,
    상기 제1 콘택트 플러그가 상기 제1 홀 내에 형성된 하단 플러그와, 상기 제1 개구 내에 형성된 상단 플러그로 구성된 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 충전체는 상기 제1 홀 도중의 깊이까지를 메우는 도전성 재료로 이루어지는 하부 충전체와, 그 하부 충전체 위에 형성되고, 상기 절연성 재료로 이루어지는 상부 충전체를 갖는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판의 표층에 제1 불순물 확산 영역을 형성하는 공정과,
    상기 반도체 기판 위에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막을 패터닝하여, 상기 제1 불순물 확산 영역 위의 상기 제1 절연막에 제1 홀을 형성하는 공정과,
    상기 제1 홀의 내면에 도전막을 형성하는 공정과,
    적어도 윗면이 비정질인 절연성 재료로 구성되고, 또한 상기 제1 홀을 메우는 두께를 갖는 충전체를 상기 도전막 위에 형성하여, 그 충전체와 상기 도전막을 제1 콘택트 플러그로 하는 공정과,
    상기 제1 콘택트 플러그 위에, 상기 도전막과 전기적으로 접속된 하부 전극, 강유전체 재료로 구성되는 캐패시터 유전체막, 및 상부 전극을 순서대로 적층하여 캐패시터를 형성하는 공정을 갖고,
    상기 제1 콘택트 플러그로 하는 공정에서, 상기 충전체의 측면 및 밑면이 상기 도전막에 의해 덮이고, 상기 도전막은 상기 하부 전극과 전기적으로 접속될 수 있게 상기 충전체로부터 노출되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 반도체 기판의 표층에, 상기 제1 불순물 확산 영역으로부터 간격을 두고 제2 불순물 확산 영역을 형성하는 공정과,
    상기 제1 절연막을 패터닝하여, 상기 제2 불순물 확산 영역 위의 상기 제1 절연막에 제2 홀을 형성하는 공정과,
    상기 제2 홀 내에, 상기 제2 불순물 확산 영역과 전기적으로 접속되는 제2 콘택트 플러그를 형성하는 공정과,
    상기 제1 홀을 형성하는 공정 전에, 상기 제1 절연막과 상기 제2 콘택트 플러그 각각의 위에 산화 방지 절연막을 형성하는 공정을 갖고,
    상기 제1 홀을 형성하는 공정에서, 그 제1 홀 위의 상기 산화 방지 절연막에 제1 개구를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 콘택트 플러그를 형성하는 공정은,
    상기 제1 홀 내에 하단 플러그를 형성하는 공정과,
    상기 제1 개구 내에, 상기 하단 플러그와 전기적으로 접속되어, 그 하단 플러그와 함께 상기 제1 콘택트 플러그를 구성하는 상단 플러그를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 캐패시터를 덮는 제2 절연막을 형성하는 공정과,
    상기 상부 전극 위의 상기 제2 절연막에 제3 홀을 형성하는 공정과,
    상기 제2 홀 위의 상기 제2 절연막에 제4 홀을 형성함과 동시에, 그 제4 홀 아래의 상기 산화 방지 절연막에 제2 개구를 형성하는 공정과,
    상기 제3 홀에, 상기 상부 전극과 전기적으로 접속된 제3 콘택트 플러그를 형성하는 공정과,
    상기 제4 홀과 상기 제2 개구에, 상기 제2 콘택트 플러그와 전기적으로 접속된 제4 콘택트 플러그를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 기판의 표층에 제1 불순물 확산 영역을 형성하는 공정과,
    상기 반도체 기판 위에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막을 패터닝하여, 상기 제1 불순물 확산 영역 위의 상기 제1 절연막에 제1 홀을 형성하는 공정과,
    상기 제1 절연막의 윗면과 상기 제1 홀의 내면에 도전막을 형성하는 공정과,
    상기 도전막 위에, 상기 제1 홀을 메우는 두께의 도전성 재료막을 형성하는 공정과,
    상기 도전성 재료막의 두께를 감소시킴으로써, 그 도전성 재료막으로 구성되는 하부 충전체를 상기 제1 홀 도중의 깊이까지 형성하는 공정과,
    상기 하부 충전체 위와 상기 도전막 위에, 비정질의 절연성 재료막을 형성하는 공정과,
    상기 도전막과 상기 절연성 재료막의 각각을 연마하여 상기 제1 절연막 위로부터 제거함으로써, 상기 제1 홀 내에 상기 절연성 재료막을 상부 충전체로서 남기고, 그 상부 충전체, 상기 하부 충전체, 및 상기 도전막을 제1 콘택트 플러그로 하는 공정과,
    상기 제1 콘택트 플러그 위에, 상기 도전막과 전기적으로 접속된 하부 전극, 강유전체 재료로 구성되는 캐패시터 유전체막, 및 상부 전극을 순서대로 적층하여 캐패시터를 형성하는 공정을 갖고,
    상기 제1 콘택트 플러그로 하는 공정에서, 상기 상부 충전체의 측면 및 밑면이 상기 도전막에 의해 덮이고, 상기 도전막은 상기 하부 전극과 전기적으로 접속될 수 있게 상기 상부 충전체로부터 노출되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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