JP2002353309A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002353309A JP2002353309A JP2001160443A JP2001160443A JP2002353309A JP 2002353309 A JP2002353309 A JP 2002353309A JP 2001160443 A JP2001160443 A JP 2001160443A JP 2001160443 A JP2001160443 A JP 2001160443A JP 2002353309 A JP2002353309 A JP 2002353309A
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Abstract
(57)【要約】
【課題】反射防止膜を有効に用い、ビア・ファースト方
式の長所を活かしたデュアル・ダマシン構造を実現する
半導体装置の製造方法を提供する。 【解決手段】層間絶縁膜１３上に、まずホール形成のた
めのレジスト（図示せず）をパターニングし、それに従
って層間絶縁膜１３２、ストッパ膜１２、層間絶縁膜１
３１を順にエッチングする。ストッパ膜１１は最後に除
去するので残す。次に、ウェハ全体に反射防止膜１４を
塗布する。ここでは粘性の相反する２種類の反射防止膜
１４１，１４２を準備する。反射防止膜１４１の塗布で
は、ホール形状ＨＬの内部にはあまり入り込まないが、
ホール形状ＨＬの周縁部での膜減りは非常に少ない。反
射防止膜１４２の塗布では、ホール形状ＨＬの内部に多
く入り込み、厚く形成される。これにより、配線溝のエ
ッチング精度を向上させる。
式の長所を活かしたデュアル・ダマシン構造を実現する
半導体装置の製造方法を提供する。 【解決手段】層間絶縁膜１３上に、まずホール形成のた
めのレジスト（図示せず）をパターニングし、それに従
って層間絶縁膜１３２、ストッパ膜１２、層間絶縁膜１
３１を順にエッチングする。ストッパ膜１１は最後に除
去するので残す。次に、ウェハ全体に反射防止膜１４を
塗布する。ここでは粘性の相反する２種類の反射防止膜
１４１，１４２を準備する。反射防止膜１４１の塗布で
は、ホール形状ＨＬの内部にはあまり入り込まないが、
ホール形状ＨＬの周縁部での膜減りは非常に少ない。反
射防止膜１４２の塗布では、ホール形状ＨＬの内部に多
く入り込み、厚く形成される。これにより、配線溝のエ
ッチング精度を向上させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に高集積化、微細化に対応可能な低抵抗の半導体
集積回路を必要とする半導体装置の製造方法に関する。
り、特に高集積化、微細化に対応可能な低抵抗の半導体
集積回路を必要とする半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置において、ＩＣの近年の小型
化、高集積化、高速動作に伴ない、アルミニウム配線材
料に代って低抵抗の銅配線材料が実用化されるようにな
ってきた。銅配線材料による加工の困難性は、配線材料
埋め込み及び化学的機械的研磨（ＣＭＰ）技術を含むダ
マシン法などの技術によって解消されてきている。
化、高集積化、高速動作に伴ない、アルミニウム配線材
料に代って低抵抗の銅配線材料が実用化されるようにな
ってきた。銅配線材料による加工の困難性は、配線材料
埋め込み及び化学的機械的研磨（ＣＭＰ）技術を含むダ
マシン法などの技術によって解消されてきている。
【０００３】例えば、リソグラフィ技術を用いて層間絶
縁膜を選択的に開口し、コンタクト領域を露出させる。
コンタクト領域と共に配線領域となる溝を形成してもよ
い。その後、コンタクト領域にＴｉ／ＴｉＮ積層、Ｔａ
Ｎ、ＷＮなどのバリアメタル層材料をスパッタ法により
被覆する。
縁膜を選択的に開口し、コンタクト領域を露出させる。
コンタクト領域と共に配線領域となる溝を形成してもよ
い。その後、コンタクト領域にＴｉ／ＴｉＮ積層、Ｔａ
Ｎ、ＷＮなどのバリアメタル層材料をスパッタ法により
被覆する。
【０００４】次に、銅配線材料を埋め込む。これには、
Ｃｕのシード層のスパッタ及び電解メッキ法によるＣｕ
の堆積が一般的である。これにより、コンタクト領域及
び配線領域となる溝を含む領域上に銅配線材料が堆積さ
れる。その後、化学的機械的研磨（ＣＭＰ）技術によ
り、コンタクト領域及び配線領域となる溝のみに銅配線
材料を埋め込んだ形に加工する。
Ｃｕのシード層のスパッタ及び電解メッキ法によるＣｕ
の堆積が一般的である。これにより、コンタクト領域及
び配線領域となる溝を含む領域上に銅配線材料が堆積さ
れる。その後、化学的機械的研磨（ＣＭＰ）技術によ
り、コンタクト領域及び配線領域となる溝のみに銅配線
材料を埋め込んだ形に加工する。
【０００５】
【発明が解決しようとする課題】コンタクト領域と共に
配線領域となる溝をも形成する技術はデュアル・ダマシ
ンと呼ばれており、微細化配線技術の有用な技術であ
る。デュアル・ダマシン技術にはＳＡＣ（Self Alignme
nt Contact）方式とビア・ファースト（Via-first）方
式とがある。
配線領域となる溝をも形成する技術はデュアル・ダマシ
ンと呼ばれており、微細化配線技術の有用な技術であ
る。デュアル・ダマシン技術にはＳＡＣ（Self Alignme
nt Contact）方式とビア・ファースト（Via-first）方
式とがある。
【０００６】図６は、デュアル・ダマシン技術における
ＳＡＣ方式を説明する断面図である。下層の導電領域
（拡散層や配線層）上部にストッパ膜６１が形成され、
かつ層間絶縁膜６３中にストッパ膜６２を有する。スト
ッパ膜６１，６２は層間絶縁膜６３とエッチング選択比
のある窒化膜等で構成される。ストッパ膜６２には下層
の導電領域との接続予定領域上において予め開口部６４
がパターニングされている。
ＳＡＣ方式を説明する断面図である。下層の導電領域
（拡散層や配線層）上部にストッパ膜６１が形成され、
かつ層間絶縁膜６３中にストッパ膜６２を有する。スト
ッパ膜６１，６２は層間絶縁膜６３とエッチング選択比
のある窒化膜等で構成される。ストッパ膜６２には下層
の導電領域との接続予定領域上において予め開口部６４
がパターニングされている。
【０００７】層間絶縁膜６３上に配線溝形成のためのレ
ジスト６５をパターニングし、レジスト６５に従って層
間絶縁膜６３をエッチングする（破線参照）。ストッパ
膜６２によって配線溝６６の底部が形作られると共に、
開口部６４に応じたホール形状ＨＬ１が形成される。
ジスト６５をパターニングし、レジスト６５に従って層
間絶縁膜６３をエッチングする（破線参照）。ストッパ
膜６２によって配線溝６６の底部が形作られると共に、
開口部６４に応じたホール形状ＨＬ１が形成される。
【０００８】その後、ストッパ膜６１の露出部が除去さ
れ、配線溝６６及びビア・ホールＶＨ１が形成される。
次に図示しないが、配線溝６６及びビア・ホールＶＨ１
内部にバリアメタル層（ＴａＮ等）をスパッタ法により
被覆し、次にＣｕのシード層をスパッタ形成し、電解め
っき法によりＣｕを堆積する。その後、化学的機械的研
磨（ＣＭＰ）技術により、配線溝６６及びビア・ホール
ＶＨ１内部のみに銅配線材料を埋め込んだ形に加工す
る。
れ、配線溝６６及びビア・ホールＶＨ１が形成される。
次に図示しないが、配線溝６６及びビア・ホールＶＨ１
内部にバリアメタル層（ＴａＮ等）をスパッタ法により
被覆し、次にＣｕのシード層をスパッタ形成し、電解め
っき法によりＣｕを堆積する。その後、化学的機械的研
磨（ＣＭＰ）技術により、配線溝６６及びビア・ホール
ＶＨ１内部のみに銅配線材料を埋め込んだ形に加工す
る。
【０００９】図７は、上記構成に対応したＳＡＣ方式の
問題点を示す断面図である。予めストッパ膜６２におけ
る開口部６４のみが形成される。このため、レジスト６
５のパターニングで大きな位置合わせずれが生じた場
合、ホール形状ＨＬ１の寸法が小さくなり、ビア・ホー
ルＶＨ１は配線抵抗の増大を招く。次に説明するビア・
ファースト（Via-first ）方式は、この懸念を解消す
る。
問題点を示す断面図である。予めストッパ膜６２におけ
る開口部６４のみが形成される。このため、レジスト６
５のパターニングで大きな位置合わせずれが生じた場
合、ホール形状ＨＬ１の寸法が小さくなり、ビア・ホー
ルＶＨ１は配線抵抗の増大を招く。次に説明するビア・
ファースト（Via-first ）方式は、この懸念を解消す
る。
【００１０】図８は、デュアル・ダマシン技術における
ビア・ファースト方式を説明する断面図である。下層の
導電領域（拡散層や配線層）上部にストッパ膜８１が形
成され、かつ層間絶縁膜８３中にストッパ膜８２を有す
る。ストッパ膜８１，８２は層間絶縁膜８３とエッチン
グ選択比のある窒化膜等で構成される。
ビア・ファースト方式を説明する断面図である。下層の
導電領域（拡散層や配線層）上部にストッパ膜８１が形
成され、かつ層間絶縁膜８３中にストッパ膜８２を有す
る。ストッパ膜８１，８２は層間絶縁膜８３とエッチン
グ選択比のある窒化膜等で構成される。
【００１１】層間絶縁膜８３上にまずホール形成のため
のレジスト（図示せず）をパターニングし、それに従っ
て層間絶縁膜８３、ストッパ膜８２、層間絶縁膜８３を
順にエッチングし、ホール形状ＨＬ２を形成する（一点
鎖線参照）。ストッパ膜８１は最後に除去するので残
す。
のレジスト（図示せず）をパターニングし、それに従っ
て層間絶縁膜８３、ストッパ膜８２、層間絶縁膜８３を
順にエッチングし、ホール形状ＨＬ２を形成する（一点
鎖線参照）。ストッパ膜８１は最後に除去するので残
す。
【００１２】次に、層間絶縁膜８３上に配線溝形成のた
めのレジスト８５をパターニングし、レジスト８５に従
って層間絶縁膜８３をエッチングする（破線参照）。こ
れにより、ストッパ膜８２によって配線溝８６の底部が
形作られる。その後、ストッパ膜８１の露出部が除去さ
れ、配線溝８６及びビア・ホールＶＨ２が形成される。
めのレジスト８５をパターニングし、レジスト８５に従
って層間絶縁膜８３をエッチングする（破線参照）。こ
れにより、ストッパ膜８２によって配線溝８６の底部が
形作られる。その後、ストッパ膜８１の露出部が除去さ
れ、配線溝８６及びビア・ホールＶＨ２が形成される。
【００１３】その後、図示しないが、配線溝８６及びビ
ア・ホールＶＨ２内部にバリアメタル層（ＴａＮ等）を
スパッタ法により被覆し、次にＣｕのシード層をスパッ
タ形成し、電解めっき法によりＣｕを堆積する。これに
より、配線溝８６及びビア・ホールＶＨ２内部に銅配線
材料が堆積される。その後、化学的機械的研磨（ＣＭ
Ｐ）技術により、配線溝８６及びビア・ホールＶＨ２内
部のみに銅配線材料を埋め込んだ形に加工する。
ア・ホールＶＨ２内部にバリアメタル層（ＴａＮ等）を
スパッタ法により被覆し、次にＣｕのシード層をスパッ
タ形成し、電解めっき法によりＣｕを堆積する。これに
より、配線溝８６及びビア・ホールＶＨ２内部に銅配線
材料が堆積される。その後、化学的機械的研磨（ＣＭ
Ｐ）技術により、配線溝８６及びビア・ホールＶＨ２内
部のみに銅配線材料を埋め込んだ形に加工する。
【００１４】上記構成によれば、予めビア・ホールＶＨ
２に関するホール形状ＨＬ２が先に形成される。このた
め、レジスト８５のパターニングで大きな位置合わせず
れが生じたとしても、パターニング端部がホール形状Ｈ
Ｌ２上にある限り、ビア・ホールＶＨ２の寸法に変化は
ない。
２に関するホール形状ＨＬ２が先に形成される。このた
め、レジスト８５のパターニングで大きな位置合わせず
れが生じたとしても、パターニング端部がホール形状Ｈ
Ｌ２上にある限り、ビア・ホールＶＨ２の寸法に変化は
ない。
【００１５】しかし、ビア・ファースト方式にも難点が
ある。予めビア・ホールＶＨ２に関するホール形状ＨＬ
２を先に形成するので、その後の配線溝８６形成に関す
るレジスト８５の良好なパターニング形成が難しくなっ
たり、実際に仕上がる配線溝８６の変形、ストッパ膜８
２の損壊などが問題になる。これにつき、以下に説明す
る。
ある。予めビア・ホールＶＨ２に関するホール形状ＨＬ
２を先に形成するので、その後の配線溝８６形成に関す
るレジスト８５の良好なパターニング形成が難しくなっ
たり、実際に仕上がる配線溝８６の変形、ストッパ膜８
２の損壊などが問題になる。これにつき、以下に説明す
る。
【００１６】図９（ａ），（ｂ）は、ビア・ファースト
方式における配線溝形成の詳細を順に示す断面図であ
る。図９（ａ）に示すように、予めビア・ホールに関す
るホール形状（ストッパ膜８１は抜かない）ＨＬ２が先
に形成される。その後、配線溝８６形成のためのレジス
ト（図９（ｂ）の８５）をパターニングするが、その前
に反射防止膜８４を塗布する工程が入る。
方式における配線溝形成の詳細を順に示す断面図であ
る。図９（ａ）に示すように、予めビア・ホールに関す
るホール形状（ストッパ膜８１は抜かない）ＨＬ２が先
に形成される。その後、配線溝８６形成のためのレジス
ト（図９（ｂ）の８５）をパターニングするが、その前
に反射防止膜８４を塗布する工程が入る。
【００１７】この場合の反射防止膜８４は、レジスト８
５の成分に類似した有機系のものがスピンコートにより
塗布される。反射防止膜８４は、レジスト８５を良好な
形状とするため、また、配線溝８６形成のエッチング時
においてストッパ膜８１を保護するために、ホール形状
ＨＬ２内部にもある程度厚く形成されるような粘性のも
のが選ばれる。
５の成分に類似した有機系のものがスピンコートにより
塗布される。反射防止膜８４は、レジスト８５を良好な
形状とするため、また、配線溝８６形成のエッチング時
においてストッパ膜８１を保護するために、ホール形状
ＨＬ２内部にもある程度厚く形成されるような粘性のも
のが選ばれる。
【００１８】仮に配線溝８６形成のエッチング時にスト
ッパ膜８１が抜けてしまうと、コンタクト領域表面が酸
化され高抵抗層が現出する。これを避けるために粘性の
低い反射防止膜８４を塗布し、ホール形状ＨＬ２内部に
なるべく多く流れ込むようにし、厚く形成するのであ
る。
ッパ膜８１が抜けてしまうと、コンタクト領域表面が酸
化され高抵抗層が現出する。これを避けるために粘性の
低い反射防止膜８４を塗布し、ホール形状ＨＬ２内部に
なるべく多く流れ込むようにし、厚く形成するのであ
る。
【００１９】しかし、上記理由のため粘性の低い反射防
止膜８４を用いると、表面張力が低いため、ホール形状
ＨＬ２の縁部において破線で囲むような膜減りする現象
が起きる。この反射防止膜８４の膜厚不均一が、後の配
線溝形成の精度に影響してくる。
止膜８４を用いると、表面張力が低いため、ホール形状
ＨＬ２の縁部において破線で囲むような膜減りする現象
が起きる。この反射防止膜８４の膜厚不均一が、後の配
線溝形成の精度に影響してくる。
【００２０】すなわち、図９（ｂ）に示すように、レジ
スト８５に従って反射防止膜８４、層間絶縁膜８３が連
続的にエッチングされるが、反射防止膜８４の薄かった
領域はエッチングの進行が早い。破線に示すように、層
間絶縁膜８３に対しある程度の選択比を持っているとし
ても先にストッパ膜８２に到達する領域は配線溝８６形
成のエッチング終了まで耐え切れない状態に陥る恐れが
ある。ストッパ膜８２が損壊すると、正常な回路配線が
実現できなくなる。
スト８５に従って反射防止膜８４、層間絶縁膜８３が連
続的にエッチングされるが、反射防止膜８４の薄かった
領域はエッチングの進行が早い。破線に示すように、層
間絶縁膜８３に対しある程度の選択比を持っているとし
ても先にストッパ膜８２に到達する領域は配線溝８６形
成のエッチング終了まで耐え切れない状態に陥る恐れが
ある。ストッパ膜８２が損壊すると、正常な回路配線が
実現できなくなる。
【００２１】本発明は上記のような事情を考慮してなさ
れたもので、反射防止膜を有効に用い、ビア・ファース
ト方式の長所を損なうことのない高信頼性のデュアル・
ダマシン構造を実現する半導体装置の製造方法を提供し
ようとするものである。
れたもので、反射防止膜を有効に用い、ビア・ファース
ト方式の長所を損なうことのない高信頼性のデュアル・
ダマシン構造を実現する半導体装置の製造方法を提供し
ようとするものである。
【００２２】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体ウェハの集積回路におけるデュア
ル・ダマシン構造の配線形成に関し、前記ウェハの主面
に集積される回路素子に関係した少なくとも上部に第１
の保護膜を有する下層コンタクト領域上に、配線溝形成
用の第２の保護膜を中間に配した層間絶縁膜の構成があ
って、少なくとも前記層間絶縁膜を前記第２の保護膜の
貫通を伴なって選択的に除去し前記下層コンタクト領域
上の前記第１の保護膜を露出させるホール形状を形成す
る工程と、 少なくとも粘性の異なる有機系の反射防止
膜をウェハの主面に対し少なくとも各１回ずつ塗布する
工程と、 ウェハの主面にレジストを塗布し前記ホール
形状を含む上層の配線領域をパターニングする工程と、
前記レジストのパターンに従って前記第２の保護膜が
露出する配線溝を形成する工程と、 少なくとも前記第
１の保護膜を除去して前記下層コンタクト領域に繋がる
ビアホールを形成する工程と、 前記ビアホール及び配
線溝を同時に埋め込む金属を形成する工程と、を具備し
たことを特徴とする。
の製造方法は、半導体ウェハの集積回路におけるデュア
ル・ダマシン構造の配線形成に関し、前記ウェハの主面
に集積される回路素子に関係した少なくとも上部に第１
の保護膜を有する下層コンタクト領域上に、配線溝形成
用の第２の保護膜を中間に配した層間絶縁膜の構成があ
って、少なくとも前記層間絶縁膜を前記第２の保護膜の
貫通を伴なって選択的に除去し前記下層コンタクト領域
上の前記第１の保護膜を露出させるホール形状を形成す
る工程と、 少なくとも粘性の異なる有機系の反射防止
膜をウェハの主面に対し少なくとも各１回ずつ塗布する
工程と、 ウェハの主面にレジストを塗布し前記ホール
形状を含む上層の配線領域をパターニングする工程と、
前記レジストのパターンに従って前記第２の保護膜が
露出する配線溝を形成する工程と、 少なくとも前記第
１の保護膜を除去して前記下層コンタクト領域に繋がる
ビアホールを形成する工程と、 前記ビアホール及び配
線溝を同時に埋め込む金属を形成する工程と、を具備し
たことを特徴とする。
【００２３】上記本発明に係る半導体装置の製造方法に
よれば、ウェハに塗布する反射防止膜が粘性の違いによ
りホール形状内に流れ込み易いもの、流れ込み難く、ホ
ール形状周縁で留まり易いものに分けられる。これら二
種類の反射防止膜を塗布することにより、総合的な反射
防止膜はホール形状内に厚く形成されると共にホール形
状周縁における膜減りはなくなる。
よれば、ウェハに塗布する反射防止膜が粘性の違いによ
りホール形状内に流れ込み易いもの、流れ込み難く、ホ
ール形状周縁で留まり易いものに分けられる。これら二
種類の反射防止膜を塗布することにより、総合的な反射
防止膜はホール形状内に厚く形成されると共にホール形
状周縁における膜減りはなくなる。
【００２４】上述より、好ましくは、上記反射防止膜は
粘性の相反する２種類を準備し、ウェハの主面に交互に
複数回塗布することを特徴とする。複数回の塗布によ
り、総合的な反射防止膜は、ホール形状内に厚く形成さ
れると共にホール形状周縁とその他とで膜厚均一性は向
上する。
粘性の相反する２種類を準備し、ウェハの主面に交互に
複数回塗布することを特徴とする。複数回の塗布によ
り、総合的な反射防止膜は、ホール形状内に厚く形成さ
れると共にホール形状周縁とその他とで膜厚均一性は向
上する。
【００２５】また、上記第１の保護膜及び第２の保護膜
は共に上記層間絶縁膜に対してエッチング選択比のとれ
る絶縁膜であることを特徴とする。すなわち、ホール形
状周縁における反射防止膜の膜厚均一性または第１の保
護膜に対する反射防止膜の保護機能はより良好なものと
なるが、上記選択比の関係が重要であることは相違な
い。
は共に上記層間絶縁膜に対してエッチング選択比のとれ
る絶縁膜であることを特徴とする。すなわち、ホール形
状周縁における反射防止膜の膜厚均一性または第１の保
護膜に対する反射防止膜の保護機能はより良好なものと
なるが、上記選択比の関係が重要であることは相違な
い。
【００２６】また、好ましくは、上記ビアホール及び配
線溝を同時に埋め込む金属を形成する工程はバリアメタ
ルを被覆する工程が前提になっていることを特徴とす
る。さらには、ビアホール及び配線溝を同時に埋め込む
金属を形成する工程はＣｕを主成分とする金属の埋め込
み形成であり、バリアメタルを被覆する工程が前提にな
っていることを特徴とする。
線溝を同時に埋め込む金属を形成する工程はバリアメタ
ルを被覆する工程が前提になっていることを特徴とす
る。さらには、ビアホール及び配線溝を同時に埋め込む
金属を形成する工程はＣｕを主成分とする金属の埋め込
み形成であり、バリアメタルを被覆する工程が前提にな
っていることを特徴とする。
【００２７】さらに特徴的には、上記ビアホール及び配
線溝を同時に埋め込む金属を形成する工程は、Ｃｕに対
するバリアメタルをスパッタ法により被覆する工程と、
バリアメタル上にＣｕ薄膜をスパッタ法により被覆する
工程と、Ｃｕ薄膜をシードとしてめっき法によりＣｕを
少なくとも前記ビアホール及び配線溝に埋め込む工程
と、前記ビアホール及び配線溝以外のＣｕを除去する工
程とを含むことを特徴とする。
線溝を同時に埋め込む金属を形成する工程は、Ｃｕに対
するバリアメタルをスパッタ法により被覆する工程と、
バリアメタル上にＣｕ薄膜をスパッタ法により被覆する
工程と、Ｃｕ薄膜をシードとしてめっき法によりＣｕを
少なくとも前記ビアホール及び配線溝に埋め込む工程
と、前記ビアホール及び配線溝以外のＣｕを除去する工
程とを含むことを特徴とする。
【００２８】
【発明の実施の形態】図１〜図４は、それぞれ本発明の
一実施形態に係る半導体装置の製造方法を工程順に示す
断面図であり、半導体ウェハの集積回路におけるデュア
ル・ダマシン構造の配線形成方法の要部を工程順に表し
ている。
一実施形態に係る半導体装置の製造方法を工程順に示す
断面図であり、半導体ウェハの集積回路におけるデュア
ル・ダマシン構造の配線形成方法の要部を工程順に表し
ている。
【００２９】図１に示すように、半導体ウェハの主面に
集積される回路素子に関係した下層の導電領域が形成さ
れている。下層の導電領域は拡散層や配線層が考えられ
るが、ここでは配線層とする。この下層の導電領域の上
に第１のストッパ膜１１を有し、その上に配線溝形成用
の第２のストッパ膜１２を中間に配した層間絶縁膜１３
（１３１，１３２）の構成を形成する。
集積される回路素子に関係した下層の導電領域が形成さ
れている。下層の導電領域は拡散層や配線層が考えられ
るが、ここでは配線層とする。この下層の導電領域の上
に第１のストッパ膜１１を有し、その上に配線溝形成用
の第２のストッパ膜１２を中間に配した層間絶縁膜１３
（１３１，１３２）の構成を形成する。
【００３０】例えば、第１、第２のストッパ膜１１，１
２は、層間絶縁膜１３のＳｉＯ2膜に対してエッチング
選択比のとれるＳｉ3Ｎ4膜とした。第１のストッパ膜１
１は５０〜１００ｎｍ程度、層間絶縁膜１３１は５００
ｎｍ程度、第２のストッパ膜１２は５０〜１００ｎｍ程
度、層間絶縁膜１３２は１０００ｎｍ程度の厚さを有す
る。
２は、層間絶縁膜１３のＳｉＯ2膜に対してエッチング
選択比のとれるＳｉ3Ｎ4膜とした。第１のストッパ膜１
１は５０〜１００ｎｍ程度、層間絶縁膜１３１は５００
ｎｍ程度、第２のストッパ膜１２は５０〜１００ｎｍ程
度、層間絶縁膜１３２は１０００ｎｍ程度の厚さを有す
る。
【００３１】層間絶縁膜１３上に、まずホール形成のた
めのレジスト（図示せず）をパターニングし、それに従
って層間絶縁膜１３２、ストッパ膜１２、層間絶縁膜１
３１を順にエッチングする。上記各膜それぞれはエッチ
ングガスを例えば、Ｃ4Ｆ8系、ＣＨ2Ｆ2／Ｏ2系、Ｃ4Ｆ
8系としたドライエッチングで達成する。ストッパ膜１
１は最後に除去するので残す。これにより、ビア径に応
じた微細なホール形状ＨＬを形成する。なお、ストッパ
膜（Ｓｉ3Ｎ4膜）１２のエッチングガス系は、ＣＨ2Ｆ2
／Ｏ2系の他、ＣＨＦ3／ＣＦ4／Ｏ2系、ＣＨＦ3／Ｏ2系
など様々ある。
めのレジスト（図示せず）をパターニングし、それに従
って層間絶縁膜１３２、ストッパ膜１２、層間絶縁膜１
３１を順にエッチングする。上記各膜それぞれはエッチ
ングガスを例えば、Ｃ4Ｆ8系、ＣＨ2Ｆ2／Ｏ2系、Ｃ4Ｆ
8系としたドライエッチングで達成する。ストッパ膜１
１は最後に除去するので残す。これにより、ビア径に応
じた微細なホール形状ＨＬを形成する。なお、ストッパ
膜（Ｓｉ3Ｎ4膜）１２のエッチングガス系は、ＣＨ2Ｆ2
／Ｏ2系の他、ＣＨＦ3／ＣＦ4／Ｏ2系、ＣＨＦ3／Ｏ2系
など様々ある。
【００３２】次に、ウェハ全体に反射防止膜１４（１４
１，１４２）を塗布（スピンコート）する工程が入る。
反射防止膜１４はレジストの成分に類似した有機系のも
のであり、この実施形態では、粘性の相反する２種類の
反射防止膜１４１，１４２を準備する。反射防止膜１４
の粘性は、例えば溶媒の含有量を変えることによって変
化させることができる。
１，１４２）を塗布（スピンコート）する工程が入る。
反射防止膜１４はレジストの成分に類似した有機系のも
のであり、この実施形態では、粘性の相反する２種類の
反射防止膜１４１，１４２を準備する。反射防止膜１４
の粘性は、例えば溶媒の含有量を変えることによって変
化させることができる。
【００３３】例えば、比較的流動性の低い反射防止膜１
４１と比較的流動性の高い反射防止膜１４２を利用す
る。いずれの反射防止膜塗布時もウェハは１６０℃〜２
１０℃程度に設定され、反射防止膜１４１の定着後に反
射防止膜１４２を塗布し定着させる。その他、互いに違
う物質の成分を含み粘性が相反するような反射防止膜１
４１，１４２を準備してもよい。
４１と比較的流動性の高い反射防止膜１４２を利用す
る。いずれの反射防止膜塗布時もウェハは１６０℃〜２
１０℃程度に設定され、反射防止膜１４１の定着後に反
射防止膜１４２を塗布し定着させる。その他、互いに違
う物質の成分を含み粘性が相反するような反射防止膜１
４１，１４２を準備してもよい。
【００３４】すなわち、反射防止膜１４１の塗布では、
ホール形状ＨＬの内部にはあまり入り込まないが、ホー
ル形状ＨＬの周縁部での膜減りは非常に少ない。次の反
射防止膜１４２の塗布では、ホール形状ＨＬの内部に多
く入り込み、厚く形成される。ホール形状ＨＬの周縁部
では、すでに反射防止膜１４１の塗布で適度な膜厚を確
保しているので反射防止膜１４２の膜減りは影響しな
い。
ホール形状ＨＬの内部にはあまり入り込まないが、ホー
ル形状ＨＬの周縁部での膜減りは非常に少ない。次の反
射防止膜１４２の塗布では、ホール形状ＨＬの内部に多
く入り込み、厚く形成される。ホール形状ＨＬの周縁部
では、すでに反射防止膜１４１の塗布で適度な膜厚を確
保しているので反射防止膜１４２の膜減りは影響しな
い。
【００３５】次に、図２に示すように、上記のような反
射防止膜１４が塗布されたウェハ上にレジスト１５を塗
布し、ホール形状ＨＬを含む上層の配線領域をパターニ
ングする。レジスト１５は、ホール形状ＨＬ内に厚く形
成された反射防止膜１４（主に１４２）によって、その
塗布形状に著しい沈み込みがなく、パターニング精度は
良好である。
射防止膜１４が塗布されたウェハ上にレジスト１５を塗
布し、ホール形状ＨＬを含む上層の配線領域をパターニ
ングする。レジスト１５は、ホール形状ＨＬ内に厚く形
成された反射防止膜１４（主に１４２）によって、その
塗布形状に著しい沈み込みがなく、パターニング精度は
良好である。
【００３６】その後、図３に示すように、レジスト１５
のパターンをマスクにＣＦ4／Ｏ2系のエッチングガスで
反射防止膜１４を除去し、さらにＣ4Ｆ8系のエッチング
ガスにより層間絶縁膜１３２を選択的にエッチングす
る。これにより、ストッパ膜１２によって配線溝１６の
底部が形作られ所定範囲の線幅を有する配線溝１６が形
成される。この間、ホール形状ＨＬ内に厚く形成された
反射防止膜１４は全部無くならずに一部がストッパ膜１
１上を保護するように残留していてもよい。あるいは、
ホール形状ＨＬ内の反射防止膜１４が全部無くなったと
してもストッパ膜１１が抜けなければよい。
のパターンをマスクにＣＦ4／Ｏ2系のエッチングガスで
反射防止膜１４を除去し、さらにＣ4Ｆ8系のエッチング
ガスにより層間絶縁膜１３２を選択的にエッチングす
る。これにより、ストッパ膜１２によって配線溝１６の
底部が形作られ所定範囲の線幅を有する配線溝１６が形
成される。この間、ホール形状ＨＬ内に厚く形成された
反射防止膜１４は全部無くならずに一部がストッパ膜１
１上を保護するように残留していてもよい。あるいは、
ホール形状ＨＬ内の反射防止膜１４が全部無くなったと
してもストッパ膜１１が抜けなければよい。
【００３７】次に、図４に示すように、Ｏ2プラズマ技
術を用いてレジスト１５を除去すると同時に残留した反
射防止膜１４を除去する。次に、例えばＣＨ2Ｆ2／Ｏ2
系のエッチングガスを利用してホール形状ＨＬ底部のス
トッパ膜１１の露出部が除去され、配線溝１６及びビア
・ホールＶＨが形成される。その後、配線溝１６及びビ
ア・ホールＶＨ内部にバリアメタル（ＴａＮ等）１７を
スパッタ法により被覆し、次にＣｕのシード層をスパッ
タ形成し、電解めっき法によりＣｕを堆積する。これに
より、配線溝１６及びビア・ホールＶＨ内部に銅配線材
料１８が堆積される。その後、化学的機械的研磨（ＣＭ
Ｐ）技術により、配線溝１６及びビア・ホールＶＨ内部
のみに銅配線材料１８を埋め込んだ形に加工する。
術を用いてレジスト１５を除去すると同時に残留した反
射防止膜１４を除去する。次に、例えばＣＨ2Ｆ2／Ｏ2
系のエッチングガスを利用してホール形状ＨＬ底部のス
トッパ膜１１の露出部が除去され、配線溝１６及びビア
・ホールＶＨが形成される。その後、配線溝１６及びビ
ア・ホールＶＨ内部にバリアメタル（ＴａＮ等）１７を
スパッタ法により被覆し、次にＣｕのシード層をスパッ
タ形成し、電解めっき法によりＣｕを堆積する。これに
より、配線溝１６及びビア・ホールＶＨ内部に銅配線材
料１８が堆積される。その後、化学的機械的研磨（ＣＭ
Ｐ）技術により、配線溝１６及びビア・ホールＶＨ内部
のみに銅配線材料１８を埋め込んだ形に加工する。
【００３８】上記実施形態の方法によれば、図１におい
て、ウェハに塗布する反射防止膜１４は、粘性の違いに
よりホール形状ＨＬ内に流れ込み易いもの（１４２）、
流れ込み難く、ホール形状ＨＬ周縁で留まり易いもの
（１４１）として役割が分けられる。これら二種類の反
射防止膜１４２，１４１を塗布することにより、総合的
な反射防止膜１４は、ホール形状ＨＬ内に厚く形成され
ると共にホール形状ＨＬ周縁における膜減りはなくな
る。この結果、ホール形状ＨＬ周縁とその他とで膜厚均
一性は向上し、配線溝１６の形成に対しエッチング進行
の偏りを改善することができる。
て、ウェハに塗布する反射防止膜１４は、粘性の違いに
よりホール形状ＨＬ内に流れ込み易いもの（１４２）、
流れ込み難く、ホール形状ＨＬ周縁で留まり易いもの
（１４１）として役割が分けられる。これら二種類の反
射防止膜１４２，１４１を塗布することにより、総合的
な反射防止膜１４は、ホール形状ＨＬ内に厚く形成され
ると共にホール形状ＨＬ周縁における膜減りはなくな
る。この結果、ホール形状ＨＬ周縁とその他とで膜厚均
一性は向上し、配線溝１６の形成に対しエッチング進行
の偏りを改善することができる。
【００３９】図５は、本発明の半導体装置の製造方法に
係る図１の変形例を示す図１に対応した断面図である。
図１と同様の箇所には同一の符号を付す。粘性の相反す
る２種類の反射防止膜１４１，１４２を準備するのは同
じであるが、塗布する順序を逆にしている。このように
しても上記本発明の効果が同様に得られる。
係る図１の変形例を示す図１に対応した断面図である。
図１と同様の箇所には同一の符号を付す。粘性の相反す
る２種類の反射防止膜１４１，１４２を準備するのは同
じであるが、塗布する順序を逆にしている。このように
しても上記本発明の効果が同様に得られる。
【００４０】この他、図示しないが、上記図１に対応す
る反射防止膜１４１，１４２を塗布する場合、交互に反
射防止膜１４１，１４２を多くの回数塗布するようにし
てもよい。これにより、総合的な反射防止膜１４はホー
ル形状ＨＬ内に厚く形成されると共にホール形状ＨＬ周
縁とその他とでさらなる膜厚均一性の向上が期待でき
る。
る反射防止膜１４１，１４２を塗布する場合、交互に反
射防止膜１４１，１４２を多くの回数塗布するようにし
てもよい。これにより、総合的な反射防止膜１４はホー
ル形状ＨＬ内に厚く形成されると共にホール形状ＨＬ周
縁とその他とでさらなる膜厚均一性の向上が期待でき
る。
【００４１】
【発明の効果】以上説明したように本発明によれば、ウ
ェハに塗布する反射防止膜に関し、少なくとも粘性を異
ならせた二種類を用いる。すなわち、ホール形状内に流
れ込み易い粘性の低い反射防止膜と、流れ込み難くホー
ル形状周縁で留まり易い粘性の高い反射防止膜をそれぞ
れ塗布することにより、総合的な反射防止膜はホール形
状内に厚く形成されると共にホール形状周縁における膜
減りはなくなる。従ってホール形状周縁とその他とで膜
厚均一性は向上し、配線溝の形成に対しエッチング進行
の偏りを改善することができる。この結果、反射防止膜
を有効に用い、ビア・ファースト方式の長所を損なうこ
とのない高信頼性のデュアル・ダマシン構造を実現する
半導体装置の製造方法を提供することができる。
ェハに塗布する反射防止膜に関し、少なくとも粘性を異
ならせた二種類を用いる。すなわち、ホール形状内に流
れ込み易い粘性の低い反射防止膜と、流れ込み難くホー
ル形状周縁で留まり易い粘性の高い反射防止膜をそれぞ
れ塗布することにより、総合的な反射防止膜はホール形
状内に厚く形成されると共にホール形状周縁における膜
減りはなくなる。従ってホール形状周縁とその他とで膜
厚均一性は向上し、配線溝の形成に対しエッチング進行
の偏りを改善することができる。この結果、反射防止膜
を有効に用い、ビア・ファースト方式の長所を損なうこ
とのない高信頼性のデュアル・ダマシン構造を実現する
半導体装置の製造方法を提供することができる。
【図１】本発明の一実施形態に係る半導体装置の製造方
法を工程順に示す第１の断面図であり、半導体ウェハの
集積回路におけるデュアル・ダマシン構造の配線形成方
法の要部を表している。
法を工程順に示す第１の断面図であり、半導体ウェハの
集積回路におけるデュアル・ダマシン構造の配線形成方
法の要部を表している。
【図２】図１に続く第２の断面図であり、半導体ウェハ
の集積回路におけるデュアル・ダマシン構造の配線形成
方法の要部を表している。
の集積回路におけるデュアル・ダマシン構造の配線形成
方法の要部を表している。
【図３】図２に続く第３の断面図であり、半導体ウェハ
の集積回路におけるデュアル・ダマシン構造の配線形成
方法の要部を表している。
の集積回路におけるデュアル・ダマシン構造の配線形成
方法の要部を表している。
【図４】図３に続く第４の断面図であり、半導体ウェハ
の集積回路におけるデュアル・ダマシン構造の配線形成
方法の要部を表している。
の集積回路におけるデュアル・ダマシン構造の配線形成
方法の要部を表している。
【図５】本発明の半導体装置の製造方法に係る図１の変
形例を示す図１に対応した断面図である。
形例を示す図１に対応した断面図である。
【図６】デュアル・ダマシン技術におけるＳＡＣ方式を
説明する断面図である。
説明する断面図である。
【図７】図６の構成に対応したＳＡＣ方式の問題点を示
す断面図である。
す断面図である。
【図８】デュアル・ダマシン技術におけるビア・ファー
スト方式を説明する断面図である。
スト方式を説明する断面図である。
【図９】（ａ），（ｂ）は、ビア・ファースト方式にお
ける配線溝形成の詳細を順に示す断面図である。
ける配線溝形成の詳細を順に示す断面図である。
１１，１２，６１，６２，８１，８２…ストッパ膜 １３（１３１，１３２），６３，８３…層間絶縁膜 １４（１４１，１４２）,８４…反射防止膜 １５，６５，８５…レジスト １６，６６，８６…配線溝 １７…バリアメタル １８…銅配線材料 ６４…開口部 ＨＬ，ＨＬ１，ＨＬ２…ホール形状 ＶＨ，ＶＨ１，ＶＨ２…ビア・ホール
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F004 AA16 DA00 DA01 DA15 DA16 DA26 DB03 DB07 EA22 EA28 EB03 5F033 HH11 HH21 HH32 JJ11 JJ21 JJ32 MM02 MM12 MM13 NN06 NN07 PP15 PP27 PP33 QQ04 QQ09 QQ10 QQ11 QQ25 QQ48 QQ92 QQ96 RR04 RR06 SS21 TT02 XX01 XX15
Claims (6)
- 【請求項１】 半導体ウェハの集積回路におけるデュア
ル・ダマシン構造の配線形成に関し、 前記ウェハの主面に集積される回路素子に関係した少な
くとも上部に第１の保護膜を有する下層コンタクト領域
上に、配線溝形成用の第２の保護膜を中間に配した層間
絶縁膜の構成があって、 少なくとも前記層間絶縁膜を前記第２の保護膜の貫通を
伴なって選択的に除去し前記下層コンタクト領域上の前
記第１の保護膜を露出させるホール形状を形成する工程
と、 少なくとも粘性の異なる有機系の反射防止膜をウェハの
主面に対し少なくとも各１回ずつ塗布する工程と、 ウェハの主面にレジストを塗布し前記ホール形状を含む
上層の配線領域をパターニングする工程と、 前記レジストのパターンに従って前記第２の保護膜が露
出する配線溝を形成する工程と、 少なくとも前記第１の保護膜を除去して前記下層コンタ
クト領域に繋がるビアホールを形成する工程と、 前記ビアホール及び配線溝を同時に埋め込む金属を形成
する工程と、を具備したことを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記反射防止膜は粘性の相反する２種類
を準備し、ウェハの主面に交互に複数回塗布することを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第１の保護膜及び第２の保護膜は共
に前記層間絶縁膜に対してエッチング選択比のとれる絶
縁膜であることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項４】 前記ビアホール及び配線溝を同時に埋め
込む金属を形成する工程はバリアメタルを被覆する工程
が前提になっていることを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項５】 前記ビアホール及び配線溝を同時に埋め
込む金属を形成する工程はＣｕを主成分とする金属の埋
め込み形成であり、バリアメタルを被覆する工程が前提
になっていることを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項６】 前記ビアホール及び配線溝を同時に埋め
込む金属を形成する工程は、Ｃｕに対するバリアメタル
をスパッタ法により被覆する工程と、バリアメタル上に
Ｃｕ薄膜をスパッタ法により被覆する工程と、Ｃｕ薄膜
をシードとしてめっき法によりＣｕを少なくとも前記ビ
アホール及び配線溝に埋め込む工程と、前記ビアホール
及び配線溝以外のＣｕを除去する工程とを含むことを特
徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001160443A JP2002353309A (ja) | 2001-05-29 | 2001-05-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001160443A JP2002353309A (ja) | 2001-05-29 | 2001-05-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002353309A true JP2002353309A (ja) | 2002-12-06 |
Family
ID=19003862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001160443A Withdrawn JP2002353309A (ja) | 2001-05-29 | 2001-05-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002353309A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002373936A (ja) * | 2001-06-14 | 2002-12-26 | Nec Corp | デュアルダマシン法による配線形成方法 |
| KR101113768B1 (ko) | 2008-07-17 | 2012-02-27 | 주식회사 하이닉스반도체 | 듀얼 다마신 공정을 이용하는 반도체 소자의 제조 방법 |
-
2001
- 2001-05-29 JP JP2001160443A patent/JP2002353309A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002373936A (ja) * | 2001-06-14 | 2002-12-26 | Nec Corp | デュアルダマシン法による配線形成方法 |
| KR101113768B1 (ko) | 2008-07-17 | 2012-02-27 | 주식회사 하이닉스반도체 | 듀얼 다마신 공정을 이용하는 반도체 소자의 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080805 |