JPH11145137A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH11145137A
JPH11145137A JP30518097A JP30518097A JPH11145137A JP H11145137 A JPH11145137 A JP H11145137A JP 30518097 A JP30518097 A JP 30518097A JP 30518097 A JP30518097 A JP 30518097A JP H11145137 A JPH11145137 A JP H11145137A
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JP
Japan
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wiring
semiconductor device
end region
insulating film
film
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JP30518097A
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Inventor
Takashi Suzuki
貴志 鈴木
Noriyoshi Shimizu
紀嘉 清水
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Abstract

(57)【要約】 【課題】 エレクトロマイグレーションによる配線の劣
化を抑制し、信頼性の高い半導体装置及びその製造方法
を提供する。 【解決手段】 端部領域16における配線方向に垂直な
断面積が、端部領域16に接続する配線領域における配
線方向に垂直な断面積より大きい第1の配線14と、第
1の配線14上に形成され、第1の配線14に達するコ
ンタクトホール24が形成された絶縁膜12bと、コン
タクトホール24内に形成され、第1の配線14に接続
された接続導体18と、絶縁膜12b上に形成され、接
続導体18に接続された第2の配線20とを有してい
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特にエレクトロマイグレーションに
よる配線の劣化を抑制しうる半導体装置及びその製造方
法に関する。
【0002】
【従来の技術】近年、半導体装置、特にLSI(Large
Scale Integration)の集積化や素子の微細化に伴い、
これらに用いられる配線の幅はますます細くなってい
る。そして、配線の幅が細くするほど配線に欠陥や劣化
が生じやすくなる傾向にある。特に、エレクトロマイグ
レーションによる配線の劣化は、深刻な問題となってい
る。エレクトロマイグレーションによる配線の劣化のメ
カニズムを、図10を用いて説明する。図10は従来の
半導体装置の配線の一部を示す上面図及びE−E′線断
面図である。
【0003】図10に示すように、シリコン基板110
上にシリコン酸化膜112aが形成されており、そのシ
リコン酸化膜112a上には、膜厚400nm、幅0.
5μmのAl膜より成る第1の配線114が形成されて
いる。第1の配線114上及びシリコン酸化膜112a
上には、更にシリコン酸化膜112bが形成されてい
る。そして、シリコン酸化膜112bには、第1の配線
114に達するコンタクトホール124が形成されてい
る。そしてコンタクトホール124内には、W(タング
ステン)より成る高さ500nm、外径400nmの円
柱状の接続導体118が形成されている。
【0004】一方、シリコン酸化膜112b上及び接続
導体118上には、膜厚400nm、幅0.5μmのA
l膜より成る第2の配線120が形成されており、第2
の配線120は接続導体118を介して第1の配線11
4に接続されている。そして、第2の配線120上及び
シリコン酸化膜112b上には、シリコン酸化膜112
cが形成されている。
【0005】このような従来の半導体装置において、例
えば、電流が第1の配線114から接続導体118を介
して第2の配線120に流れるとする。矢印の向きは電
流の向きを示している。すると、電流の流れとともに配
線材料の原子の空孔の流れ、いわゆるエレクトロマイグ
レーションが生じる。ここでは配線材料はAlであるの
でAl原子の空孔の流れが生じる。そして、第1の配線
114の材料と接続導体118の材料とが異なる場合
や、第1の配線114と接続導体118との界面に異種
不純物が存在している場合などでは、第1の配線114
中に生じた空孔が接続導体118を通過できずに第1の
配線114の接続導体118近傍に集積してしまう。そ
して、この空孔の多くは、第1の配線114の端まで拡
散して第1の配線114の端に集まり、そこにボイド1
15を生じる。ボイド115の生じる範囲は徐々に広が
っていき、これにより第1の配線114と接続導体11
8とのコンタクト抵抗が上昇し、ひいては第1の配線1
14が断線に至ってしまう。
【0006】従って、半導体装置の寿命を長くするため
には、上記のようなエレクトロマイグレーションによる
配線の劣化を抑制することが必要である。エレクトロマ
イグレーションによる配線の劣化を抑制する方法とし
て、下記に示すような方法が提案されている。第1の方
法は、配線材料として用いられるAlにCuやTiを添
加して合金化するものであり、この方法は一般的に用い
られているものである。この方法による寿命向上の原因
はいくつかの説があるが、Alのグレインバウンダリに
Cuが析出してAlの移動が抑えられるため、又はAl
の移動開始時間がCuの移動によって遅延化されるため
と考えられている。
【0007】第2の方法は、Al金属又はAl合金の結
晶方位を<111>方位に揃えるものであり、第1の方
法と同様に一般的に用いられているものである。この方
法によれば、グレイン間での結合が高くなるので、エレ
クトロマイグレーションが発生しにくくなる。第3の方
法は、配線のパターンを工夫するものである。例えば、
特開昭62−150744号公報に開示された方法で
は、図11のようにAl配線114の一部に配線幅の太
い領域122が設けられており、配線幅の細い領域で発
生したボイドが配線幅の太い領域122に達する。そし
て、Al配線114に流れる電流の電流密度が急激に低
下するためにこの配線幅の太い領域122にボイドが集
まる。そのため、配線幅の太い領域122より先の配線
幅の細い領域にボイドが移動しにくくなり、これにより
配線の劣化を抑制することができる。
【0008】
【発明が解決しようとする課題】しかしながら、第1及
び第2の方法は、エレクトロマイグレーションを一定程
度抑制する効果はあるものの、いくつかの問題点・欠点
があった。即ち、第1の方法では、例えばAl中にCu
を添加する場合、Cuの量が重量比で数%を超えると配
線の加工条件が変化してしまい、配線を所望の形状に形
成することが困難となる場合があった。また、配線をパ
ターニングする際に、通常の金属のエッチング工程で用
いられるRIE(Reactive Ion Etching、反応性イオン
エッチング)によりエッチングを行うと、RIEではC
uが取り除かれないため、Alに添加したCuのみが基
板表面上に残ってしまうことがあった。また、Alに添
加する材料や添加量によってAl合金のグレインサイズ
が変化し、これに伴いAl合金の結晶方位が<111>
方位から大きくずれてしまうことがあるため、第1の方
法と第2の方法の両方を同時に用いることが困難な場合
もあった。
【0009】また、第3の方法は、以下の理由により必
ずしも有効ではなかった。即ち、LSI等の半導体装置
は多層配線構造であるため、配線層の高さの異なる配線
同士がW等より成る接続導体を介して電気的に接続され
ており、Al又はAl合金より成る配線中の空孔は、W
等の別の金属で形成された接続導体を通過することがで
きないため、配線端部に設けられた接続導体近傍に空孔
が集中する場合が多い。このような場合には、細い配線
幅の領域で生じたボイドが移動して配線幅の太い領域1
22に集まるとは限らず、配線端部の接続導体近傍に空
孔が集積して、その後接続導体近傍の配線内にボイドが
生じることもあり得る。このため、単に配線幅の太い領
域122を形成する第3の方法は、必ずしもLSI等の
多層配線構造の半導体装置には有効ではなかった。
【0010】本発明の目的は、エレクトロマイグレーシ
ョンによる配線の劣化を抑制し、信頼性の高い半導体装
置及びその製造方法を提供することにある。
【0011】
【課題を解決するための手段】上記目的は、端部領域に
おける配線方向に垂直な断面積が、前記端部領域に接続
する配線領域における配線方向に垂直な断面積より大き
い第1の配線と、前記第1の配線上に形成され、前記第
1の配線に達するコンタクトホールが形成された絶縁膜
と、前記コンタクトホール内に形成され、前記第1の配
線に接続された接続導体と、前記絶縁膜上に形成され、
前記接続導体に接続された第2の配線とを有することを
特徴とする半導体装置により達成される。これにより、
第1の配線の端部領域における配線方向に垂直な断面積
を大きくしたので、エレクトロマイグレーションによる
抵抗値の上昇、又は断線に至るまでの時間を長くするこ
とができ、これにより信頼性の高い半導体装置を提供す
ることができる。
【0012】また、上記の半導体装置において、前記端
部領域は、前記第1の配線の電流が流れ出す側に位置す
ることが望ましい。また、上記の半導体装置において、
前記端部領域における前記第1の配線の幅は、前記端部
領域以外の前記第1の配線の幅より大きいことが望まし
い。また、上記の半導体装置において、前記端部領域に
おける前記第1の配線の厚さは、前記端部領域以外の前
記第1の配線の厚さより厚いことが望ましい。
【0013】また、上記の半導体装置において、前記接
続導体は、前記第1の配線の前記端部領域上に形成され
ていることが望ましい。また、上記の半導体装置におい
て、前記接続導体は、前記第1の配線の端から離間した
前記端部領域以外の前記第1の配線上に形成されている
ことが望ましい。
【0014】また、上記目的は、第1の配線と、前記第
1の配線上に形成され、前記第1の配線に達するコンタ
クトホールが形成された絶縁膜と、前記コンタクトホー
ル内に形成され、前記第1の配線に接続された接続導体
と、前記絶縁膜上に前記接続導体に接続して形成され、
端部領域における配線方向に垂直な断面積が、前記端部
領域に接続する配線領域における配線方向に垂直な断面
積より大きい第2の配線とを有することを特徴とする半
導体装置により達成される。これにより、第2の配線の
端部領域における配線方向に垂直な断面積を大きくした
ので、エレクトロマイグレーションによる抵抗値の上
昇、又は断線に至るまでの時間を長くすることができ、
これにより信頼性の高い半導体装置を提供することがで
きる。
【0015】また、上記目的は、下地基板上に第1の絶
縁膜を形成する第1絶縁膜形成工程と、前記第1の絶縁
膜の所定の領域に凹部を形成する凹部形成工程と、前記
第1の絶縁膜上に、前記凹部が形成された領域に端部領
域が位置し、前記端部領域の膜厚が前記端部領域以外の
膜厚より厚い第1の配線を形成する第1配線形成工程
と、全面に第2の絶縁膜を形成する第2絶縁膜形成工程
と、前記第2の絶縁膜に前記第1の配線層に達するコン
タクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホール内に導電膜より成る接続導体を形
成する接続導体形成工程と、前記第2の絶縁膜上に、前
記接続導体を介して第1の配線に接続された第2の配線
を形成する第2配線形成工程とを有することを特徴とす
る半導体装置の製造方法により達成される。これによ
り、第1の配線の端部領域における断面積を大きくした
ので、エレクトロマイグレーションによる抵抗値の上
昇、又は断線に至るまでの時間を長くすることができ、
これにより信頼性の高い半導体装置の製造方法を提供す
ることができる。
【0016】また、上記の半導体装置の製造方法におい
て、前記第1配線形成工程は、前記第1の配線の表面を
平坦化する平坦化工程を有することが望ましい。
【0017】
【発明の実施の形態】[第1実施形態]本発明の第1実
施形態による半導体装置を図1乃至図3を用いて説明す
る。図1は、本実施形態による半導体装置の配線の一部
を示す上面図及びA−A′線断面図である。図2は、エ
レクトロマイグレーションによる配線劣化の例を示す上
面図及びA−A′線断面図である。図3は、寿命試験の
結果を示すグラフである。なお、ここでは便宜上、電流
が第1の配線から第2の配線に向って流れることを前提
として説明する。
【0018】図1に示すように、シリコン基板10上に
は、膜厚500nmのシリコン酸化膜12aが形成され
ている。シリコン酸化膜12a上には、膜厚20nmの
TiN膜14a、膜厚400nmのAl膜14b、膜厚
20nmのTiN膜14cを順に積層した第1の配線1
4が形成されている。第1の配線14は、端部領域16
を除いて0.5μmの配線幅で形成されている。そし
て、第1の配線14のカソード側(陰極側)の端から
1.2μmの端部領域16においては、配線幅が1.2
μmで形成されている。
【0019】そして、第1の配線14上及びシリコン酸
化膜12a上には、更にシリコン酸化膜12bが形成さ
れている。また、第1の配線14の端部領域16上のシ
リコン酸化膜12bには、第1の配線14に達するコン
タクトホール24が形成されている。そしてコンタクト
ホール24内には、Wより成る高さ500nm、外径4
00nmの円柱状の接続導体18が形成されている。
【0020】一方、第1の配線14の上層には、膜厚2
0nmのTiN膜20a、膜厚400nmのAl膜20
b、膜厚20nmのTiN膜20cを順に積層した第2
の配線20が形成されている。そして、第2の配線20
のアノード側(陽極側)は、接続導体18を介して第1
の配線14に接続されている。なお、第2の配線20
は、0.5μmの配線幅で形成されている。そして、第
2の配線20上及びシリコン酸化膜12b上には、シリ
コン酸化膜12cが形成されている。
【0021】なお、第1の配線14のカソード側に配線
幅の太い端部領域16を設け、第2の配線20のアノー
ド側では配線幅を太くしていないのは、配線材料がAl
であるためボイド15が第1の配線14のカソード側に
生じるためである。次に、本実施形態による半導体装置
におけるエレクトロマイグレーションによる配線劣化の
例について図2を用いて説明する。
【0022】便宜上、電流が第1の配線14から第2の
配線20に向って流れることを前提として説明する。矢
印の向きは電流の向きを示している。電流が第1の配線
14から第2の配線20に向かって流れると、電流の流
れとともに第1の配線14の材料であるAlの空孔の流
れ、いわゆるエレクトロマイグレーションが生じる。本
実施形態による半導体装置では、接続導体18の材料は
Wであるので、第1の配線14の材料であるAlとは異
なる。従って、第1の配線14中に生じた空孔は接続導
体18を通過できずに接続導体18近傍に集積する。そ
して、空孔の多くは第1の配線14の端まで拡散し、第
1の配線14の端からボイド15が徐々に広がってい
く。
【0023】ところが本実施形態による半導体装置で
は、第1の配線14の端部領域16において配線幅を太
くしているので、配線の断面積が大きくなっている。こ
のため、例えば図10に示す従来の半導体装置のボイド
115と同じ体積のボイド15が第1の配線14の端に
生じた場合でも、端部領域16の断面積が大きいので第
1の配線14の端からわずかの距離にしかボイド15が
生じないことになる。従って、従来の半導体装置の場合
と比べて、第1の配線14と接続導体18との間のコン
タクト抵抗が上昇し始めるまでの時間、第1の配線14
の抵抗値が上昇し始めるまでの時間、及び第1の配線1
4が断線に至るまでの時間を長くすることが可能とな
る。
【0024】また、本実施形態では、第1の配線14と
して、TiN膜14a、Al膜14b、TiN膜14c
より成る積層膜を用いている。従って、Al膜14bの
一部にボイド15が発生してそこに電流が流れなくなっ
たとしても、電流はTiN膜14a、14cを通じて流
れる。このため、端部領域16にボイド15が生じて広
がっていったとしても、端部領域16ではTiN膜14
a、14cの断面積が大きいため第1の配線14の抵抗
値の急激な上昇が防止される。
【0025】次に、本実施形態による半導体装置におけ
る配線の信頼性を評価すべく、従来の半導体装置の配線
との比較で寿命試験を行った。寿命試験の結果を図3を
用いて説明する。図3は、横軸に時間(hour)を示
し、縦軸に配線の抵抗値を示したものである。従来の半
導体装置の配線としては、図10に示した従来の半導体
装置の場合と同様の配線を用いた。即ち、第1の配線1
14及び第2の配線120の配線幅は、ともに0.5μ
mとした。試験条件は、周囲温度250℃、電流値4.
4mAとした。この電流値の場合、第1の配線14、1
14の0.5μm幅の領域においては、電流密度は2×
106A/cm2となる。
【0026】図3からわかるように、従来の半導体装置
では、約16時間後から抵抗値が増加し始めている。こ
れに対し、本実施形態による半導体装置では、約34時
間後から抵抗値が増加し始めている。即ち、本実施形態
による半導体装置では、抵抗値が増加し始めるまでの時
間が長くなっており約2.1倍となっている。抵抗値が
上昇し始めるまでの時間は、第1の配線14、第2の配
線20、及び接続導体18に用いられる材料や、これら
の構造、また発生するボイド15の形状にもよると考え
られるが、図3から容易に推測されるように、例えば端
部領域16の断面積を2倍、更に好ましくは3倍とすれ
ば、抵抗値が上昇し始めるまでの時間を従来に対して平
均的には2倍以上に長くすることができると考えられ
る。
【0027】また、図3からわかるように、本実施形態
による半導体装置では、従来の半導体装置に比べて抵抗
値の上昇する傾きが緩やかになっている。従って、本実
施形態によれば、配線の寿命を大幅に延ばすことが可能
となる。このように、本実施形態によれば、配線の端部
領域の配線幅を太くし、配線の端部領域における断面積
を大きくしたので、エレクトロマイグレーションによる
抵抗値の上昇、又は断線に至るまでの時間を長くするこ
とができ、これにより信頼性の高い半導体装置を提供す
ることができる。
【0028】また、本実施形態によれば、第1の配線の
端部領域における配線幅を太くしたので、接続導体の位
置ずれに対する許容度を大きくすることができ、これに
より信頼性の高い半導体装置を提供することができる。 [第2実施形態]本発明の第2実施形態による半導体装
置及びその製造方法を図4乃至図7を用いて説明する。
図4は、本実施形態による半導体装置の配線の一部を示
す上面図及びB−B′線断面図である。図5乃至図7
は、本実施形態による半導体装置の製造方法を示す工程
断面図である。図1乃至図3に示す第1実施形態による
半導体装置と同一の構成要素には、同一の符号を付して
説明を省略または簡潔にする。
【0029】本実施形態による半導体装置は、図4に示
すように、第1の配線14の端部領域16において、第
1の配線14の膜厚が厚く形成されていることに主な特
徴がある。本実施形態による半導体装置によれば、端部
領域16において第1の配線14の膜厚を厚くすること
により断面積を大きくしたので、エレクトロマイグレー
ションによる抵抗値の上昇、又は断線に至るまでの時間
を長くすることができ、これにより信頼性の高い半導体
装置を提供することができる。
【0030】本実施形態による半導体装置の製造方法を
図5乃至図7を用いて説明する。まず、図5(a)に示
すように、シリコン基板10上に、熱酸化により膜厚約
500nmのシリコン酸化膜12aを形成する。次に、
凹部22の形状にパターニングしたフォトレジストマス
ク(図示せず)を用いてシリコン酸化膜12aをエッチ
ングし、シリコン酸化膜12aの表面から深さ約200
nmの凹部22を形成する(図5(b)参照)。
【0031】次に、シリコン酸化膜12a上に、スパッ
タ法又はCVD(Chemical Vapor Deposition)法によ
り、膜厚20nmのTiN膜14aを形成し、この後、
スパッタ法又はCVD法により膜厚700nmのAl膜
14bを形成する(図5(c)参照)。次に、CMP
(Chemical Mechanical Polishing)法又はリフロー(r
eflow)法により、Al膜14bの表面を平坦化する
(図5(d)参照)。
【0032】次に、Al膜14b上に、スパッタ法又は
CVD法により、膜厚約20nmのTiN膜14cを形
成する(図6(a)参照)。次に、第1の配線14の形
状にパターニングしたフォトレジストマスク(図示せ
ず)を用いて、RIEによりTiN膜14c、Al膜1
4b、TiN膜14aをエッチングし、第1の配線14
を形成する(図6(b)参照)。
【0033】この後、シリコン酸化膜12bを形成し、
この後、直径400nmのコンタクトホール24の形状
にパターニングしたフォトレジストマスクを用いて、シ
リコン酸化膜12b表面から第1の配線14表面まで達
するコンタクトホール24を形成する(図6(c)参
照)。次に、全面にスパッタ法又はCVD法によりW膜
(図示せず)を形成し、W膜を異方性エッチングにより
シリコン酸化膜12b表面までエッチングすることによ
り、W膜より成る接続導体18を形成する(図7(a)
参照)。
【0034】次に、全面に、スパッタ法又はCVD法に
より、膜厚20nmのTiN膜20a、膜厚700nm
のAl膜20b、膜厚20nmのTiN膜20cを順に
形成し、第2の配線の形状20にパターニングしたフォ
トレジストマスク(図示せず)を用いてRIEによりT
iN膜20c、Al膜20b、TiN膜20aをエッチ
ングし、第2の配線20を形成する。更にこの後、通常
の多層配線の形成プロセスに従って所定の多層配線(図
示せず)が形成され、これに伴い第2の配線20上にシ
リコン酸化膜12cが形成される(図7(b)参照)。
【0035】このようにして形成した本実施形態による
半導体装置を、第1実施形態と同様にして寿命試験を行
った。試験結果を図3に示す。なお、試験条件は第1実
施形態の場合と同様である。図3からわかるように、従
来の半導体装置では約16時間後から抵抗値が増加し始
めたのに対し、本実施形態による半導体装置では約21
時間後から抵抗値が増加し始めている。即ち、本実施形
態による半導体装置では、抵抗値が増加し始めるまでの
時間が長くなり約1.3倍となっている。従って、本実
施形態によれば、従来の半導体装置に比べて配線の寿命
を長くすることが可能となる。
【0036】更に、上記の配線と同様のTEG(Test E
lement Group)を20組形成して寿命試験を行ったとこ
ろ、抵抗値が初期値より20%高くなるまでの時間は、
従来の半導体装置における配線の場合に比べて平均で約
20%長くなることがわかった。このように本実施形態
によれば、第1の配線の端部領域において膜厚を厚くす
ることにより断面積を大きくしたので、エレクトロマイ
グレーションによる抵抗値の上昇、又は断線に至るまで
の時間を長くすることができ、これにより信頼性の高い
半導体装置を提供することができる。
【0037】[第3実施形態]本発明の第3実施形態に
よる半導体装置を図8を用いて説明する。図8は、本実
施形態による半導体装置の配線の一部を示す上面図及び
C−C′線断面図である。図1乃至図7に示す第1又は
第2実施形態による半導体装置と同一の構成要素には、
同一の符号を付して説明を省略または簡潔にする。
【0038】本実施形態による半導体装置は、図8に示
すように、第1の配線14の端部領域16において、第
1の配線14の配線幅が太く形成されており、更に膜厚
も厚く形成されていることに主な特徴がある。本実施形
態による半導体装置によれば、端部領域16において第
1の配線14の配線幅を太くし、更に膜厚を厚くするこ
とにより断面積を大きくしたので、エレクトロマイグレ
ーションによる抵抗値の上昇、又は断線に至るまでの時
間を長くすることができ、これにより信頼性の高い半導
体装置を提供することができる。
【0039】[第4実施形態]本発明の第4実施形態に
よる半導体装置を図9を用いて説明する。図9は、本実
施形態による半導体装置の配線の一部を示す上面図及び
D−D′線断面図である。図1乃至図8に示す第1乃至
第3実施形態による半導体装置と同一の構成要素には、
同一の符号を付して説明を省略または簡潔にする。
【0040】本実施形態による半導体装置は、図9に示
すように、ボイドが生じ始める第1の配線14の端から
十分に離間した第1の配線14の配線幅の細い領域に、
接続導体18が形成されていることに主な特徴がある。
本実施形態による半導体装置によれば、端部領域16に
おいて第1の配線14の配線幅を太くして断面積を大き
くし、更にボイドが生じ始める第1の配線14の端から
十分に離間した領域に接続導体18を設けるようにした
ので、エレクトロマイグレーションによる抵抗値の上
昇、又は断線に至るまでの時間を長くすることができ、
これにより信頼性の高い半導体装置を提供することがで
きる。
【0041】[変形実施形態]本発明は上記実施形態に
限らず種々の変形が可能である。例えば、第1、第3、
及び第4実施形態では、第1の配線の端部領域を4角形
にしたが、4角形に限定されるものではなく、第1の配
線の断面積を大きくできるならば丸形、楕円形等でもよ
い。
【0042】また、第1乃至第3実施形態では第1の配
線の一方の端部領域のみの断面積を大きくしたが、第1
の配線の両側の端部領域の断面積を大きくしてもよい。
更に第2の配線の端部領域の断面積を大きくしてもよ
い。この場合、電流がどちらの方向に流れても上記の効
果を得ることができる。また、第1乃至第3実施形態に
おいて、電流が第2の配線から第1の配線に向かって流
れる場合には、第2の配線の端部領域のみの断面積を大
きくしてもよい。
【0043】また、第1乃至第3実施形態では、第1の
配線及び第2の配線にAl膜を用いたが、Al膜に限定
されるものではなく、例えばCu膜を用いてもよいし、
Cu、Ti、又はSiを含有するAl膜等他の膜を用い
てもよい。また、第1乃至第3実施形態では、TiN膜
を用いたが、TiN膜に限定されるものではなくTi膜
などの高融点金属膜を用いてもよい。
【0044】また、第1乃至第3実施形態では、接続導
体の材料としてWを用いたが、Wに限定されるものでは
なく、例えばCu、Alでもよいし、Cu、Ti、又は
Siを含有するAl等を用いてもよい。
【0045】
【発明の効果】以上の通り、本発明によれば、配線の端
部領域の配線幅を太くすることにより、また配線の端部
領域の膜厚を厚くすることにより、配線の端部領域にお
ける断面積を大きくしたので、エレクトロマイグレーシ
ョンによる抵抗値の上昇、又は断線に至るまでの時間を
長くすることができ、これにより信頼性の高い半導体装
置を提供することができる。
【0046】また、本発明によれば、配線の端部領域に
おける配線幅を太くしたので、接続導体の位置ずれに対
する許容度を大きくすることができ、これにより信頼性
の高い半導体装置を提供することができる。また、本発
明によれば、配線の端部領域における断面積を大きく
し、更にボイドが生じ始める配線の端部領域の端から十
分に離間した領域に接続導体を設けるようにしたので、
エレクトロマイグレーションによる抵抗値の上昇、又は
断線に至るまでの時間を長くすることができ、これによ
り信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態による半導体装置の配線
の一部を示す上面図及びA−A′線断面図である。
【図2】エレクトロマイグレーションによる配線劣化の
例を示す上面図及びA−A′線断面図である。
【図3】寿命試験の結果を示すグラフである。
【図4】本発明の第2実施形態による半導体装置の配線
の一部を示す上面図及びB−B′線断面図である。
【図5】本発明の第2実施形態による半導体装置の製造
方法を示す工程断面図(その1)である。
【図6】本発明の第2実施形態による半導体装置の製造
方法を示す工程断面図(その2)である。
【図7】本発明の第2実施形態による半導体装置の製造
方法を示す工程断面図(その3)である。
【図8】本発明の第3実施形態による半導体装置の配線
の一部を示す上面図及びC−C′線断面図である。
【図9】本発明の第4実施形態による半導体装置の配線
の一部を示す上面図及びD−D′線断面図である。
【図10】従来の半導体装置の配線の一部を示す上面図
及びE−E′線断面図である。
【図11】提案されている半導体装置の配線の一部を示
す上面図及びF−F′線断面図である。
【符号の説明】
10…シリコン基板 12a、12b、12c…シリコン酸化膜 14…第1の配線 14a…TiN膜 14b…Al膜 14c…TiN膜 15…ボイド 16…端部領域 18…接続導体 20…第2の配線 20a…TiN膜 20b…Al膜 20c…TiN膜 22…凹部 24…コンタクトホール 110…シリコン基板 112a、112b、112c…シリコン酸化膜 114…第1の配線、Al配線 115…ボイド 118…接続導体 120…第2の配線 122…配線幅の太い領域 124…コンタクトホール

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 端部領域における配線方向に垂直な断面
    積が、前記端部領域に接続する配線領域における配線方
    向に垂直な断面積より大きい第1の配線と、 前記第1の配線上に形成され、前記第1の配線に達する
    コンタクトホールが形成された絶縁膜と、 前記コンタクトホール内に形成され、前記第1の配線に
    接続された接続導体と、 前記絶縁膜上に形成され、前記接続導体に接続された第
    2の配線とを有することを特徴とする半導体装置。
  2. 【請求項2】 請求項1記載の半導体装置において、 前記端部領域は、前記第1の配線の電流が流れ出す側に
    位置することを特徴とする半導体装置。
  3. 【請求項3】 請求項1又は2記載の半導体装置におい
    て、 前記端部領域における前記第1の配線の幅は、前記端部
    領域以外の前記第1の配線の幅より大きいことを特徴と
    する半導体装置。
  4. 【請求項4】 請求項1乃至3のいずれか1項に記載の
    半導体装置において、 前記端部領域における前記第1の配線の厚さは、前記端
    部領域以外の前記第1の配線の厚さより厚いことを特徴
    とする半導体装置。
  5. 【請求項5】 請求項1乃至4のいずれか1項に記載の
    半導体装置において、 前記接続導体は、前記第1の配線の前記端部領域上に形
    成されていることを特徴とする半導体装置。
  6. 【請求項6】 請求項1乃至4のいずれか1項に記載の
    半導体装置において、 前記接続導体は、前記第1の配線の端から離間した前記
    端部領域以外の前記第1の配線上に形成されていること
    を特徴とする半導体装置。
  7. 【請求項7】 第1の配線と、 前記第1の配線上に形成され、前記第1の配線に達する
    コンタクトホールが形成された絶縁膜と、 前記コンタクトホール内に形成され、前記第1の配線に
    接続された接続導体と、 前記絶縁膜上に前記接続導体に接続して形成され、端部
    領域における配線方向に垂直な断面積が、前記端部領域
    に接続する配線領域における配線方向に垂直な断面積よ
    り大きい第2の配線とを有することを特徴とする半導体
    装置。
  8. 【請求項8】 下地基板上に第1の絶縁膜を形成する第
    1絶縁膜形成工程と、 前記第1の絶縁膜の所定の領域に凹部を形成する凹部形
    成工程と、 前記第1の絶縁膜上に、前記凹部が形成された領域に端
    部領域が位置し、前記端部領域の膜厚が前記端部領域以
    外の膜厚より厚い第1の配線を形成する第1配線形成工
    程と、 全面に第2の絶縁膜を形成する第2絶縁膜形成工程と、 前記第2の絶縁膜に前記第1の配線層に達するコンタク
    トホールを形成するコンタクトホール形成工程と、 前記コンタクトホール内に導電膜より成る接続導体を形
    成する接続導体形成工程と、 前記第2の絶縁膜上に、前記接続導体を介して第1の配
    線に接続された第2の配線を形成する第2配線形成工程
    とを有することを特徴とする半導体装置の製造方法。
  9. 【請求項9】 請求項8記載の半導体装置の製造方法に
    おいて、 前記第1配線形成工程は、前記第1の配線の表面を平坦
    化する平坦化工程を有することを特徴とする半導体装置
    の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100384805B1 (ko) * 1999-09-10 2003-05-22 가부시끼가이샤 도시바 반도체 장치, 그 설계 방법, 및 그 설계 프로그램을저장한 기록 매체

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KR100384805B1 (ko) * 1999-09-10 2003-05-22 가부시끼가이샤 도시바 반도체 장치, 그 설계 방법, 및 그 설계 프로그램을저장한 기록 매체

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