KR0185252B1 - 반도체 집적회로장치 - Google Patents

반도체 집적회로장치 Download PDF

Info

Publication number
KR0185252B1
KR0185252B1 KR1019950029627A KR19950029627A KR0185252B1 KR 0185252 B1 KR0185252 B1 KR 0185252B1 KR 1019950029627 A KR1019950029627 A KR 1019950029627A KR 19950029627 A KR19950029627 A KR 19950029627A KR 0185252 B1 KR0185252 B1 KR 0185252B1
Authority
KR
South Korea
Prior art keywords
circuit
fixed potential
power supply
terminal pad
line
Prior art date
Application number
KR1019950029627A
Other languages
English (en)
Other versions
KR960039338A (ko
Inventor
히데오 마쯔이
다까쯔구 기또라
Original Assignee
기따오까 다까시
미쯔비시덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 기따오까 다까시, 미쯔비시덴끼 가부시끼가이샤 filed Critical 기따오까 다까시
Publication of KR960039338A publication Critical patent/KR960039338A/ko
Application granted granted Critical
Publication of KR0185252B1 publication Critical patent/KR0185252B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/0115—Frequency selective two-port networks comprising only inductors and capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H1/00—Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network
    • H03H2001/0021—Constructional details
    • H03H2001/0064—Constructional details comprising semiconductor material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Static Random-Access Memory (AREA)

Abstract

전자방해대책이 실시된 반도체 집적회로장치의 개량에 관한 것으로, AC전원으로부터의 잡음 및 CMOS트랜지스터의 관통전류에 의한 잡음 등의 전자방해를 보다 효과적으로 해결하고, 고정전위라인의 기생인덕턴스를 증가시키고 그의 LC필터의 작용에 의해 고주파 잡음을 흡수하기 위해, CPU를 포함하는 회로군, 회로군을 둘러싸도록 배선된 버스, 버스의 외측에 배치된 단자패드 및 고정전위의 단자패드에서 회로군에 이르는 고정전위라인을 포함하며, 고정전위라인이 그의 기생인덕턴스를 증가시키기 위해 감겨진 부분을 갖는 구성으로 되어 있다.
이러한 장치를 이용하는 것에 의해, AC전원으로부터의 잡음 및 CMOS트랜지스터의 관통전류에 의한 잡음 등의 전자방해를 효과적으로 해결하고, 고정전위라인의 기생인덕턴스를 증가시키고 그의 LC필터의 작용에 의해 고주파잡음을 흡수할 수 있다.

Description

반도체 집적회로장치
제1도는 종래의 반도체 집적회로장치의 배치도.
제2도는 제1도의 반도체 집적회로장치의 등가회로도.
제3도는 전원선에 부가되는 인덕턴스 및 용량을 등가적으로 도시한 회로도.
제4도는 본 발명의 제1실시예에 따른 반도체 집적회로장치의 배치도.
제5도는 제4도의 반도체 집적회로장치의 등가회로도.
제6도는 본 발명의 제2실시예에 따른 반도체 집적회로장치의 배치도.
제7도는 본 발명의 제3실시예에 따른 반도체 집적회로장치의 배치도.
제8도는 제7도의 반도체 집적회로장치의 발진회로의 등가회로도.
제9도는 본 발명의 제4실시예에 따른 반도체 집적회로장치의 배치도.
제10도는 제9도의 반도체 집적회로장치의 회로군 및 클럭발생회로를 구비한 회로의 등가회로도.
제11도는 본 발명의 제5실시예에 따른 반도체 집적회로장치의 배치도.
제12도는 본 발명의 제6실시예에 따른 반도체 집적회로장치의 배치도.
제13도는 제12도의 반도체 집적회로장치의 회로군 및 클럭발생회로를 구비한 회로의 등가회로도.
제14도는 본 발명의 제7실시예에 따른 반도체 집적회로장치의 배치도.
본 발명은 전자장해대책이 실시된 반도체 집적회로장치에 관한 것이다.
제1도는 종래의 반도체 집적회로장치의 배치의 1예를 도시한 도면이다. 반도체 집적회로장치는 CPU(5b)를 포함하는 회로군(5), 이 회로군(5)를 둘러싸도록 배선된 어드레스버스, 데이타버스 등의 버스(8), 이 버스(8)의 주위에 배치된 단자패드(9), 펄스를 발생하는 발진회로(6) 및 이 발진회로(6)에서 공급된 펄스에서 시스템클럭을 발생하는 클럭발생회로(7)을 구비하고 있다.
단자패드(9)는 전원단자패드(2) 및 접지단자패드(4)를 포함한다. 전원단자패드(2)에서 시작하여 회로군(5), 발진회로(6) 및 클럭발생회로(7)로 전원선(1)이 배선되어 있다. 또, 접지단자패드(4)에서 회로군(5), 발진회로(6) 및 클럭발생회로(7)로 접지선(3)이 배선되어 있다.
제2도는 제1도의 반도체 집적회로장치의 등가회로를 도시한 도면이다. 회로군(5), 발진회로(6) 및 클럭발생회로(7)은 전원선(1)과 접지선(3) 사이에 병렬로 접속되어 있다. 이 격자형 회로의 각 바(bar)의 용량C와 이 바의 양측의 전원선(1) 및 접지선(3)의 각 인덕턴스L은 로우패스필터(low pass filter)로서 작용하는 LC필터를 형성한다.
반도체 집적회로장치의 레이아웃 면적이 작게 되도록, 전원선(1) 및 접지선(3)이 전원단자패드(2) 및 접지단자패드(4)에서 회로군(5), 발진회로(6) 및 클럭발생회로(7)로 각각 최단거리로 통과하도록 배선되어 있다. 즉, 전원선(1) 및 접지선(3)을 가능한한 짧게 하고 있으므로, 배선을 실행(연장)하는 것에 의한 기생인덕턴스 성분은 감소한다.
상기한 바와 같은 반도체 집적회로장치에 있어서, 전원선(1)과 접지선(3) 사이의 전위는 AC전원으로부터의 잡음에 의해 변동하는 경우가 있다. 이러한 문제점을 방지하기 위해, 일반적으로 전원단자패드(2)와 접지단자패드(4) 사이에 바이패스 커패시터를 삽입하여 전원으로부터의 잡음을 제거한다. 그러나, 전원단자패드(2)가 접지단자패드(4)에서 일정거리 이상 떨어져 있으면, 바이패스 커패시터의 리이드배선이 길어져 인덕턴스에 의해 잡음을 완전히 제거할 수는 없게 된다. 또한, 잡음이 커지면 AC전원으로부터의 잡음을 충분히 제거할 수 없게 된다.
이러한 경우에 있어서, 전원선(1) 및 접지선(3)의 인덕턴스성분이 작으면, 전원선(1)과 접지선(3) 사이의 기생용량성분과 인덕턴스성분으로 형성된 LC필터(로우패스필터)의 효과가 작고, 그 결과 잡음을 제거할 수 없어 전자방해내성(EMS : Electromagnetic Susceptibility)이 거의 발휘되지 않아 회로군(5)에 포함된 기능회로가 오동작하게 된다.
발진회로(6) 및 클럭발생회로(7)은 CMOS트랜지스터로 구성되어 있다. CMOS트랜지스터의 게이트에 L레벨 전위가 인가되면 그의 소스가 전원선(1)에 접속되어 있는 P채널 MOS트랜지스터가 도통해서 그의 드레인이 H레벨로 유지된다. 한편 CMOS트랜지스터의 게이트에 H레벨 전위가 인가되면 그의 소스가 접지선(3)에 접속되어 있는 N채널 MOS트랜지스터가 온해서 그의 드레인이 L레벨로 유지된다.
CMOS트랜지스터의 P채널 MOS트랜지스터의 드레인과 N채널 MOS트랜지스터의 드레인은 서로 접속되어 있으므로, P채널 MOS트랜지스터와 N채널 MOS트랜지스터는 CMOS트랜지스터의 입력레벨의 변화 도중에 동시에 도통상태로 된다.
그 때문에, 전원단자패드(2)→P채널 MOS트랜지스터→N채널 MOS트랜지스터→접지선(3)에서 접지단자패드(4)로의 경로를 따라서 전류가 흐르고, 전원단자패드(2)와 접지단자패드(4) 사이에 관통전류가 흐른다.
또, 발진회로(6) 및 클럭발생회로(7)은 고속으로 동작하기 때문에 회로(6) 및 (7)에 있어서 관통전류가 흐르는 회수가 증가해서 평균 관통전류량이 증가하고, 전원선(1)의 전위의 변동도 커진다. 그러나, 상술한 바와 같이, 전원선(1)상의 기생인덕턴스가 작고 LC필터의 효과가 작다. 그 때문에, 변동에 의해 전원선(1)상에서 발생한 고주파는 전원선(1)을 따라 전달되는 동안에는 흡수되지 않고, 전원단자패드(2)로 전달되어 바람직하지 않은 복사 즉 전자방해(EMI : Electromagnetic Interference)를 발생시킨다.
이하, 잡음흡수를 방해하는 상기 메카니즘에 대해서 실예를 들어 설명한다.
알루미늄 배선의 기생인덕턴스는 100㎛당 약 0.1nH라고 고려된다. 따라서, 전원선(1)의 배선길이가 100㎛이면 전원선(1)에 기생하는 인덕턴스는 0.1nH이다. 이때, 전원선(1)에 기생하는 용량이 약 10pF이면 전원선(1)에 부가되는 인덕턴스 및 용량은 제3도에 도시되어 있는 바와 같이 된다.
제3도에 도시된 전원선(1)에 부가되는 인덕턴스 및 용량은 다른쪽 끝이 접지된 잡음발생원(100)에 직렬로 접속된 인덕턴스성분의 임피던스ZL과 잡음발생원(100) 및 임피던스ZL에 병렬로 접속되고 다른쪽 끝이 접지된 용량성분의 임피던스ZC로 표시된다. 그리고, 그들은 임피던스ZL과 임피던스ZC와의 접속점을 출력단자(101)로 하는 LC필터와 등가로 된다.
예를 들면, 잡음발생원(100)에서 발생하는 주파수성분중 100MHz에 대해서 고려해 보면, 임피던스ZL,ZC는
로 된다.
따라서, 예를 들어 잡음발생원(100)에서 1mV의 잡음이 발생했을 때, 출력단자(101)로 전달되는 잡음의 양은 다음의 식에서 알 수 있는 바와 같이 거의 감쇠되지 않는다.
텔레비전(TV)수상기의 튜너에서는 100MHz 부근의 주파수대역을 사용하므로, 100MHz의 주파수대역에 있어서 복사잡음이 발생하면 텔레비전수상기 상의 화상이 흔들리는 등의 바람직하지 않은 문제점이 발생한다.
상술한 바와 같은 문제를 해결하기 위해, 이하와 같은 반도체 집적회로가 개시되어 있다. 구체적으로는 일본국 특허공개공보 소화 64-57746호(1989)에는 반도체기판상에 2층 이상의 알루미늄층을 이용해서 코일을 형성한 반도체 집적회로가 개시되어 있다. 일본국 특허공개공보 소화 60-231355호(1985)에는 내부회로에 전기를 공급하는 내부전원계, 주변회로에 전기를 공급하는 주변전원계, 주변전원계의 전원을 그 전압변동을 감쇠시켜 내부전원계에 공급하는 감쇠수단이 구비되어 있는 상보형 반도체 집적회로가 개시되어 있다. 한편, 일본국 특허공개공보 소화 61-239649호(1986)에는 고주파신호가 전달되는 배선 사이를 인덕턴스 성분이 작은 접속부에 의해 접속하고, 전원공급용 배선 사이을 인덕턴스성분이 큰 접속부에 의해 접속한 고속 집적회로 패키지가 개시되어 있다.
또, 일본국 특허공개공보 평성 4-260341호(1992)에는 전원리이드와 접지리이드 사이의 내부접속단을 분할해서 내부회로와 외부회로와의 상호 인덕턴스를 증가시킨 반도체 집적회로장치가 개시되어 있다. 또, 일본국 특허공개공보 평성 3-76142호(1991)에는 전원배선과 접지배선 전용의 배선층의 레이아웃패턴을 모듈 셀이 점유하는 영역을 모두 포함하도록 형성한 반도체 집적회로가 개시되어 있다. 일본국 특허공개공보 평성 6-104720호(1994)에는 정전압회로를 내장한 반도체 집적회로장치가 개시되어 있다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 그의 기생 인덕턴스를 증가시키기 위해 배선된 부분(연장된 부분)을 갖는 전원선과 접지선을 배치하는 것에 의해, AC전원으로부터의 잡음 및 CMOS트랜지스터의 관통전류에 의한 잡음 등에 의해 발생한 전자방해 대책이 우수한 반도체 집적회로장치를 제공하는 것이다.
본 발명에 따르면, 고정전위선의 기생 인덕턴스를 증가시키기 위해 반도체 집적회로장치상에 필요 이상 고정전위선을 배선한다. 그 LC필터(로우패스필터)의 작용에 의해 고주파 잡음을 흡수할 수 있다.
본 발명의 반도체 집적회로장치는 그의 기생 인덕턴스를 증가시키기 위해 배선된 부분을 갖고, 고정전위의 단자패드에서 회로군에 이르는 고정전위선을 구비한 것을 특징으로 한다. 상기한 구성의 고정전위선에 의하면, 고정전위선에 기생하는 인덕턴스성분이 커지므로 인덕턴스성분 및 용량성분에 의한 LC필터의 효과가 커져 AC전원으로부터의 잡음 및 CMOS트랜지스터의 관통전류에 의한 잡음 등을 흡수할 수 있게 된다.
고정전위선이 회로군의 주위에 예를 들면 1/4회이상 배선되어 있어도 좋다.
또, 고정전위의 단자패드에서 발진회로에 이르는 고정전위선이 그의 기생 인덕턴스를 증가시키기 위해 배선된 부분을 갖고 있는 경우에는 상술한 효과에 부가해서, 특히 발진회로에 포함된 CMOS트랜지스터의 관통전류에 의한 잡음을 흡수하는데 효과적이다.
또, 고정전위의 단자패드에서 클럭발생회로에 이르는 고정전위선이 그의 기생 인덕턴스를 증가시키기 위해 배선된 부분을 갖고 있는 경우에는 상술한 효과를 달성할 수 있을 뿐만 아니라 클럭발생회로에 포함되는 CMOS트랜지스터의 관통전류에 의한 잡음 등을 흡수할 수 있다.
상기 고정전위의 단자패드에서 클럭발생회로에 이르는 고정전위선이 그의 기생 인덕턴스를 증가시키기 위해 회로군의 내부를 통과해도 좋다.
또, 본 발명의 반도체 집적회로장치에 있어서, 제1고정전위 단자패드에서 클럭발생회로에 이르는 제1고정전위선과 제2고정전위 단자패드에서 클럭발생회로에 이르는 제2고정전위선은 한쪽의 전위선이 다른쪽의 전위선과 인접하여 평행하게 된 상태로 클럭발생회로에 접속되어 있다. 그 때문에, 제1 및 제2고정전위선에 기생하는 인덕턴스 성분이 커지고, 그의 인덕턴스 성분과 용량성분으로 이루어진 LC필터의 효과가 커져 AC전원으로부터의 잡음, 특히 클럭발생회로에 포함된 CMOS트랜지스터의 관통전류에 의한 잡음 등을 흡수할 수 있다.
또, 제1고정전위 단자패드에서 클럭발생회로에 이르는 제1고정전위선과 제2고정전위 단자패드에서 클럭발생회로에 이르는 제2고정전위선은 적어도 한쪽의 전원선의 전체 길이의 1/2보다 긴 부분이 다른쪽의 전위선과 인접하여 평행하게 된 상태로 클럭발생회로에 접속되어 있어도 좋다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 이하의 상세한 설명 및 첨부도면에 의해 명확하게 될 것이다.
이하, 본 발명을 그의 실시예를 도시한 도면에 따라서 상세하게 설명한다.
[실시예 1]
제4도는 본 발명의 제1실시예에 따른 반도체 집적회로장치의 배치도이다. 이 반도체 집적회로장치에는 CPU(5b)를 포함하는 회로군(5), 이 회로군(5)을 둘러싸도록 배선된 데이타버스, 어드레스버스 등의 버스(8) 및 이 버스(8)의 바깥쪽에 배치된 단자패드(9)가 마련되어 있다.
단자패드(9)는 전원단자패드(2) 및 접지단자패드(4)를 포함한다. 전원단자패드(2)에서 회로군(5)까지 전원선(1a)가 배선되어 있다. 마찬가지로, 접지단자패드(4)에서 회로군(5)까지 접지선(3a)가 배선되어 있다.
전원선(1a) 및 접지선(3a)는 각 선이 그의 최단거리의 길이의 예를 들면 2배 이상의 길이로 되도록 단자패드(9)의 안쪽으로 연장된(배선된) 후 회로군(5)에 접속된다.
제5도는 이 반도체 집적회로장치의 등가회로를 도시한 회로도로서, 격자형 회로의 각 바의 용량C와 이 용량C의 양측의 전원선(1a) 및 접지선(3a)의 각 인덕턴스L이 LC필터를 구성하고 있다. 전원선(1a)와 접지선(3a) 사이에는 회로군(5)가 접속되어 있다.
상기한 반도체 집적회로장치에서는 전원선(1a) 및 접지선(3a)에 큰 인덕턴스L과 큰 용량C가 기생하여 LC필터가 형성된다. 따라서, 가령 전원의 잡음이 바이패스 커패시터에 의해 충분히 흡수되지 않더라도 전원선(1a) 및 접지선(3a)에 의해 잡음을 흡수할 수 있다.
이 잡음의 흡수량 즉 감쇠량의 1예를 다음과 같이 계산한다. 전원선(1a)의 인덕턴스 및 용량은 제3도에 등가적으로 도시되어 있다.
제3도에 도시된 전원선(1)에 부가되는 인덕턴스 및 용량은 다른쪽 끝이 접지된 잡음발생원(100)에 직렬로 접속된 인덕턴스성분의 임피던스ZL과 잡음발생원(100) 및 임피던스ZL에 병렬로 접속되고 다른쪽 끝이 접지된 용량성분의 임피던스ZC로 표시된다. 그리고, 그 인덕턴스 및 용량은 임피던스ZL과 임피던스ZC와의 접속점이 출력단자(101)로서 기능하는 LC필터와 등가인 회로를 구성한다.
예를 들어, 전원선(1a)가 3㎜ 연장되어 있는 경우, 인덕턴스가 30nH 존재하고, 전원선(1a)에 용량이 200pF 부가되고, 잡음발생원이 100MHz라고 하면, ZL및 ZC는
로 된다. 따라서, 이 감쇠량은 ZC/(ZC+ZL)≒0.3이다.
[실시예 2]
제6도는 본 발명의 제2실시예에 따른 반도체 집적회로장치의 배치도이다. 전원단자패드(2)에서 회로군(5)까지 전원선(1b)가 배선되어 있다. 접지단자패드(4)에서 회로군(5)까지는 접지선(3b)가 배선되어 있다. 전원선(1b) 및 접지선(3b)는 회로군(5)의 주위에 예를 들어 1/4회이상 배선된 후에 회로군(5)로 안내된다. 제2실시예의 그 밖의 구성은 제1실시예와 동일하므로, 동일부호를 붙이고 그의 설명은 생략한다. 제2실시예의 반도체 집적회로장치의 등가회로는 제5도와 동일하다.
이 반도체 집적회로장치에서는 전원선(1a) 및 접지선(3b)에 큰 인덕턴스L과 큰 용량C가 기생하는 것에 의해 LC필터가 형성된다. 따라서, 가령 전원의 잡음이 바이패스 커패시터에 의해 충분히 흡수되지 않더라도 전원선(1b) 및 접지선(3b)에 의해 잡음을 흡수할 수 있다. 이 잡음의 흡수량 즉 감쇠량은 상술한 제1실시예와 마찬가지로 구할 수 있으므로 설명을 생략한다.
[실시예 3]
제7도는 본 발명의 제3실시예에 관한 반도체 집적회로장치의 배치도이다. 이 반도체 집적회로장치에는 CPU(5b)를 포함한 회로군(5), 이 회로군(5)를 둘러싸도록 배선된 어드레스버스, 데이타버스 등의 버스(8), 이 버스(8)의 외측에 배치된 단자패드(9), 펄스를 발생하는 발진회로(6) 및 이 발진회로(6)으로부터의 펄스에서 시스템클럭을 발생시키는 클럭발생회로(7)이 마련되어 있다. 단자패드(9)는 전원단자패드(2) 및 접지단자패드(4)를 포함한다. 전원단자패드(2)에서 시작하여 회로군(5), 발진회로(6) 및 클럭발생회로(7)로 전원선(1c)가 배선되어 있다. 또, 접지단자패드(4)에서 시작하여 회로군(5), 발진회로(6) 및 클럭발생회로(7)로 접지선(3c)가 배선되어 있다(클럭발생회로(7)의 전원선(1c) 및 접지선(3c)는 도시하지 않음). 전원선(1c) 및 접지선(3c)는 그의 최단거리의 길이의 예를 들면 2배 이상의 길이로 되도록 배선된 후 발진회로(6)으로 안내된다.
제8도는 이 반도체 집적회로장치의 발진회로(6)에 관한 등가회로를 도시한 회로도이다. 이 등가회로에 있어서, 격자형 회로의 횡바의 용량(C)와 이 용량C의 양측의 전원선(1c) 및 접지선(3c)의 인덕턴스L이 LC필터를 형성한다. 전원선(1c)와 접지선(3c) 사이에는 발진회로(6)이 접속되어 있다.
이 반도체 집적회로 장치에서는 전원선(1c) 및 접지선(3c)에 큰 인덕턴스L과 큰 용량C가 기생하여 LC필터를 형성한다. 따라서, 가령 전원잡음 및 발진회로(6)을 구성하는 CMOS트랜지스터의 관통전류에 의한 잡음이 바이패스 커패시터에 의해 충분히 흡수되지 않더라도 전원선(1c) 및 접지선(3c)에 의해 그 잡음을 흡수할 수 있다. 이 잡음의 흡수량 즉 감쇠량은 상술한 제1실시예와 마찬가지로 구할 수 있으므로, 그의 설명은 생략한다.
[실시예 4]
제9도는 본 발명의 제4실시예에 관한 반도체 집적회로장치의 배치도이다. 이 반도체 집적회로장치에는 CPU(5b)를 포함한 회로군(5), 이 회로군(5)를 둘러싸는 어드레스버스, 데이타버스 등의 버스(8), 이 버스(8)의 주위에 배치된 단자패드(9), 펄스를 발생하는 발진회로(6) 및 이 발진회로(6)에서 발생된 펄스에서 시스템클럭을 형성하는 클럭발생회로(7)이 마련되어 있다. 단자패드(9)는 전원단자패드(2) 및 접지단자패드(4)를 포함한다. 전원단자패드(2)에서 시작하여 회로군(5), 발진회로(6) 및 클럭발생회로(7)로 전원선(1d)가 안내되고, 접지단자패드(4)에서 시작하여 회로군(5), 발진회로(6) 및 클럭발생회로(7)로 접지선(3d)가 안내된다(발진회로(6)으로의 전원선(1d) 및 접지선(3d)는 제9도에 있어서 도시하지 않음). 전원선(1d) 및 접지선(3d)는 그의 최단거리의 길이의 예를 들면 2배 이상의 길이로 되도록 단자패드(9)의 안쪽으로 연장된 후, 회로군(5) 및 클럭발생회로(7)로 안내된다.
제10도는 이 반도체 집적회로장치의 회로군(5) 및 클럭발생회로(7)의 등가회로를 도시한 회로도이다. 이 등가회로에 있어서, 격자형 회로의 각 바의 용량C와 이 용량C의 양측의 전원선(1d) 및 접지선(3d)의 각 인덕턴스L이 LC필터를 구성하고 있다. 회로군(5) 및 클럭발생회로(7)은 이 LC필터와 병렬로 접속되어 있다.
이 반도체 집적회로장치에서는 전원선(1d) 및 접지선(3d)에 큰 인덕턴스L과 큰 용량C가 기생하여 LC필터를 형성한다. 따라서, 가령 전원잡음 및 클럭발생회로(7)을 구성하는 CMOS트랜지스터의 관통전류에 의한 잡음이 바이패스 커패시터에 의해 충분히 흡수되지 않더라도 전원선(1d) 및 접지선(3d)에 의해 그 잡음을 흡수할 수 있다. 이 잡음의 흡수량 즉 감쇠량은 상술한 제1실시예와 마찬가지로 구할 수 있으므로, 그의 설명을 생략한다.
[실시예 5]
제11도는 본 발명의 제5실시예에 관한 반도체 집적회로장치의 배치도이다. 단자패드(9)는 전원단자패드(2) 및 접지단자패드(4)를 포함한다. 전원단자패드(2)에서 시작하여 회로군(5), 발진회로(6) 및 클럭발생회로(7)로 전원선(1e)가 배선되어 있고, 접지단자패드(4)에서 시작하여 회로군(5), 발진회로(6) 및 클럭발생회로(7)로 접지선(3e)가 배선되어 있다(발진회로(6)으로의 전원선(1e) 및 접지선(3e)는 제11도에 있어서 도시하지 않음).
전원선(1e)와 접지선(3e)의 각각은 회로군(5)의 주위에 예를 들어 1/4회 이상 배선된 후 회로군(5) 및 클럭발생회로(7)로 안내된다. 제5실시예의 그밖의 구성은 제4실시예와 동일하므로, 동일부호를 붙이고 그의 설명은 생략한다. 이 반도체 집적회로장치의 회로군(5) 및 클럭발생회로(7)에 관한 등가회로는 제10도와 마찬가지이다.
이와 같은 반도체 집적회로장치에서는 전원선(1e) 및 접지선(3e)에 큰 인덕턴스L과 큰 용량C가 기생하여 LC필터를 형성한다. 따라서, 가령 전원잡음 및 클럭발생회로(7)을 구성하는 CMOS트랜지스터의 관통전류에 의한 잡음이 바이패스 커패시터에 의해 충분히 흡수되지 않더라도 전원선(1e) 및 접지선(3e)에 의해 그 잡음을 흡수할 수 있다. 이 잡음의 흡수량 즉 감쇠량은 상술한 제1실시예와 마찬가지로 구할 수 있으므로 그의 설명을 생략한다.
[실시예 6]
제12도는 본 발명의 제6실시예에 관한 반도체 집적회로장치의 배치도이다. 제12도의 반도체 집적회로 장치에는 CPU를 포함한 회로군(5a), 이 회로군(5a)를 둘러싸도록 배선된 어드레스버스, 데이타버스 등의 버스(8), 이 버스(8)의 주위에 배치되고 전원단자패드(2) 및 접지단자패드(4)를 포함하는 단자패드(9), 펄스를 발생하는 발진회로(6) 및 이 발진회로(6)의 펄스에서 시스템클럭을 발생하는 클럭발생회로(7)이 마련되어 있다.
전원단자패드(2)에서 시작하여 회로군(5), 발진회로(6) 및 클럭발생회로(7)로 전원선(1f)가 배선되어 있다. 또, 접지단자패드(4)에서 시작하여 회로군(5), 발진회로(6) 및 클럭발생회로(7)로는 접지선(3f)가 배선되어 있다(발진회로(6)으로의 전원선(1f) 및 접지선(3f)는 도면에 있어서 도시하지 않음). 전원선(1f) 및 접지선(3f)는 회로군(5)내를 경유한 후 클럭발생회로(7)로 안내된다.
제13도는 이 반도체 집적회로장치의 회로군(5a) 및 클럭발생회로(7)에 관한 등가회로를 도시한 회로도이다. 이 등가회로에 있어서 나열되어 있는 격자형 회로의 각 바의 용량C와 이 용량C의 양측의 전원선(1f) 및 접지선(3f)의 인덕턴스L이 LC필터를 구성하고 있다. LC필터의 전원선(1f) 및 접지선(3f)가 회로군(5a)를 통과하는 부분은 회로군(5a)에 포함된다. 전원선(1f) 및 접지선(3f)의 끝부에는 클럭발생회로(7)이 접속되어 있다.
상기한 구성의 반도체 집적회로장치에서는 전원선(1f) 및 접지선(3f)에 큰 인덕턴스L과 큰 용량C가 기생하여 LC필터를 형성한다. 따라서, 가령 전원잡음 및 클럭발생회로(7)을 구성하는 CMOS트랜지스터의 관통전류에 의한 잡음이 바이패스 커패시터에 의해 충분히 흡수되지 않더라도 전원선(1f) 및 접지선(3f)에 의해 그 잡음을 흡수할 수 있다. 이 잡음의 흡수량 즉 감쇠량은 상술한 제1실시예와 마찬가지로 구할 수 있으므로, 그의 설명을 생략한다.
[실시예 7]
제14도는 본 발명의 제7실시예에 관한 반도체 집적회로장치의 배치도이다. 단자패드(9)는 전원단자패드(2) 및 접지단자패드(4)를 포함한다. 전원단자패드(2) 및 접지단자패드(4)로부터는 회로군(5), 발진회로(6) 및 클럭발생회로(7)로 전원선(1g) 및 접지선(3g)가 각각 배선되어 있다(발진회로(6)으로의 전원선(1g) 및 접지선(3g)는 제14도에 있어서 도시하지 않음). 전원선(1g) 및 접지선(3g)는 예를 들어 접지선(3g)의 클럭발생회로(7)에 이르는 전체 길이의 1/2이상의 접지선(3g)의 부분이 전원선(1g)와 인접하여 평행하게 된 상태로 클럭발생회로(7)로 안내된다. 본 실시예의 반도체 집적회로장치의 그밖의 구성은 실시예4와 동일하므로, 동일부호를 붙이고 그의 설명은 생략한다.
이와 같은 반도체 집적회로장치에서는 전원선(1g)에서 클럭발생회로(7)을 경유해서 접지선(3g)로 전류가 흐른다. 또, 전원선(1g)는 접지선(3g)와 인접하여 평행하게 배선되고, 상기 전류는 서로 반대방향으로 전원선(1g) 및 접지선(3g)로 흐른다. 따라서, 전원선(1g)와 접지선(3g) 사이의 상호 인덕턴스는 전원선(1g)와 접지선(3g) 사이의 거리에 반비례하고, 전원선(1g) 및 접지선(3g)가 서로 평행한 구간의 거리에 대해 비례한다.
그래서, 전원선(1g)와 접지선(3g) 사이의 거리를 작게하고 평행한 구간을 길게하는 것에 의해, 상호 인덕턴스를 증가시켜 상술한 각 실시예에 있어서의 전원선 및 접지선 각각의 인덕턴스(주로 자신의 인덕턴스)에 부가할 수 있다. 그 때문에, 이 반도체 집적회로장치에 있어서 전원선(1g) 및 접지선(3g)의 LC필터의 효과가 향상되어 상술한 실시예보다 효과적으로 전자방해를 해결할 수 있게 된다.
이상, 본 발명을 상기한 실시예에 따라서 설명했지만, 본 실시예는 이것에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경가능한 것은 물론이다.

Claims (4)

  1. CPU를 포함하는 회로군, 상기 회로군을 둘러싸도록 배선된 버스, 상기 버스의 외측에 배치된 단자패드 및 고정전위의 단자패드에서 상기 회로군에 이르는 고정전위선을 포함하는 반도체 집적회로장치로서, 상기 고정전위선은 그의 기생인덕턴스를 증가시키기 위해 연장된 부분을 갖고, 상기 회로군 주위에 1/4회이상 연장되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  2. CPU를 포함하는 회로군, 상기 회로군을 둘러싸도록 배선된 버스, 상기 버스의 외측에 배치된 단자패드, 펄스를 발생하는 발진회로, 상기 발진회로에서 생성된 펄스에서 시스템클럭을 발생하는 클럭발생회로 및 고정전위의 단자패드에서 상기 발진회로에 이르는 고정전위선을 포함하는 반도체 집적회로장치로서, 상기 고정전위선은 그의 기생인덕턴스를 증가시키기 위해 연장된 부분을 갖고, 상기 회로군의 주위에 1/4회이상 연장되어 있는 반도체 집적회로장치.
  3. CPU를 포함하는 회로군, 상기 회로군을 둘러싸도록 배선된 버스, 상기 버스의 외측에 배치된 단자패드, 펄스를 발생하는 발진회로, 상기 발진회로에서 생성된 펄스에서 시스템클럭을 발생하는 클럭발생회로 및 고정전위의 단자패드에서 상기 클럭발생회로에 이르는 고정전위선을 포함하는 반도체 집적회로장치로서, 상기 고정전위선은 그의 기생인덕턴스를 증가시키기 위해 연장된 부분을 갖고, 상기 회로군의 주위에 1/4회이상 연장되어 있는 반도체 집적회로장치.
  4. CPU를 포함하는 회로군, 상기 회로군을 둘러싸도록 배선된 버스, 상기 버스의 외측에 배치된 단자패드, 펄스를 발생하는 발진회로, 상기 발진회로에서 생성된 펄스에서 시스템클럭을 발생하는 클럭발생회로, 제1고정전위 단자패드에서 상기 클럭발생회로에 이르는 제1고정전위선 및 제2고정전위 단자패드에서 상기 클럭발생회로에 이르는 제2고정전위선을 포함하는 반도체집적회로장치로서, 상기 제1고정전위선은 상기 제1 및 제2고정전위선이 한쪽이 상기 고정전위선의 다른쪽과 인접하여 평행하게 된 상태로 상기 클럭발생회로에 접속되어 있고, 상기 제1 및 제2고정전위선중의 적어도 한쪽의 전체 길이의 1/2보다 긴 부분이 다른쪽 선과 인접하여 평행하게 되어 있는 반도체 집적회로장치.
KR1019950029627A 1995-04-14 1995-09-12 반도체 집적회로장치 KR0185252B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP7089700A JPH08288462A (ja) 1995-04-14 1995-04-14 半導体集積回路装置
JP95-089700 1995-04-14

Publications (2)

Publication Number Publication Date
KR960039338A KR960039338A (ko) 1996-11-25
KR0185252B1 true KR0185252B1 (ko) 1999-03-20

Family

ID=13978057

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950029627A KR0185252B1 (ko) 1995-04-14 1995-09-12 반도체 집적회로장치

Country Status (4)

Country Link
US (1) US5717359A (ko)
JP (1) JPH08288462A (ko)
KR (1) KR0185252B1 (ko)
DE (1) DE19540647C2 (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4027438B2 (ja) * 1995-05-25 2007-12-26 三菱電機株式会社 半導体装置
JP3581971B2 (ja) * 1996-05-22 2004-10-27 株式会社ボッシュオートモーティブシステム 車載用コントロールユニットのｅｍｉ用接地構造
JPH1092857A (ja) * 1996-09-10 1998-04-10 Mitsubishi Electric Corp 半導体パッケージ
US6016084A (en) * 1996-12-27 2000-01-18 Canon Kabushiki Kaisha Method for connecting printed circuit board with housing, and electronic instrument having connection structure according to the connecting method
US5923225A (en) * 1997-10-03 1999-07-13 De Los Santos; Hector J. Noise-reduction systems and methods using photonic bandgap crystals
US6052012A (en) * 1998-06-29 2000-04-18 Cisco Technology, Inc. Method and apparatus for clock uncertainly minimization
JP3784177B2 (ja) * 1998-09-29 2006-06-07 株式会社沖データ ドライバｉｃ
JP3258284B2 (ja) * 1998-11-10 2002-02-18 セイコーインスツルメンツ株式会社 半導体回路
US6144225A (en) * 1999-03-03 2000-11-07 Xilinx, Inc. Programmable integrated circuit having metal plate capacitors that provide local switching energy
DE19947021A1 (de) 1999-09-30 2001-04-19 Infineon Technologies Ag EMV-optimierte On-Chip-Stromversorgung
DE10001154A1 (de) 2000-01-13 2001-07-26 Infineon Technologies Ag Schaltungsanordnung zur Simulation der Eingangs- oder Ausganslast einer Analogschaltung
JP4204737B2 (ja) 2000-03-16 2009-01-07 株式会社ルネサステクノロジ 集積回路装置
DE10019811A1 (de) * 2000-04-20 2001-10-31 Infineon Technologies Ag Integrierte Schaltung
JP2002009244A (ja) 2000-06-21 2002-01-11 Hitachi Ltd 半導体集積回路および半導体集積回路の設計方法
US6475830B1 (en) 2000-07-19 2002-11-05 Cisco Technology, Inc. Flip chip and packaged memory module
JP2002101052A (ja) * 2000-09-26 2002-04-05 Murata Mfg Co Ltd ノイズ除去用インピーダンス素子の取付け構造、ノイズ除去用インピーダンス素子の取付け位置選定方法およびノイズ除去用インピーダンス素子の取付け位置選定プログラムを記録した記録媒体
JP3969020B2 (ja) 2001-06-15 2007-08-29 株式会社デンソー 半導体集積回路装置
US6933800B2 (en) * 2001-08-16 2005-08-23 Dell Products L.P. Printed circuit suppression of high-frequency spurious signals
DE10142542A1 (de) * 2001-08-30 2003-03-27 Infineon Technologies Ag Anordnung eines Halbleiterchips in einem Gehäuse, Chipkarte und Chipmodul
TWI304718B (en) * 2002-03-19 2008-12-21 Nec Tokin Corp Electronic device for supplying dc power and having noise filter mounted with excellent noise reduction
JP2005311383A (ja) * 2005-04-27 2005-11-04 Matsushita Electric Ind Co Ltd 電磁波障害解析方法および電磁波障害解析装置およびこれを用いた半導体装置の製造方法
US9584116B2 (en) 2015-05-28 2017-02-28 Toyota Motor Engineering & Manufacturing North America, Inc. Method and apparatus for current/power balancing
US9660643B2 (en) 2015-05-28 2017-05-23 Toyota Motor Engineering & Manufacturing North America, Inc. Method and apparatus to improve power device reliability
JP7112301B2 (ja) * 2018-09-25 2022-08-03 日立Astemo株式会社 電子制御装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60231355A (ja) * 1984-04-27 1985-11-16 Mitsubishi Electric Corp 相補型半導体集積回路
EP0169053B1 (en) * 1984-07-16 1990-10-10 Nippondenso Co., Ltd. High frequency filter for electric instruments
JPS61239649A (ja) * 1985-04-13 1986-10-24 Fujitsu Ltd 高速集積回路パツケ−ジ
JPS6242553A (ja) * 1985-08-20 1987-02-24 Fujitsu Ltd 半導体集積回路装置
JPH0237814A (ja) * 1988-07-28 1990-02-07 Fujitsu Ltd 遅延素子及びその製造方法
JPH0376142A (ja) * 1989-08-17 1991-04-02 Mitsubishi Electric Corp 半導体集積回路
JPH0446406A (ja) * 1990-06-13 1992-02-17 Murata Mfg Co Ltd ディレイライン
US5339056A (en) * 1990-09-13 1994-08-16 Hirose Electric Co., Ltd. Variable delay line with microstrip delay elements selectively connected by sliding switches
JPH04260341A (ja) * 1991-02-15 1992-09-16 Nec Corp 半導体集積回路装置
JP2742735B2 (ja) * 1991-07-30 1998-04-22 三菱電機株式会社 半導体集積回路装置およびそのレイアウト設計方法
JPH06104720A (ja) * 1992-09-18 1994-04-15 Hitachi Ltd 半導体集積回路装置
US5521568A (en) * 1995-04-04 1996-05-28 Industrial Technology Research Institute Electrical delay line

Also Published As

Publication number Publication date
US5717359A (en) 1998-02-10
DE19540647A1 (de) 1996-10-24
JPH08288462A (ja) 1996-11-01
DE19540647C2 (de) 2001-11-29
KR960039338A (ko) 1996-11-25

Similar Documents

Publication Publication Date Title
KR0185252B1 (ko) 반도체 집적회로장치
KR100788222B1 (ko) 전원 및 접지배선 아래에 디커플링 캐패시터를 구비하는집적 회로
US6509779B2 (en) System for providing electrostatic discharge protection for high-speed integrated circuits
US6657318B2 (en) Semiconductor integrated circuit device and method for mounting circuit blocks in semiconductor integrated circuit device
JP2008147338A (ja) 半導体集積回路装置
JP2016219553A (ja) 回路基板
EP0637842B1 (en) LC element, semiconductor device and LC element manufacturing method
KR100286859B1 (ko) 반도체집적회로 및 그것을 사용한 회로장치
US10433420B2 (en) Circuit board device and printed wiring board
US20010045873A1 (en) Noise reduction circuit and semiconductor device including the same
US6643109B1 (en) Fully synthesisable and highly area efficient very large scale integration (VLSI) electrostatic discharge (ESD) protection circuit
JPH10135336A (ja) 半導体集積回路装置、半導体集積回路装置が発するノイズの低減方法、半導体集積回路装置の内部電源システム
JPH0212027B2 (ko)
GB9224770D0 (en) Noise suppression in memory device
JP3167966B2 (ja) 集積回路のスプリアス放射減少端末構造
JP2002373940A (ja) 半導体集積回路装置
US7385455B2 (en) Monolithic integrated circuit with integrated interference suppression device
JPH06309050A (ja) 半導体装置
JPH11168173A (ja) 半導体装置
KR19990076169A (ko) 반도체 장치의 레이 아웃 구조
JP2000150796A (ja) 半導体装置
JP4287960B2 (ja) 電気回路、半導体パッケージ及び実装体
US5894171A (en) Semiconductor integrated circuit having a grounding terminal
KR100313152B1 (ko) 반도체소자의 입력단
JPH05235679A (ja) 回路基板

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20071207

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee