WO2014109010A1 - ストレージ装置及び基板 - Google Patents

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WO2014109010A1
WO2014109010A1 PCT/JP2013/050182 JP2013050182W WO2014109010A1 WO 2014109010 A1 WO2014109010 A1 WO 2014109010A1 JP 2013050182 W JP2013050182 W JP 2013050182W WO 2014109010 A1 WO2014109010 A1 WO 2014109010A1
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signal line
substrate
conductor pattern
storage device
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政敏 吉原
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株式会社 日立製作所
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    • H05K3/366—Assembling printed circuits with other printed circuits substantially perpendicularly to each other

Definitions

  • the present invention relates to a storage device and a substrate used in the storage device.
  • serial interfaces such as SAS (Serial Attached SCSI) and PCI-express (registered trademark, hereinafter referred to as PCIe), which are adopted for the back end of storage devices
  • transfer speed is increased and multiple inputs such as multilane and multilink are used.
  • the speed of data communication is increasing by combining output ports and configuring one logical transmission line.
  • These high-speed serial interfaces are systems in which a differential signal corresponding to encoded data is usually sent on a signal transmission path in which two pairs are paired. Moreover, in the evaluation of the signal quality of these high-speed wirings, a method of measuring an eye pattern by overlaying differential signals displayed on the signal measuring instrument screen is generally used. It is desirable that the area is large and the cross point of the differential signal is located at the intermediate potential of both signals. As one of the differential signal transmission line and wiring forming method, there is a technique described in Patent Document 1.
  • a high-speed signal line on a substrate P / K
  • a through-hole via hereinafter referred to as a through-hole wiring. This is because the characteristic impedance of the through-hole part and the wiring part is different, so the signal reflection occurs due to the characteristic impedance mismatch at the connection part between them, and the noise due to the superposition of this reflected signal induces a signal reading error at the receiving end. It is to do.
  • the interface adopted for the back end of the storage device does not allow frame loss or loss of frame order, and has a retransmission mechanism for only corrupted packets (frames). I don't have it. Therefore, even if a non-recoverable read error occurs in a specific frame among a plurality of frames transferred within one data transfer connection, it is not necessary to perform a retry to retransmit all frames of the data transfer. In addition, there are specific problems that cause unnecessary consumption of the transfer band due to data retransmission and a decrease in response performance.
  • Patent Document 1 discloses a method of reducing characteristic impedance mismatch by wiring to a substrate so that the wiring width and wiring interval of a high-speed transmission path are gradually increased.
  • an object of the present invention is to prevent the shortage of the wiring area and to reduce reflection due to characteristic impedance mismatch between the high-speed signal path and the through-hole connection portion.
  • a raised conductor structure is formed on the GND layer closest to the signal wiring in the vicinity of the connection portion between the signal wiring and the through hole.
  • the conductor pattern has an isosceles trapezoidal shape that becomes wider as it approaches the through hole, or a stepped shape that becomes thicker as it approaches the through hole.
  • the conductor pattern is formed in the same shape before and after the through hole.
  • the present invention makes it possible to moderate the steep change in characteristic impedance that occurs at the connection between the signal wiring and the through-hole without changing the shape of the wiring pattern, and eliminate the characteristic impedance mismatch, enabling high-density wiring and mounting It becomes. Problems, configurations, and effects other than those described above will become apparent from the following description of embodiments.
  • FIG. 1 is a cross-sectional view of a substrate to which the present invention is applied.
  • FIG. 2 is a cross-sectional view of a substrate in the prior art.
  • FIG. 3 is an external view of a storage apparatus to which the present invention is applied.
  • FIG. 4 is an internal block diagram of the storage apparatus.
  • FIG. 5 is a mounting image diagram of the PCIe interface transmission line in the logic board unit.
  • FIG. 6 is a mounting image diagram of the SAS interface transmission line in the HDD control board part.
  • FIG. 7 is a perspective view of a differential wiring and a through-hole connection portion of a transmission line for a high-speed differential signal viewed from the upper surface of a conventional substrate.
  • FIG. 8 is a perspective view of the differential wiring and the through-hole connecting portion of the transmission line for the high-speed differential signal viewed from the upper surface of the substrate in the first embodiment.
  • FIG. 9 is a diagram showing a substrate cross section and a GND conductor pattern in Example 1.
  • FIG. 10 is a diagram illustrating a GND conductor pattern using the wavelength characteristic impedance matching circuit of ⁇ / 4 in the first embodiment.
  • FIG. 11 is a cross-sectional view of the substrate at the point Am shown in FIG. 12 is a cross-sectional view of the substrate at the As point shown in FIG.
  • FIG. 13 is a cross-sectional view of the substrate at the point Bm shown in FIG.
  • FIG. 14 is a cross-sectional view of the substrate at the point Cm shown in FIG. FIG.
  • FIG. 15 is a cross-sectional view of the substrate at the point Dm shown in FIG.
  • FIG. 16 is a cross-sectional view of the substrate at the point Bs shown in FIG.
  • FIG. 17 is a cross-sectional view of the substrate at the point Cs shown in FIG. 18 is a cross-sectional view of the substrate at the point Ds shown in FIG.
  • FIG. 19 is a perspective view of a differential wiring and a through-hole connection portion of a transmission line for high-speed differential signals viewed from the upper surface of the substrate in the second embodiment.
  • FIG. 20 is a diagram showing a substrate cross section and a GND conductor pattern in Example 2.
  • FIG. 21 is a diagram illustrating a GND conductor pattern using the characteristic impedance matching circuit of ⁇ / 4 wavelength according to the second embodiment.
  • each element for example, the controller can be identified by a number or the like, but other types of identification information such as a name may be used as long as it is identifiable information.
  • identification information such as a name
  • the same reference numerals are given to the same parts, but the present invention is not limited to the present embodiment, and any application examples that meet the idea of the present invention are technical. Included in the range. Further, unless specifically limited, each component may be plural or singular.
  • FIG. 1 is a cross-sectional view of a substrate to which the present invention is applied.
  • FIG. 2 is a cross-sectional view of a substrate in the prior art.
  • a raised shape such as an isosceles trapezoid is formed on the GND layer closest to the differential wiring at a portion near the connection portion between the differential signal wiring (hereinafter referred to as differential wiring) and the through hole. It is characteristic that the conductor structure (pattern) is formed so as to become wider as it approaches the through hole.
  • Multi-layer boards are used in information systems such as storage devices and servers, and communication devices such as multi-function mobile phones.
  • Differential wiring (surface layer) 11 a (microstrip line) is formed on the surface layer (front surface and back surface) of the substrate 2.
  • differential wiring (inner layer) 11 b (strip line) and a GND layer 12 are formed in the inner layer of the substrate 2.
  • the differential wiring (surface layer) 11 a and the differential wiring (inner layer) 11 b are connected by a through hole 13.
  • the power supply layer is also formed in the inner layer.
  • the differential wiring (surface layer) 11 a and the differential wiring (inner layer) 11 b may be referred to as the differential wiring 11.
  • a standard substrate material used in an information system such as a storage device is a glass epoxy resin having a relative dielectric constant ⁇ r, and this material is formed as an insulating layer between the layers.
  • the wiring layer, the power supply layer, and the GND layer are formed. The insulation state between is maintained.
  • the total number of layers is about 16 to 30 layers
  • the signal layers are about 6 to 12 layers
  • the total of the power supply layer and the GND layer 12 is about 10 to 18 layers.
  • the power supply layer is generally formed by a pattern
  • the GND layer 12 is generally formed by a uniform solid layer.
  • the differential wiring (surface layer) 11 a and the differential wiring (inner layer) 11 b are connected by the through hole 13.
  • Zo differential wiring characteristic impedance ( ⁇ )
  • Zth through-hole characteristic impedance ( ⁇ ).
  • PCIe interface hereinafter, PCIe I / F
  • SAS interface hereinafter, SAS I / F
  • the standard generally, single-ended It is desirable to design the wiring so as to be 50 ⁇ at 100 ⁇ and 100 ⁇ at the differential end.
  • the region where the characteristic impedance is mismatched includes the characteristic impedance mismatch region 1 15a which is a connection region between the differential wiring (surface layer) 11a and the through hole 13, and the differential wiring ( This is a characteristic impedance mismatch region 2 15 b that is a connection region between the inner layer 11 b and the through hole 13.
  • the characteristic impedance mismatch region 1 15a and the characteristic impedance mismatch region 2 15b may be referred to as the characteristic impedance mismatch region 15 in some cases.
  • the reflection coefficient ⁇ becomes large, and reflection occurs at the connection portion between the differential wiring 11 and the through hole 13.
  • Noise due to the superimposition of the reflected signal induces a signal reading error at the signal receiving end, and causes a serious failure such as system down or data lost in an information system such as a storage device.
  • the differential wiring 11 and the portion near the connection portion between the differential wiring and the through hole (characteristic impedance control region 1 16 a, characteristic impedance control region 2 16 b)
  • a raised GND conductor structure (pattern) is formed on the nearest GND layer 12.
  • the conductor pattern has a trapezoidal shape, for example, and becomes wider as it approaches the through hole 13.
  • the width on the left side of the GND conductor pattern 121a in the characteristic impedance control region 1 16a is narrow and becomes wider as going to the right through hole 13.
  • the left side width of the GND conductor pattern 121b in the characteristic impedance control region 2 16b is wide, and the width is narrowed as the distance from the right through hole 13 is increased.
  • the GND conductor pattern 121 is formed so as to be symmetric before and after the through hole 13.
  • the coupling capacitance capacity between the differential wiring 11 and the GND conductor pattern 121 gradually increases as it approaches the through hole. Accordingly, the reactance component, which is the sum of the inductance capacity of the differential wiring, can be gradually reduced, and the characteristic impedance can be gradually reduced.
  • the steep change in characteristic impedance generated at the connection portion between the differential wiring 11 and the through hole 13 of the transmission path is moderated, and the differential wiring (surface layer) 11a is changed to the differential wiring (inner layer). It is possible to suppress deterioration of transmission characteristics due to reflection both during transmission to 11b and during transmission from the differential wiring (inner layer) 11b to the differential wiring (surface layer) 11a.
  • a detailed description of the structure of the GND conductor pattern will be described later.
  • FIG. 3 is an external view of a storage apparatus to which the present invention is applied.
  • the storage device 3 includes a basic casing 31 and an additional DKU (Disk Unit) 32.
  • the basic chassis 31 includes a DKC (Disk Controller) 33 that is a controller unit for controlling the storage apparatus 3 and a DKU 34 in which a large number (several hundreds or more) of HDDs 37 are built.
  • the extension DKU 32 is a DKU 34.
  • the DKC 33 includes a logic board unit 35, a battery 330 that supplies power for operating the logic board unit 35 when the external power supply is cut off, and an SVP (Service Processor) 311 that is used when maintenance personnel analyze failure information and perform device diagnosis.
  • the logic board unit 35 includes a cooling fan 321 for cooling and an AC input unit 323 for external power.
  • the DKU 34 cools the HDD 37, the HDD DC power source 322 and the AC input unit 323 for supplying power to the HDD 37, the HDD control board unit 36 for connecting the HDD 37 and the DKC 33, the HDD control board unit 36, and the HDD 37.
  • a cooling fan 321 is provided.
  • a differential signal of PCIe I / F is wired to the logic board unit 35, and a differential signal of SAS I / F is wired to the HDD control board unit 36.
  • FIG. 4 is an internal block diagram of the storage apparatus 3.
  • the storage device 3 is connected to one or more host devices 41 via the network 42.
  • the storage apparatus 3 includes a plurality of channel adapters 331, a cache memory 332, a switch control unit 333, a shared memory 334, a plurality of disk adapters 335, an SVP 311, and a plurality of HDDs 37.
  • an MP Micro Processor
  • the channel adapter 331 is a controller that is connected to the network 42, receives an I / O command (write command or read command) from the host device 41, and transfers the received I / O command to the switch control unit 333.
  • the cache memory 332 and the shared memory 334 are volatile memory such as DRAM (Dynamic Random Access Memory) and / or nonvolatile memory such as flash memory, and various controls for controlling write data from the host and the disk array system. Information is stored.
  • volatile memory such as DRAM (Dynamic Random Access Memory) and / or nonvolatile memory such as flash memory, and various controls for controlling write data from the host and the disk array system. Information is stored.
  • the switch controller 333 is connected with a channel adapter 331, a cache memory 332, a shared memory 334, and a disk adapter 335, and controls transmission and reception of commands and data.
  • a high-speed differential signal of PCIe I / F 351 is connected between the channel adapter 331 and the switch controller 333, and between the switch controller 333 and the disk adapter 335.
  • the disk adapter 335 is a controller that controls writing of data from the switch control unit 333 to the HDD 37 and reading of data from the HDD 37 to the switch control unit 333.
  • the disk adapter 335 and the HDD 37 are connected by a SAS I / F 361 high-speed differential signal.
  • FIG. 5 is a mounting image diagram of the PCIe interface transmission line in the logic board unit 35.
  • FIG. 6 is a mounting image diagram of the SAS interface transmission line in the HDD control board unit 36.
  • the switch control board 3331 of the switch controller 333 and the channel adapter board 3311 or the disk adapter board 3351 are electrically connected by the backplane board 356.
  • the driver controller 353 mounted on the switch control board 3331 and the receiver controller 358 mounted on the channel adapter board 3311 or the disk adapter board 3351 include a through hole 13a, an AC coupling capacitor 354, a connector 355a, and a backplane board. 356, the through hole 13b, the connector 355b, and the through hole 13c, and is connected by a PCIe I / F transmission line 351 that is a high-speed differential signal.
  • the PCIe I / F transmission line 351 has a large number of locations (for example, in the vicinity of the through holes 13a to 13c) where characteristic impedance mismatch occurs.
  • the disk adapter board 3351 and the HDD board 3701 are electrically connected by the backplane board 366.
  • the driver controller 363 mounted on the disk adapter board 3351 and the receiver controller 368 mounted on the HDD board 3701 include a through hole 13d, an AC coupling capacitor 364, a connector 365a, a backplane board 366, a through hole 13e, The connector 365b and the through hole 13f are connected by a SAS I / F transmission line 361 that is a high-speed differential signal.
  • the SAS I / F transmission line 361 also has a number of locations (for example, in the vicinity of the through holes 13 d to 13 f) where characteristic impedance mismatch occurs.
  • a signal having a frequency of several GHz or more is transmitted bidirectionally.
  • FIG. 7 is a perspective view of a differential wiring and a through-hole connection portion of a transmission line for a high-speed differential signal viewed from the upper surface of a conventional substrate.
  • the conventional substrate 2 connects the P side and the N side of the differential wiring (surface layer) 11a to the P side and the N side of the differential wiring (inner layer) 11b through the through-hole portion 131.
  • One or more GND layers 12 are formed between the layer on which the dynamic wiring 11a is formed and the layer on which the differential wiring 11b is formed, and the insulating layer 18 is formed with a material such as glass epoxy resin between the layers. For this reason, there is a large mismatch in the characteristic impedance of the connection portion between the differential wiring (surface layer) 11a and the through-hole portion 131 with respect to the signal transmission direction 14, and the waveform of the signal transmitted by reflection is disturbed.
  • the GND conductor pattern shown in FIGS. 8 and 9 is formed on the GND layer 12 closest to the differential wiring, thereby making it possible to reduce reflection.
  • FIG. 8 is a perspective view of the differential wiring and the through hole portion of the transmission line of the high-speed differential signal viewed from the upper surface of the substrate in the first embodiment.
  • FIG. 9 is a diagram showing a substrate cross section and a GND conductor pattern in Example 1.
  • a trapezoidal GND conductor pattern 121a is provided on the closest GND layer 12 facing the differential wiring (surface layer) 11a so as to face the differential wiring (surface layer) 11a.
  • the trapezoidal shape of the GND conductor pattern 121a is such that the facing area of the GND conductor pattern 121a facing the differential wiring (surface layer) 11a gradually increases toward the through hole portion 131. That is, the GND conductor pattern 121a and the opposing (overlapping) of the differential wiring (surface layer) 11a on the P side and the N side are started from the point Bm.
  • the conductor pattern width on the P side and N side of the differential wiring (surface layer) 11a is W, and the conductor thickness is T1.
  • the upper side (point Bm) is the distance between the P side and the N side of the differential wiring (surface layer) 11a (referred to as an interval S), and the lower side (point Dm) is the differential wiring (surface layer).
  • the width is opposite across both the P side and N side of 11a (2 ⁇ W + S), and is an isosceles trapezoidal shape having a length L (length from the Bm point to the Dm point).
  • the thickness T2 of the GND conductor pattern 121a is a uniform thickness.
  • the differential wiring (inner layer) 11b also has a trapezoidal GND conductor pattern 121b on the nearest GND layer 12 facing the differential wiring (inner layer) 11b. Is provided.
  • the shape of the GND conductor pattern 121b is such that the facing area of the GND conductor pattern 121b facing the differential wiring (surface layer) 11b gradually increases toward the through-hole portion 131 (from the Bs point to the Ds point). The shape is an isosceles trapezoid. Further, the thickness of the GND conductor pattern 121b is uniform and T2.
  • the GND conductor pattern 121b for the differential wiring (inner layer) 11b is also formed in the same shape as the GND conductor pattern 121a on the GND layer 12 so as to be symmetric with respect to the center line of the Dm point and the Ds point.
  • the clearance shape of the through-hole portion 131 is such that the boundary with the differential wiring (surface layer) 11a is perpendicular to the transmission direction 14 of the differential wiring (surface layer) 11a.
  • an ellipse, an octagon, a hexagon, etc. may be used in addition to the rectangle as shown in FIG.
  • the coupling capacitance capacity between the differential wiring 11 and the GND conductor pattern 121 is gradually reduced toward the through hole portion 131. Increased characteristic impedance dance can be reduced gradually.
  • FIG. 9 is a diagram showing a substrate cross section and a GND conductor pattern in Example 1.
  • FIG. 9A is a cross-sectional view of the substrate 1.
  • FIG. 9B shows the GND conductor pattern 121 viewed from above (viewed).
  • FIG. 9C shows a cross section of the substrate in the vicinity of the differential wiring (surface layer) 11 a of the substrate 1 as viewed from the direction A.
  • the GND conductor pattern 121a shown in FIG. 9B is applied to the GND layer 12 closest to the differential wiring (surface layer) 11a, and the GND layer 12 closest to the differential wiring (surface layer) 11b is connected to GND. Conductive pattern 121b is formed.
  • the differential wiring 11, the GND layer 12, and the power supply layer are generally formed using a highly conductive and inexpensive metal material such as copper, and the insulating layer 18 is generally formed of an insulating material such as glass epoxy resin. .
  • the present invention is not limited to the aforementioned materials.
  • a coupling capacitance capacitance C between the differential wiring 11 and the GND conductor pattern 121 is expressed by Expression (2).
  • ⁇ r relative dielectric constant
  • ⁇ o dielectric constant in vacuum
  • A conductor facing area
  • d conductor spacing.
  • the coupling capacitance capacitance C can be increased. Also, the coupling capacitance capacitance C can be increased by reducing the conductor distance d, that is, the distance H1 between the differential wiring (surface layer) 11a and the GND layer 12.
  • the interval H1 can be freely changed by changing the conductor thickness T2 of the GND conductor pattern 121.
  • the conductor thickness T1 of the differential wiring 11 and the conductor thickness T2 of the GND conductor pattern 121 may be the same or different.
  • the junction capacitance capacitance C between the paired GNDs can be changed and offset with the inductance component.
  • the characteristic impedance Zo of the transmission line can be freely changed. That is, the facing area A is gradually increased toward the through hole 131 as in the transmission direction 14 to increase the junction capacitance capacitance C. As a result, the characteristic impedance Zo of the transmission line is reduced and can be brought close to the characteristic impedance Zth of the through-hole portion 131. Therefore, reflection at the junction between the differential wiring 11 and the through hole 13 can be suppressed to a low level.
  • FIG. 10 is a diagram illustrating a GND conductor pattern using the characteristic impedance matching circuit of ⁇ / 4 wavelength in the first embodiment.
  • FIG. 10A represents the characteristic impedance
  • FIG. 10B represents the reflection coefficient.
  • a characteristic impedance matching circuit of ⁇ / 4 wavelength is provided by providing a shape such that the facing area A of the GND conductor pattern 121 facing the differential wiring 11 increases stepwise toward the through hole 13. Form.
  • ⁇ is the wavelength of the transmission signal
  • the fundamental frequency is 5 GHz and the wavelength is 6 cm.
  • Zo and Zth are the characteristic impedance of the transmission line and the characteristic impedance at the through hole.
  • the characteristic impedance ( ⁇ ) at each point is expressed by equations (3) to (5).
  • the characteristic impedance Z1 (transmission path) is a square root of a value obtained by multiplying the characteristic impedance Zo (output impedance) and the characteristic impedance Z2 (input impedance).
  • Z2 input impedance
  • Zn + 1 the relationship of Z0> Z1>...> Zn> Zn + 1 is established.
  • the difference between the front and rear characteristic impedances can be further reduced by increasing the number n + 1 for dividing the transmission line into the width ⁇ / 4.
  • the reflection coefficient ⁇ at each point of the transmission path is expressed by the following formulas (6) to (8) using the characteristic impedance of each point calculated from the above formulas (3) to (5). .
  • the length L of the above-mentioned isosceles trapezoidal GND conductor pattern 121 becomes longer as represented by the formula (10) and may not be formed to face the differential wiring. is there.
  • a threshold value for obtaining a sufficient reflection suppressing effect and an appropriate length is set, a value of n that is equal to or less than the threshold value 0.1 is obtained, and the length L of the GND conductor pattern 121 is determined by Expression (10). To do.
  • FIG. 11 is a cross-sectional view of the substrate at the point Am.
  • a differential signal is transmitted in the depth direction from the front.
  • the characteristic impedance Zo of the wiring at the point Am of the differential wiring (surface layer) 11a part is calculated from the equation (11).
  • ⁇ r is the relative dielectric constant of the insulating layer 18
  • H2 is the layer thickness between the substrate surface layer and the insulating layer 18
  • W is the width of the wiring pattern
  • T1 is the conductor thickness of the wiring pattern.
  • FIG. 12 is a cross-sectional view of the substrate at the As point. Similar to FIG. 11, a differential signal is transmitted from the front to the depth.
  • the characteristic impedance Zo of the wiring at the As point of the differential wiring (inner layer) 11b portion is calculated from Expression (12).
  • ⁇ r is the relative dielectric constant of the insulating layer 18
  • H3 is the thickness of the insulating layer 18 located between the GND layers
  • W is the width of the wiring pattern
  • T1 is the conductor thickness of the wiring pattern.
  • the characteristic impedance can be reduced by reducing the distances H2 to H3 between the differential wiring 11 and the GND layer 12 facing each other.
  • the GND conductor pattern 121 changes from the Bm point to the Dm point or from the Ds point to the Bs point in proportion to the ratio of facing the line width W of the differential wiring 11.
  • the characteristic impedance gradually decreases to a smaller value.
  • the GND conductor pattern 121 is opposed to half the wiring line width W.
  • FIG. 13 is a cross-sectional view of the substrate at point Bm.
  • FIG. 14 is a cross-sectional view of the substrate at point Cm.
  • FIG. 15 is a cross-sectional view of the substrate at point Dm.
  • a differential signal is transmitted in the depth direction from the front.
  • a GND conductor pattern 121a having a width S starts to be formed from the point Bm.
  • the width of the GND conductor pattern 121a becomes larger as it goes to the point Cm, and the portion facing gradually increases. To increase.
  • the portions facing the P side and the N side of the differential wiring (surface layer) 11a are each half of the wiring pattern width W. Further, the height H1 of the corresponding portion is a value obtained by subtracting the conductor thickness T2 of the GND conductor pattern 121a from the height H2 of the portion not facing each other.
  • the portions facing the P side and N side of the differential wiring (surface layer) 11a have the wiring pattern width W, respectively.
  • the effective height of the portion facing the P side and the N side of the differential wiring (surface layer) 11a is reduced from H2 to H1, so that the equation (11)
  • the characteristic impedance Zo of the differential wiring (surface layer) 11a decreases as it approaches the through hole 13, and approaches the value of the characteristic impedance Zth of the through hole 13.
  • FIG. 16 is a cross-sectional view of the substrate at the Bs point.
  • FIG. 17 is a cross-sectional view of the substrate at point Cs.
  • FIG. 18 is a cross-sectional view of the substrate at point Ds.
  • a differential signal is transmitted in the depth direction from the front.
  • the GND conductor pattern 121b having the width S starts to be formed from the Bs point. However, there is no portion facing the P side and the N side of the differential wiring (inner layer) 11b at the Bs point, and the width of the GND conductor pattern 121b increases as it goes to the Cs point, and the portion that gradually faces To increase.
  • the portions facing the P side and the N side of the differential wiring (inner layer) 11b are each half of the wiring pattern width W.
  • the height H5 of the corresponding part is a value obtained by subtracting the conductor thickness T2 of the GND conductor pattern 121b from the height H3 of the insulating layer 18 of the part not facing.
  • the portions facing the P side and N side of the differential wiring (inner layer) 11b have the wiring pattern width W, respectively.
  • the isosceles trapezoidal GND conductor pattern 121 is formed symmetrically with respect to the center line of the through hole 13 orthogonal to the differential wiring 11 in the GND layer 12 closest to the differential wiring 11.
  • the coupling capacitance C between the differential wiring 11 and the GND conductor pattern 121 can be gradually increased as it approaches the through hole.
  • the reactance component which is the sum of the inductance capacity of the differential wiring 11, can be gradually reduced, and the characteristic impedance can be gradually reduced.
  • the GND conductor pattern 121 has a trapezoidal shape such as an isosceles trapezoid, but a triangular GND conductor pattern such as a right triangle is used so as to face the P side and the N side of the differential wiring 11 respectively. Even if the same effect is obtained.
  • the necessary area for wiring does not increase significantly, and the board that requires high-density wiring on which I / F controllers and expander LSIs that require high-density wiring are mounted
  • the present invention can be applied.
  • the shortage of the wiring area can hardly occur, the number of wiring layers of the substrate can be reduced, and as a result, the substrate cost and the device cost can be reduced.
  • the differential wiring 11a on the surface layer and the differential wiring 11b on the inner layer are connected by the through hole 13 but the differential wirings on the surface layer (the front surface or the back surface of the substrate) pass through each other.
  • the inner layer differential wirings are connected by through holes, two or more sets of differential wirings are connected by through holes on the surface of the substrate, and further, the inner layer differential wirings are through.
  • the present invention can be applied and the above-described effects can be obtained even when connected by holes.
  • the angle formed between the differential wiring 11a on the surface layer and the differential wiring 11b on the inner layer is 180 degrees (straight line).
  • the angle formed is not limited to this.
  • the present invention can be applied to any angle such as 45 degrees, 30 degrees, and 0 degrees.
  • a GND conductor pattern may be formed in a shape such as an isosceles trapezoidal shape or an isosceles triangle in the closest GND layer to a single wiring instead of a differential wiring.
  • a through hole is taken as an example of a via
  • the present invention can be applied to a wiring connection using a blind via or a via via that connects only layers, and the same effect can be obtained.
  • FIG. 19 is a perspective view viewed from the top surface of the substrate in Example 2.
  • FIG. FIG. 20 is a diagram showing a substrate cross section and a GND pattern in Example 2.
  • FIG. 21 is a diagram illustrating a GND conductor pattern using the characteristic impedance matching circuit of ⁇ / 4 wavelength according to the second embodiment.
  • the coupling capacitance capacitance C between the differential wiring 11 and the GND conductor pattern 121 is increased by gradually increasing the facing area of the GND conductor pattern 121 that faces the differential wiring 11, thereby increasing the differential capacitance.
  • a structure in which the characteristic impedance Zo of the wiring 11 is gradually brought close to the characteristic impedance Zth of the through hole 13 is shown.
  • a rectangular GND conductor pattern 122a is provided on the GND 12 layer facing the differential wiring (surface layer) 11a so as to face the differential wiring (surface layer) 11a.
  • a rectangular GND conductor pattern 122b is provided on the GND 12 layer facing the differential wiring (inner layer) 11b so as to face the differential wiring (inner layer) 11b.
  • the GND conductor pattern 122a and the GND conductor pattern 122b are gradually thickened as they approach the through-hole portion 131.
  • the coupling capacitance capacitance C between the differential wiring 11 and the GND conductor pattern 122 can be gradually increased toward the through hole portion 131 as in the first embodiment, and the characteristic impedance dance Zo can be gradually reduced.
  • FIG. 20A is a cross-sectional view of the substrate 1.
  • FIG. 20B is an overhead view of the GND conductor pattern 122 from above.
  • FIG. 20C shows a cross section of the substrate in the vicinity of the differential wiring (surface layer) of the substrate 1 viewed from the direction A.
  • the GND conductor pattern 122a shown in FIG. 20B is connected to the GND layer 12 closest to the differential wiring (surface layer) 11a, and the GND layer 12 closest to the differential wiring (inner layer) 11b.
  • a GND conductor pattern 122b is formed.
  • the GND conductor patterns 122a and 122b are formed of GND conductor sub-patterns 1221, 1222, 1223, 1224, and 1225 having different heights.
  • the thickness of the GND conductor sub-pattern 1221 is the conductor thickness T2, the thickness of the GND conductor sub-pattern 1222 is T2 ⁇ 2, and the thickness of the GND conductor sub-pattern 1225 is T2 ⁇ 5.
  • the distance H to the differential wiring (surface layer) 11a also decreases stepwise by H11> H12> H13> H14> H15, and the coupling capacitance capacitance C also enters the through hole 13 as C1 ⁇ C2 ⁇ C3 ⁇ C4 ⁇ C5. It gets bigger as you get closer.
  • the GND conductor sub-pattern may be a solid shape in which the area of the upper side is smaller than the area of the bottom side instead of the rectangular parallelepiped shape.
  • the ratio of decreasing the area may be made smaller than the ratio of decreasing the height.
  • FIG. 21 is a diagram illustrating a GND conductor pattern using the characteristic impedance matching circuit of ⁇ / 4 wavelength in the second embodiment.
  • a characteristic impedance matching circuit of ⁇ / 4 wavelength is formed by providing a shape that gradually decreases the distance H between the GND conductor patterns facing the differential wiring 11 toward the through hole 13.
  • the characteristic impedance of the transmission line can be calculated by the above formulas (3) to (5) as in the first embodiment.
  • the reflection coefficient ⁇ at the connection portion between the GND conductor sub-patterns can be calculated from Expression (6) to Expression (8), and ⁇ rss can also be calculated from Expression (9). Therefore, similarly to Example 1, the value of n is obtained so that the value of ⁇ rss is smaller than 0.1, and the length L of the GND conductor pattern 122 is determined by Expression (10).
  • a plurality of GND conductor sub-patterns having different heights (thicknesses) are made symmetrical with respect to the center line of the through hole 13 orthogonal to the differential wiring 11 on the GND layer 12 closest to the differential wiring 11.
  • the coupling capacitance capacitance C between the differential wiring 11 and the GND conductor pattern 122 can be gradually increased as the distance from the through hole is approached, and the characteristic impedance can be gradually decreased. Therefore, a sharp change in characteristic impedance that occurs at the connection portion between the differential wiring 11 and the through hole 13 can be moderated, so that deterioration of transmission characteristics due to reflection can be suppressed.
  • GND conductor sub-pattern group not only on the transmission line of the differential signal but also on the transmission line of the single signal (or every P side and N side of the differential signal).
  • the present invention can be applied to a substrate that requires high-density wiring on which various I / F controllers and expander LSIs are mounted. .
  • the shortage of the wiring area can hardly occur, the number of wiring layers of the substrate can be reduced, and as a result, the substrate cost and the device cost can be reduced.
  • this invention is not limited to the above-mentioned Example, Various modifications are included.
  • the above-described embodiments have been described in detail for easy understanding of the present invention, and are not necessarily limited to those having all the configurations described.
  • a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment.
  • the control lines and information lines indicate what is considered necessary for the explanation, and not all the control lines and information lines on the product are necessarily shown. Actually, it may be considered that almost all the components are connected to each other.
  • Substrate 3 Storage device 11a Differential wiring (surface layer) 11b Differential wiring (inner layer) 12 GND layer 13 Through hole (via) 35 Logical board part 36 HDD control board part 121a, 121b, 122a, 122b GND conductor pattern 1221, 1222, 1223, 1224, 1225 GND conductor sub-pattern

Abstract

　本発明では、配線エリアの不足の発生を防止し、高速信号路とスルーホール接続部の特性インピーダンス不整合による反射を低減する。そのため、高速信号路とスルーホールの接続部近傍の高速信号路と最も近いＧＮＤ層上に盛り上げ形状の導体パターンをスルーホールの前後に形成する。更に、導体パターンは台形形状で、スルーホールに近づくにつれ幅広になるような形状とする。

Description

ストレージ装置及び基板
　本発明は、ストレージ装置及びストレージ装置で使用する基板に関する。
　ストレージ装置のバックエンドに採用されている、ＳＡＳ（Ｓｅｒｉａｌ　Ａｔｔａｃｈｅｄ　ＳＣＳＩ）やＰＣＩ－ｅｘｐｒｅｓｓ（登録商標、以下ＰＣＩｅ）等の高速シリアルインタフェースにおいて、転送速度の高速化およびマルチレーンやマルチリンクといった複数の入出力ポートを纏めて、一つの論理的な伝送ラインを構成することによるデータ通信の高速化が進行している。
　これらの高速シリアルインタフェースは、通常２本をペアとした信号伝送路上に符号化されたデータに対応する差動信号を流す方式である。また、これら高速配線の信号品質の評価においては、信号計測器画面上に表示された、差動信号の重ね合わせによるアイパターンを計測する方式が用いられており、一般的に、アイパターンの開口面積が大きく、差動信号のクロスポイントが両信号の中間電位に位置している事が望ましい。この差動信号の信号伝送路及び配線形成方法の１つとして、特許文献１記載の技術がある。
日本公開特許２００６－２４５２９１号公報　　　　　　　　　　　　　　　（米国公開特許２００６／０１９７６２５号公報）
　一般的に、基板（Ｐ／Ｋ）上の高速信号線路にはスルーホールビア（以下、スルーホール）配線を設けない事が望ましいとされている。これは、スルーホール部と配線部の特性インピーダンスが異なる為、両者の接続部において、特性インピーダンス不整合による信号の反射が生じ、この反射信号の重畳によるノイズが、受信端で信号読み取りエラーを誘発する為である。
　また、一方で、ストレージ装置に多数搭載されるＨＤＤ（Ｈａｒｄ　Ｄｉｓｋ　Ｄｒｉｖｅ）やＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）等の記憶デバイスの入出力ポートのマルチ化は、ストレージ装置のバックエンドにおける基板上のデータ転送経路数を著しく増大させることになる。
　これは、特にインタフェースを制御するコントローラやエクスパンダ（中継スイッチ）等のＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）のピン数の増大化／高密度化という状況を生じ、これら重要機能を有する部品近傍での信号配線レイアウトの自由度を著しく低下させる要因となっている。
　従って、信号配線設計の自由度を確保するため、例え数ＧＨｚ以上の高速信号路であっても、スルーホール結線を基板上に設ける事は不可欠であり、このスルーホール結線部における特性インピーダンス不整合による反射を如何に抑制するかが重要な技術的課題となっている。
　更に、ストレージ装置のバックエンドに採用されているインタフェースは、一般的なＴＣＰ／ＩＰネットワークと異なり、フレーム損失やフレーム順序性の喪失を許容しておらず、破損パケット（フレーム）のみの再送メカニズムを有していない。その為、一つのデータ転送コネクション内で転送される複数のフレームのうち、特定の１フレームに回復不能な読み取りエラーが生じただけでも、当該データ転送の全フレームを再送するというリトライを行わなくてはならず、データ再送による転送帯域の無用な消費や応答性能の低下を引き起こすという特有の問題もある。
　そこで、特許文献１記載の技術では、高速伝送路の配線幅と配線間隔を段階的に広げるように基板へ配線して特性インピーダンス不整合を低減させる方式を開示している。
　しかしながら、この従来方式では、差動配線が多数ある場合に配線のための必要エリアが大幅に増えてしまい、インタフェースコントローラやエクスパンダＬＳＩのような高密度配線が必要な部位においては、従来技術を適用できない。また、この従来技術は配線エリアの不足を生じ易く、配線エリアが不足する場合は、基板の配線層追加が生じ、基板層数増により基板コストと装置コストの両方が高くなるという問題もある。
　そこで、本発明は配線エリアの不足の発生を防止し高速信号路とスルーホール接続部の特性インピーダンス不整合による反射を低減することを目的とする。
　上記課題を解決するために、本発明では、信号配線とスルーホールの接続部近傍の部位に、信号配線と最も近いＧＮＤ層上に、盛り上げ形状の導体構造（パターン）を形成する。導体パターンは、等脚台形形状でスルーホールに近づくにつれ幅広になるような形状ないしは、階段形状でスルーホールに近づくにつれ厚くする形状とする。また、導体パターンは、スルーホールの前後において同一形状で形成する。
　本発明は、配線パターンの形状を変更することなく、信号配線とスルーホールの接続部で生じる特性インピーダンスの急峻な変化を緩やかにし、特性インピーダンス不整合を解消できるため、高密度配線及び実装が可能となる。前述以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
図１は、本発明を適用した基板の断面図である。 図２は、従来技術での基板の断面図である。 図３は、本発明を適用したストレージ装置の外観図である。 図４は、ストレージ装置の内部ブロック図である。 図５は、論理基板部でのＰＣＩｅインタフェース伝送線路の実装イメージ図である。 図６は、ＨＤＤ制御基板部でのＳＡＳインタフェース伝送線路の実装イメージ図である。 図７は、従来の基板上面から目視した高速差動信号の伝送線路の差動配線とスルーホール接続部の透視図である。 図８は、実施例１での基板上面から目視した高速差動信号の伝送線路の差動配線とスルーホール接続部の透視図である。 図９は、実施例１での基板断面及びＧＮＤ導体パターンを示す図である。 図１０は、実施例１でのλ／４の波長特性インピーダンス整合回路を用いたＧＮＤ導体パターンを示す図である。 図１１は、図８に示すＡｍ点での基板断面図である。 図１２は、図８に示すＡｓ点での基板断面図である。 図１３は、図８に示すＢｍ点での基板断面図である。 図１４は、図８に示すＣｍ点での基板断面図である。 図１５は、図８に示すＤｍ点での基板断面図である。 図１６は、図８に示すＢｓ点での基板断面図である。 図１７は、図８に示すＣｓ点での基板断面図である。 図１８は、図８に示すＤｓ点での基板断面図である。 図１９は、実施例２での基板上面から目視した高速差動信号の伝送線路の差動配線とスルーホール接続部の透視図である。 図２０は、実施例２での基板断面及びＧＮＤ導体パターンを示す図である。 図２１は、実施例２のλ／４波長の特性インピーダンス整合回路を用いたＧＮＤ導体パターンを示す図である。
　以下、図面を参照しながら本発明の実施の形態を説明する。
　また、各要素、例えば、コントローラは番号などで識別可能であるが、識別可能な情報であれば、名前など他種の識別情報が用いられても良い。本発明の図及び説明において同一部分には同一符号を付与しているが、本発明が本実施例に制限されることは無く、本発明の思想に合致するあらゆる応用例が本発明の技術的範囲に含まれる。また、特に限定しない限り、各構成要素は複数でも単数でも構わない。
＜発明概念＞
　本発明の概要を従来技術と対比させて図１及び図２で説明する。図１は、本発明を適用した基板の断面図である。図２は、従来技術での基板の断面図である。
　本発明の実施形態における基板では、差動信号配線（以下、差動配線）とスルーホールの接続部近傍の部位に、差動配線と最も近いＧＮＤ層上に、等脚台形などの盛り上げ形状の導体構造（パターン）を、スルーホールに近づくにつれ幅広になるように形成することが特徴である。
　まず、従来技術について図２を用いて説明する。ストレージ装置、サーバなどの情報システムや多機能携帯電話などの通信装置等では多層の基板が使用される。基板２の表層（表面及び裏面）に差動配線（表層）１１ａ（マイクロストリップライン）が形成されている。また、基板２の内層には差動配線（内層）１１ｂ（ストリップライン）とＧＮＤ層１２が形成されている。差動配線（表層）１１ａと差動配線（内層）１１ｂはスルーホール１３により接続される。なお、図示はしていないが、電源層も内層に形成される。また、差動配線（表層）１１ａと差動配線（内層）１１ｂを差動配線１１と称することがある。
　また、ストレージ装置などの情報システムで使用される標準的な基板の材質は比誘電率εｒを有するガラスエポキシ樹脂で、各層の間にこの材質が絶縁層として形成され配線層間及び電源層とＧＮＤ層との間の絶縁状態を保っている。また、全層数としては１６層から３０層程度で、信号層が６層から１２層、電源層とＧＮＤ層１２を合わせて１０層から１８層程度となる。また、電源層はパターンで形成し、ＧＮＤ層１２は一様なベタ層で形成するのが一般的である。上述のように差動配線（表層）１１ａと差動配線（内層）１１ｂはスルーホール１３で接続される。なお、差動配線１１からスルーホール１３への信号が伝送される場合、差動配線１１とスルーホール１３との接続部での反射係数は、以下の式（１）により算出される。
Figure JPOXMLDOC01-appb-M000001
　但し、Ｚｏ：差動配線の特性インピーダンス（Ω）、Ｚｔｈ:スルーホールの特性インピーダンス（Ω）である。
　式（１）から分かるように、特性インピーダンスが異なる伝送線路を接続した場合の接続部での反射の大きさを示し、ρ（絶対値）が大きいほど反射が大きく、ゼロであれば反射は生じない。つまり、反射を無くす条件はＺｏとＺｔｈが等しいことであることが分かる。また、反射を減らすには、差動配線とスルーホールの特性インピーダンス差を小さくする必要がある。
　ＰＣＩｅインタフェース（以下、ＰＣＩｅ　Ｉ／Ｆ）、ＳＡＳインタフェース（以下、ＳＡＳ　Ｉ／Ｆ）等の高速差動信号の伝送線路における特性インピーダンスを、規格で定められている値（一般的には、シングルエンドで５０Ω、ディファレンシャルエンドで１００Ω）となるように配線を設計することが望ましい。
　しかしながら、伝送線路の差動配線（表層）１１ａないし差動配線（内層）１１ｂとスルーホール１３に特性インピーダンス差（Ｚｏ＞Ｚｔｈ）があり、これを特性インピーダンスの不整合と呼ぶ。特性インピーダンスが不整合となる領域は、図２の基板２に示すように、差動配線（表層）１１ａとスルーホール１３との接続領域である特性インピーダンス不整合領域１　１５ａと、差動配線（内層）１１ｂとスルーホール１３との接続領域である特性インピーダンス不整合領域２　１５ｂである。なお、特性インピーダンス不整合領域１　１５ａと特性インピーダンス不整合領域２　１５ｂを称して、特性インピーダンス不整合領域１５と称することがある。
　この特性インピーダンス不整合領域１５では反射係数ρが大きくなり、差動配線１１とスルーホール１３の接続部で反射が生じる。この反射信号の重畳によるノイズが、信号受信端での信号読み取りエラーを誘発し、ストレージ装置などの情報システムにシステムダウンやデータロストなどの重大な障害を発生させる。
　そこで、本発明の基板１では、図１に示すように、差動配線とスルーホールの接続部近傍の部位（特性インピーダンス制御領域１　１６ａ、特性インピーダンス制御領域２　１６ｂ）に、差動配線１１と最も近いＧＮＤ層１２上に、盛り上げ形状のＧＮＤ導体構造（パターン）を形成する。導体パターンは、例えば台形形状でスルーホール１３に近づくにつれ幅広になるような形状とする。
　つまり、特性インピーダンス制御領域１　１６ａのＧＮＤ導体パターン１２１ａの左側の幅が狭く、右側のスルーホール１３に行くに従って幅広になる。逆に、特性インピーダンス制御領域２　１６ｂのＧＮＤ導体パターン１２１ｂの左側の幅は広く、右側のスルーホール１３からの距離が大きくなるに従って幅を狭くする。
　すなわち、ＧＮＤ導体パターン１２１は、スルーホール１３の前後で、対称となるように形成する。このような構造とする事で、差動配線１１とＧＮＤ導体パターン１２１間の結合キャパシタンス容量がスルーホールへ近づくにつれ緩やかに増える。これに伴い差動配線のインダクタンス容量との和であるリアクタンス成分を徐々に減少させ、特性インピーダンスを緩やかに小さくすることが出来る。
　図１に示す基板１の構造により、伝送路の差動配線１１とスルーホール１３の接続部で生じる特性インピーダンスの急峻な変化を緩やかにし、差動配線（表層）１１ａから差動配線（内層）１１ｂへの伝送時および、差動配線（内層）１１ｂから差動配線（表層）１１ａへの伝送時の両方とも、反射による伝送特性の劣化を抑制できる。ＧＮＤ導体パターンの構造の詳細な説明は後述する。
＜ストレージ装置外観＞
　図３は、本発明を適用したストレージ装置の外観図である。
　ストレージ装置３は、基本筐体３１と増設用ＤＫＵ（Ｄｉｓｋ　Ｕｎｉｔ）３２から構成される。基本筐体３１は、ストレージ装置３を制御するコントローラ部であるＤＫＣ（Ｄｉｓｋ　Ｃｏｎｔｒｏｌｌｅｒ）３３と多数（数百台以上）のＨＤＤ３７を内蔵したＤＫＵ３４から構成される。増設用ＤＫＵ３２は、ＤＫＵ３４である。
　ＤＫＣ３３は、論理基板部３５、外部電源断時に論理基板部３５を動作させるための電力を供給するバッテリ３３０、保守員が障害情報の解析や装置診断をするときに利用するＳＶＰ（Ｓｅｒｖｉｃｅ　　Ｐｒｏｃｅｓｓｏｒ）３１１、論理基板部３５など冷却するための冷却ファン３２１と外部電源のＡＣ入力部３２３を備える。
　ＤＫＵ３４は、多数のＨＤＤ３７、ＨＤＤ３７に電力を供給するためのＨＤＤ用ＤＣ電源３２２及びＡＣ入力部３２３、ＨＤＤ３７とＤＫＣ３３を接続するためのＨＤＤ制御基板部３６、ＨＤＤ制御基板部３６及びＨＤＤ３７を冷却するための冷却ファン３２１を備える。
　論理基板部３５にはＰＣＩｅ　Ｉ／Ｆの差動信号が配線され、ＨＤＤ制御基板部３６にはＳＡＳ　Ｉ／Ｆの差動信号が配線される。
＜ストレージ装置内部＞
　図４は、ストレージ装置３の内部ブロック図である。
　ストレージ装置３は、ネットワーク４２を介し１つ以上のホスト装置４１と接続する。ストレージ装置３は、複数のチャネルアダプタ３３１、キャッシュメモリ３３２、スイッチ制御部３３３、共有メモリ３３４、複数のディスクアダプタ３３５、ＳＶＰ３１１、複数のＨＤＤ３７を備える。また、図示していないが、ＤＫＣ３３全体を制御するＭＰ（Ｍｉｃｒｏ　Ｐｒｏｃｅｓｓｏｒ）も備える。
　チャネルアダプタ３３１は、ネットワーク４２と接続しホスト装置４１から、Ｉ／Ｏコマンド（ライトコマンド又はリードコマンド）を受信し、受信したＩ／Ｏコマンドをスイッチ制御部３３３に転送するコントローラである。
　キャッシュメモリ３３２及び共有メモリ３３４は、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などの揮発性メモリ及び／又は、フラッシュメモリなどの不揮発性メモリであり、ホストからの書込みデータやディスクアレイシステムを制御する種々の制御情報などが格納される。
　スイッチ制御部３３３には、チャネルアダプタ３３１、キャッシュメモリ３３２、共有メモリ３３４、ディスクアダプタ３３５が接続され、コマンドやデータの送受信を制御する。チャネルアダプタ３３１とスイッチ制御部３３３との間、およびスイッチ制御部３３３とディスクアダプタ３３５との間は、ＰＣＩｅ　Ｉ／Ｆ３５１の高速差動信号で接続されている。
　ディスクアダプタ３３５は、ＨＤＤ３７へのスイッチ制御部３３３からのデータの書き込み及びＨＤＤ３７からスイッチ制御部３３３へのデータの読み出しを制御するコントローラである。ディスクアダプタ３３５とＨＤＤ３７との間はＳＡＳ　Ｉ／Ｆ３６１の高速差動信号で接続されている。
＜伝送線路実装＞
　図５は、論理基板部３５でのＰＣＩｅインタフェース伝送線路の実装イメージ図である。図６は、ＨＤＤ制御基板部３６でのＳＡＳインタフェース伝送線路の実装イメージ図である。
　図５のように、論理基板部３５では、スイッチ制御部３３３のスイッチ制御基板３３３１と、チャネルアダプタ基板３３１１またはディスクアダプタ基板３３５１とがバックプレーン基板３５６により、電気的に接続される。また、スイッチ制御基板３３３１に実装されているドライバーコントローラ３５３とチャネルアダプタ基板３３１１またはディスクアダプタ基板３３５１に実装されているレシーバコントローラ３５８とが、スルーホール１３ａ、ＡＣ結合キャパシタ３５４、コネクタ３５５ａ、バックプレーン基板３５６、スルーホール１３ｂ、コネクタ３５５ｂ、スルーホール１３ｃを経由して、高速差動信号であるＰＣＩｅ　Ｉ／Ｆ伝送線路３５１で接続される。
　前述のように、スイッチ制御部３３３には多数のチャネルアダプタ３３１と多数のディスクアダプタ３３５が接続されるため、各基板では多数の配線及びスルーホールが形成される。つまり、ＰＣＩｅ　Ｉ／Ｆ伝送線路３５１には、特性インピーダンスの不整合が生じている箇所（例えば、スルーホール１３ａから１３ｃ近傍）が多数存在する。
　図６のように、ＨＤＤ制御基板部３６では、ディスクアダプタ基板３３５１とＨＤＤ基板３７０１とが、バックプレーン基板３６６により電気的に接続される。また、ディスクアダプタ基板３３５１に実装されているドライバーコントローラ３６３とＨＤＤ基板３７０１に実装されているレシーバコントローラ３６８とが、スルーホール１３ｄ、ＡＣ結合キャパシタ３６４、コネクタ３６５ａ、バックプレーン基板３６６、スルーホール１３ｅ、コネクタ３６５ｂ、スルーホール１３ｆを経由して、高速差動信号であるＳＡＳ　Ｉ／Ｆ伝送線路３６１で接続される。ＨＤＤ基板３７０１には、多数のＨＤＤ３７が接続されるため、ディスクアダプタ基板３３５１とＨＤＤ基板３７０１との間の信号線数は大きく、各基板では多数の配線と多数のスルーホールが形成される。つまり、図５と同様、ＳＡＳ　Ｉ／Ｆ伝送線路３６１にも特性インピーダンスの不整合が生じている箇所（例えば、スルーホール１３ｄから１３ｆ近傍）が多数存在する。また、ＰＣＩｅ　Ｉ／Ｆ伝送線路３５１やＳＡＳ　Ｉ／Ｆ伝送線路３６１では、数ＧＨｚ以上の周波数の信号が双方向で伝送されている。
＜実施例１＞
　図７は、従来の基板上面から目視した高速差動信号の伝送線路の差動配線とスルーホール接続部の透視図である。
　従来の基板２は、図７のように差動配線（表層）１１ａのＰ側とＮ側を、スルーホール部１３１で差動配線（内層）１１ｂのＰ側とＮ側とに接続し、差動配線１１ａを形成した層と差動配線１１ｂを形成した層との間にＧＮＤ層１２を一層以上形成し、各層の間をガラスエポキシ樹脂などの材質で絶縁層１８を形成していた。そのため、信号伝送方向１４に対し、差動配線（表層）１１ａとスルーホール部１３１との接続部分の特性インピーダンスの不整合が大きく、反射により伝送される信号の波形が乱れる。同じく、差動配線（表層）１１ｂからスルーホール部１３１への信号伝送でも、接続部分の特性インピーダンスの不整合による反射が発生する。そこで、本発明では図８及び図９に示すＧＮＤ導体パターンを差動配線に最も近いＧＮＤ層１２に形成し、反射の低減を可能とするものである。
　図８は、実施例１での基板上面から目視した高速差動信号の伝送線路の差動配線とスルーホール部の透視図である。図９は、実施例１での基板断面及びＧＮＤ導体パターンを示す図である。
　図８に示すように、差動配線（表層）１１ａと対向する一番近いＧＮＤ層１２上に差動配線（表層）１１ａと面する様に台形形状のＧＮＤ導体パターン１２１ａを設ける。なお、ＧＮＤ導体パターン１２１ａの台形形状は、差動配線（表層）１１ａと対向するＧＮＤ導体パターン１２１ａの対向面積が、スルーホール部１３１に向かって除々に大きくなる様な形状とする。つまり、点Ｂｍ点からＧＮＤ導体パターン１２１ａと差動配線（表層）１１ａのＰ側及びＮ側との対向（重なり）を始める。なお、差動配線（表層）１１ａのＰ側及びＮ側の導体パターン幅をＷとし、導体厚をＴ１とする。そして、Ｃｍ点で差動配線（表層）１１ａの幅の半分がＧＮＤ導体パターン１２１ａに対向させる。最後に、スルーホール部１３１との境界であるＤｍ点で、差動配線（表層）１１ａの幅と同じ幅でＧＮＤ導体パターン１２１ａに対向させる。
　つまり、ＧＮＤ導体パターン１２１ａを、上辺（Ｂｍ点）が差動配線（表層）１１ａのＰ側とＮ側との間隔（間隔Ｓとする）で、下辺（Ｄｍ点）が差動配線（表層）１１ａのＰ側とＮ側両方に跨って対向する幅（２×Ｗ＋Ｓ）とし、長さＬ（Ｂｍ点からＤｍ点までの長さ）とする等脚台形形状とする。また、ＧＮＤ導体パターン１２１ａの厚さＴ２は、均一の厚さとする。
　また、差動配線（内層）１１ｂも差動配線（表層）１１ａと同様に、対向する一番近いＧＮＤ層１２上に差動配線（内層）１１ｂと面する様に台形形状のＧＮＤ導体パターン１２１ｂを設ける。なお、ＧＮＤ導体パターン１２１ｂの形状は、差動配線（表層）１１ｂと対向するＧＮＤ導体パターン１２１ｂの対向面積が、スルーホール部１３１に向かって（Ｂｓ点からＤｓ点に向かって）除々に大きくなる様な等脚台形形状とする。また、ＧＮＤ導体パターン１２１ｂの厚さの均一でＴ２とする。
　つまり、差動配線（内層）１１ｂに対するＧＮＤ導体パターン１２１ｂもＧＮＤ導体パターン１２１ａと同一形状とし、Ｄｍ点とＤｓ点の中心線に対して線対称となるようにＧＮＤ層１２上に形成する。
　なお、スルーホール部１３１のクリアランス形状は、差動配線（表層）１１ａとの境界が差動配線（表層）１１ａの伝送方向１４に対して垂直となる形状とする。クリアランス形状の例としては図８のような長方形の他に、長楕円形、８角形、６角形などもよい。
　以上のようにＧＮＤ導体パターン１２１を差動配線１１に最も近いＧＮＤ層１２上に形成することで、差動配線１１とＧＮＤ導体パターン１２１間の結合キャパシタンス容量がスルーホール部１３１に向かって緩やかに増え特性インピーダンスダンスが緩やかに小さくすることができる。
　図９は、実施例１での基板断面及びＧＮＤ導体パターンを示す図である。図９（ａ）は基板１の断面図である。また、図９（ｂ）はＧＮＤ導体パターン１２１を上方向から俯瞰（目視）したものである。図９（ｃ）は方向Ａから目視した基板１の差動配線（表層）１１ａ付近の基板断面を示したものである。
　図９（ａ）のように差動配線（表層）１１ａに最も近いＧＮＤ層１２へ図９（ｂ）に示すＧＮＤ導体パターン１２１ａを、差動配線（表層）１１ｂに最も近いＧＮＤ層１２にＧＮＤ導体パターン１２１ｂを形成する。
　差動配線１１、ＧＮＤ層１２、電源層は銅などの伝導性が高く安価な金属材料を用いて形成され、絶縁層１８はガラスエポキシ樹脂などの絶縁材料で形成されるのが一般的である。但し、本発明では前述の材料に限定されるものではない。
　特性インピーダンスダンスが緩やかに小さくできる理由について、図９（ｃ）で説明する。差動配線１１とＧＮＤ導体パターン１２１間の結合キャパシタンス容量Ｃは、式（２）で表される。
Figure JPOXMLDOC01-appb-M000002
　但し、εr：比誘電率、εo：真空中の誘電率、Ａ：導体の対向面積、ｄ：導体間隔である。
　つまり、差動配線（表層）１１ａとＧＮＤ層１２との対向面積Ａを大きくすれば結合キャパシタンス容量Ｃを大きくできる。また、導体間隔ｄ、すなわち、差動配線（表層）１１ａとＧＮＤ層１２との間隔Ｈ１を小さくすることでも、結合キャパシタンス容量Ｃを大きくできる。なお、間隔Ｈ１はＧＮＤ導体パターン１２１の導体厚Ｔ２を変えることにより自由に変更できる。また、差動配線１１の導体厚Ｔ１とＧＮＤ導体パターン１２１の導体厚Ｔ２は同じでもよいし、異なってもよい。
　以上のように、差動配線１１と対向するＧＮＤ導体パターン１２１間の間隔Ｈ１および対向面積Ａを変化させると、対ＧＮＤ間の接合キャパシタンス容量Ｃを変化させえることができ、インダクタンス成分と相殺させることにより伝送路の特性インピーダンスＺｏを自由に変えることができる。つまり、伝送方向１４のようにスルーホール部１３１に向かって、対向面積Ａを徐々に広くしていき接合キャパシタンス容量Ｃを大きくする。これにより、伝送路の特性インピーダンスＺｏが小さくなり、スルーホール部１３１の特性インピーダンスＺｔｈに近づけることができる。そのため、差動配線１１とスルーホール１３との接合部での反射を小さく抑えることが可能となる。
＜特性インピーダンス整合回路１＞
　上述の構成を図１０で詳細に説明する。図１０は、実施例１でのλ／４波長の特性インピーダンス整合回路を用いたＧＮＤ導体パターンを示す図である。図１０（ａ）が特性インピーダンスを表し、図１０（ｂ）が反射係数を表す。
　本発明では、差動配線１１と対向するＧＮＤ導体パターン１２１の対向面積Ａが、スルーホール１３に向かって段階的に大きくなる様な形状を設けることにより、λ／4波長の特性インピーダンス整合回路を形成する。図１０に示したλ／4波長の特性インピーダンス整合回路の仕様を満たす様に伝送線路を設計することにより、特性インピーダンスの不整合を抑制することができる。
　ここで、λは伝送信号の波長で、１０Ｇｂｐｓ（Ｇｉｇａ　ｂｉｔｓ　ｐｅｒ　ｓｅｃｏｎｄ）差動信号の場合、基本周波数５ＧＨｚで、波長は６ｃｍである。また、Ｚｏ及びＺｔｈは、前述の伝送線路の特性インピーダンス及びスルーホールでの特性インピーダンスである。
　前述の等脚台形形状のＧＮＤ導体パターン１２１を用いた基板１での伝送路の特性インピーダンスは、図１０のように幅λ／４（＝１．５ｃｍ）の長方形で表される特性を連続的に並べたものに近似できる。各点での特性インピーダンス（Ω）は、式（３）から式（５）で表される。例えば、特性インピーダンスＺ１（伝送路）は、特性インピーダンスＺｏ（出力インピーダンス）と特性インピーダンスＺ２（入力インピーダンス）を乗算した値の平方根である。以下、Ｚ２からＺｎ＋１も同様である。また、下記の式から分かるようにＺ０＞Ｚ１＞・・・＞Ｚｎ＞Ｚｎ＋１の関係が成り立つ。加えて、伝送路を幅λ／４に分割する数ｎ＋１を大きくすることにより、前後の特性インピーダンスの差は更に小さくすることができる。
Figure JPOXMLDOC01-appb-M000003
Figure JPOXMLDOC01-appb-M000004
Figure JPOXMLDOC01-appb-M000005
　また、伝送路の各点での反射係数ρは、上記の式（３）から（５）から算出された各点の特性インピーダンスを用いて下記の式（６）から（８）で表される。
 
Figure JPOXMLDOC01-appb-M000006
Figure JPOXMLDOC01-appb-M000007
Figure JPOXMLDOC01-appb-M000008
　また、式（９）で表される各点の反射係数ρの２乗総和の平方根ρrss（Ｒｏｏｔ　Ｓｕｍ　Ｓｑｕａｒｅ）が小さいほど反射を抑制できる。そのため、ρrssの値が０．１より小さくなるようにｎの値を決定する。ｎの値を大きくすれば各点の間の特性インピーダンスの差は小さくなり、各点での反射係数も小さくなる。そのため、ρrssの値を０に近づけることができる。
　しかしながら、ｎの値を大きくすれば前述の等脚台形形状のＧＮＤ導体パターン１２１の長さＬが式（１０）で表されるように長くなり差動配線に対向して形成できなくなる可能性がある。ｎを小さくしてＧＮＤ導体パターン１２１の長さＬを短くすることも可能であるが、反射が大きくなり充分な反射の抑制効果が得られなくなる。そこで、充分な反射の抑制効果と適当な長さが得られる閾値を設定し、その閾値０．１以下となるｎの値を求め、式（１０）でＧＮＤ導体パターン１２１の長さＬを決定する。
Figure JPOXMLDOC01-appb-M000009
Figure JPOXMLDOC01-appb-M000010
　＜各点の断面図＞
　次に、Ａｍ点からＤｍ点及びＡｓ点からＤｓ点での基板断面の形状及び特性インピーダンスについて説明する。図１１は、Ａｍ点での基板断面図である。手前から奥行方向に差動信号が伝送される。差動配線(表層)１１ａ部のＡｍ点の配線の特性インピーダンスＺｏは、式（１１）から算出される。但し、εr：絶縁層１８の比誘電率、Ｈ２：基板表層と絶縁層１８との間の層厚、Ｗ：配線パターンの幅、Ｔ１：配線パターンの導体厚である。
Figure JPOXMLDOC01-appb-M000011
　図１２は、Ａｓ点での基板断面図である。図１１と同様、手前から奥行方向に差動信号が伝送される。差動配線(内層)１１ｂ部のＡｓ点の配線の特性インピーダンスＺｏは、式（１２）から算出される。但し、εr：絶縁層１８の比誘電率、Ｈ３：ＧＮＤ層間に位置する絶縁層１８の層厚、Ｗ：配線パターンの幅、Ｔ１：配線パターンの導体厚である。
Figure JPOXMLDOC01-appb-M000012
　上記の式（１１）、式（１２）の特性インピーダンス算出式で示すように、差動配線１１と対向するＧＮＤ層１２との距離Ｈ２ないしＨ３を小さくすることで、特性インピーダンスを小さくできる。Ｂｍ点からＤｍ点の間およびＢｓ点からＤｓ点の間は、ＧＮＤ導体パターン１２１が差動配線１１のライン幅Ｗと対向する比率に比例してＢｍ点からＤｍ点またはＤｓ点からＢｓ点に向かって特性インピーダンスが段階的に小さい値に変化する。
　いま、Ｚａｍ：Ａｍ点の特性インピーダンス、Ｚｄｍ：Ｄｍ点の特性インピーダンス、Ｚａｓ：Ａｓ点の特性インピーダンス、Ｚｄｓ：Ｄｓ点の特性インピーダンスとすると配線ライン幅Ｗの半分までＧＮＤ導体パターン１２１が対向しているＣｍ点、Ｃｓ点の特性インピーダンスＺｃｍ、Ｚｃｓは、それぞれ、Ｚｃｍ＝（Ｚａｍ＋Ｚｄｍ）／２、Ｚｃｓ＝（Ｚａｓ＋Ｚｄｓ）／２の関係となる。
　図１３は、Ｂｍ点での基板断面図である。図１４は、Ｃｍ点での基板断面図である。図１５は、Ｄｍ点での基板断面図である。いずれの図でも、手前から奥行方向に差動信号が伝送される。
　まず、図１３のように、Ｂｍ点から幅ＳのＧＮＤ導体パターン１２１ａが形成され始める。但し、Ｂｍ点では差動配線（表層）１１ａのＰ側及びＮ側と対向する部分は存在せず、Ｃｍ点へ向かうのに伴いＧＮＤ導体パターン１２１ａの幅が大きくなり、徐々に対向する部分が増加する。
　次に、図１４のように、Ｃｍ点では差動配線（表層）１１ａのＰ側及びＮ側と対向する部分は、それぞれ配線パターン幅Ｗの半分となる。更に、対応する部分の高さＨ１は、対向していない部分の高さＨ２からＧＮＤ導体パターン１２１ａの導体厚Ｔ２を引いた値である。
　最後は、図１５のように、Ｄｍ点では差動配線（表層）１１ａのＰ側及びＮ側と対向する部分は、それぞれ配線パターン幅Ｗとなる。
　以上の図１３から図１５に示すように、差動配線（表層）１１ａのＰ側及びＮ側と対向する部分の実効的な高さがＨ２からＨ１へと小さくなるので、式（１１）で表されるように差動配線（表層）１１ａの特性インピーダンスＺｏがスルーホール１３へ近つくにつれて小さくなり、スルーホール１３の特性インピーダンスＺｔｈの値に近づけられる。
　図１６は、Ｂｓ点での基板断面図である。図１７は、Ｃｓ点での基板断面図である。図１８は、Ｄｓ点での基板断面図である。いずれの図でも、手前から奥行方向に差動信号が伝送される。
　まず、図１３と同様、図１６のように、Ｂｓ点から幅ＳのＧＮＤ導体パターン１２１ｂが形成され始める。但し、Ｂｓ点では差動配線（内層）１１ｂのＰ側及びＮ側と対向する部分は存在せず、Ｃｓ点へ向かうのに伴いＧＮＤ導体パターン１２１ｂの幅が大きくなり、徐々に対向する部分が増加する。
　次に、図１４と同様、図１７のように、Ｃｓ点では差動配線（内層）１１ｂのＰ側及びＮ側と対向する部分は、それぞれ配線パターン幅Ｗの半分となる。更に、対応する部分の高さＨ５は、対向していない部分の絶縁層１８の高さＨ３からＧＮＤ導体パターン１２１ｂの導体厚Ｔ２を引いた値である。
　最後に、図１５と同様、図１８のように、Ｄｓ点では差動配線（内層）１１ｂのＰ側及びＮ側と対向する部分は、それぞれ配線パターン幅Ｗとなる。
　図１６から図１８に示すように、差動配線（内層）１１ｂのＰ側及びＮ側と対向する部分の実効的な高さをＨ３からＨ５へと小さくできるので、式（１２）で表されるように差動配線（内層）１１ｂの特性インピーダンスＺｏがスルーホール１３へ近つくにつれて小さくなり、スルーホール１３の特性インピーダンスＺｔｈの値に近づけられる。
　以上のように、差動配線１１に最も近いＧＮＤ層１２に等脚台形形状のＧＮＤ導体パターン１２１を、差動配線１１と直交するスルーホール１３の中心線に対し対称に形成する。このような構造とする事で、差動配線１１とＧＮＤ導体パターン１２１間の結合キャパシタンス容量Ｃをスルーホールへ近づくにつれ緩やかに増やせる。これに伴い差動配線１１のインダクタンス容量との和であるリアクタンス成分を徐々に減少させ、特性インピーダンスを緩やかに小さくすることが出来る。
　そのため、差動配線１１とスルーホール１３の接続部で生じる特性インピーダンスの急峻な変化を緩やかにし、反射による伝送特性の劣化を抑制できる。加えて、従来技術のように差動配線１１のパターンの幅及び差動配線１１のＰ側とＮ側との間隔を変える必要はなく、基板上での配線設計が容易になり高密度実装も可能となる。
　また、本実施例では、ＧＮＤ導体パターン１２１を等脚台形などの台形形状としているが、差動配線１１のＰ側及びＮ側それぞれに対向するよう直角三角形などの三角形状のＧＮＤ導体パターンを採用しても同等の効果を得られる。
　更に、差動配線が多数ある場合に配線のための必要エリアが大幅に増えることがなく、高密度配線が必要な　Ｉ／ＦコントローラやエクスパンダＬＳＩが実装される高密度配線が必要な基板に本発明を適用できる。加えて、配線エリアの不足を生じ難くできるので基板の配線層数の低減をでき、その結果、基板コスト及び装置コストを削減できる。
　また、実施例１では、表層の差動配線１１ａと内層の差動配線１１ｂとがスルーホール１３で接続された場合で説明したが、表層（基板の表面または裏面）の差動配線同士がスルーホールで接続された場合、内層の差動配線同士がスルーホールで接続された場合、基板の表層面で２組以上の差動配線がスルーホールで接続され、更に、内層の差動配線がスルーホールで接続された場合などでも、本発明を適用でき前述の効果を得られる。
　また、実施例１では、表層の差動配線１１ａと内層の差動配線１１ｂとが成す角度を１８０度（直線）とした例で説明したが、成す角度がこれに限定されるものではなく９０度、４５度、３０度、０度等の任意の角度でも本発明を適用できる。更に差動配線でなくシングル配線へ、最も近いＧＮＤ層に等脚台形形状や２等辺三角形などの形状でＧＮＤ導体パターンを形成してもよい。また、ビアとしてスルーホールを例としたが、層間のみを接続するブラインドビアやベリッドビアでの配線の接続でも本発明を適用でき同等の効果を得られる。
＜実施例２＞
　図１９は、実施例２での基板上面から目視した透視図である。図２０は、実施例２での基板断面及びＧＮＤパターンを示す図である。図２１は、実施例２のλ／４波長の特性インピーダンス整合回路を用いたＧＮＤ導体パターンを示す図である。
　実施例１では、差動配線１１と対向するＧＮＤ導体パターン１２１の対向面積を徐々に大きくしていくことにより、差動配線１１とＧＮＤ導体パターン１２１間の結合キャパシタンス容量Ｃを大きくし、差動配線１１の特性インピーダンスＺｏを段階的にスルーホール１３の特性インピーダンスＺｔｈに近づける構造を示した。
　実施例２では、差動配線１１と対向するＧＮＤ導体パターン１２２との対向する高さ（距離）を段階的に小さくしていき、結合キャパシタンス容量Ｃを大きくする構造を説明する。
　図１９に示すように、差動配線（表層）１１ａと対向するＧＮＤ１２層上に差動配線（表層）１１ａと面する様に矩形のＧＮＤ導体パターン１２２ａを設ける。また、差動配線（内層）１１ｂと対向するＧＮＤ１２層上に差動配線（内層）１１ｂと面する様に矩形のＧＮＤ導体パターン１２２ｂを設ける。
　そして、ＧＮＤ導体パターン１２２ａ及びＧＮＤ導体パターン１２２ｂを、スルーホール部１３１に近づくにつれ段階的に厚くする。
　このＧＮＤ導体パターン１２２の形状により、実施例１と同様に、差動配線１１とＧＮＤ導体パターン１２２間の結合キャパシタンス容量Ｃをスルーホール部１３１側に向かって緩やかに増やすことができ、特性インピーダンスダンスＺｏが緩やかに小さくできる。
　その理由について、図２０で詳細に説明する。図２０（ａ）は、基板１の断面図である。また、図２０（ｂ）は、ＧＮＤ導体パターン１２２を上方向から俯瞰したものである。図２０（ｃ）は、方向Ａから目視した基板１の差動配線（表層）付近の基板断面を示したものである。
　図２０（ａ）のように、差動配線（表層）１１ａに最も近いＧＮＤ層１２へ図２０（ｂ）に示すＧＮＤ導体パターン１２２ａを、差動配線（内層）１１ｂに最も近いＧＮＤ層１２へＧＮＤ導体パターン１２２ｂを形成する。ＧＮＤ導体パターン１２２ａ及び１２２ｂは、高さの異なるＧＮＤ導体サブパターン１２２１、１２２２、１２２３、１２２４、１２２５から形成される。
　ＧＮＤ導体サブパターン１２２１の厚さは導体厚Ｔ２で、ＧＮＤ導体サブパターン１２２２の厚さはＴ２×２で、ＧＮＤ導体サブパターン１２２５の厚さはＴ２×５となる。そのため、差動配線（表層）１１ａへの距離ＨもＨ１１＞Ｈ１２＞Ｈ１３＞Ｈ１４＞Ｈ１５段階的に小さくなり、結合キャパシタンス容量ＣもＣ１＜Ｃ２＜Ｃ３＜Ｃ４＜Ｃ５というようにスルーホール１３に近づくにつれて大きくなる。
　また、ＧＮＤ導体サブパターンを直方体形状で無く、底辺の面積より上辺の面積が小さくなる立体形状とすることもできる。底辺の面積より上辺の面積が小さくなる立体形状であれば、高さが小さくなる割合より面積が小さくなる割合を小さくすればよい。そうすることにより、結合キャパシタンス容量Ｃを大きくできる。
＜特性インピーダンス整合回路２＞
　図２１は、実施例２でのλ／４波長の特性インピーダンス整合回路を用いたＧＮＤ導体パターンを示す図である。差動配線１１と対向するＧＮＤ導体パターン間の距離Ｈをスルーホール１３に向かって段階的に小さくする様な形状を設けることにより、λ/4波長の特性インピーダンス整合回路を形成する。図２１のようなλ/4波長の特性インピーダンス整合回路の仕様を満たす様に伝送線路を設計することにより、特性インピーダンスの不整合を抑制することができる。
　なお、実施例２も実施例１と同様、伝送路の特性インピーダンスは、前述の式（３）から式（５）で算出することができる。同じく、ＧＮＤ導体サブパターン同士の接続部での反射係数ρも式（６）から式（８）から、ρrssも式（９）から算出できる。そのため、実施例１と同様に、ρrssの値が０．１より小さくなるようにｎの値を求め、式（１０）でＧＮＤ導体パターン１２２の長さＬを決定する。
　以上のように、差動配線１１に最も近いＧＮＤ層１２に高さ（厚さ）の異なるＧＮＤ導体サブパターンを複数個、差動配線１１と直交するスルーホール１３の中心線に対し線対称になるよう形成する。このような構造とする事で、差動配線１１とＧＮＤ導体パターン１２２間の結合キャパシタンス容量Ｃをスルーホールへ近づくにつれ緩やかに増やせ、特性インピーダンスを緩やかに小さくすることが出来る。そのため、差動配線１１とスルーホール１３の接続部で生じる特性インピーダンスの急峻な変化を緩やかにできるので、反射による伝送特性の劣化を抑制できる。
　なお、実施例１と実施例２を組み合わせて、スルーホール１３に近づくに従い対向面積Ａを大きくし、高さＨを小さくしていくＧＮＤ導体パターンもよい。更に、前述のＧＮＤ導体パターンを差動信号のＰ側とＮ側それぞれに形成しても良い。
　また、差動信号の伝送線路だけでなく、シングル信号（または、差動信号のＰ側とＮ側毎）の伝送線路にＧＮＤ導体サブパターン群を形成することで、省スペース化を実現できる。
　更に、差動配線が多数ある場合に配線のための必要エリアが大幅に増えることがなく、各種Ｉ／ＦコントローラやエクスパンダＬＳＩが実装される高密度配線が必要な基板に本発明を適用できる。加えて、配線エリアの不足を生じ難くできるので基板の配線層数の低減をでき、その結果、基板コスト及び装置コストを削減できる。
　なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。また、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。
　１、２　基板
　３　ストレージ装置
　１１ａ　差動配線（表層）
　１１ｂ　差動配線（内層）
　１２　ＧＮＤ層
　１３　スルーホール（ビア）
　３５　論理基板部
　３６　ＨＤＤ制御基板部
　１２１ａ、１２１ｂ、１２２ａ、１２２ｂ　ＧＮＤ導体パターン
　１２２１、１２２２、１２２３、１２２４、１２２５　ＧＮＤ導体サブパターン

Claims (15)

  1. 　ストレージ装置であって、前記ストレージ装置は、
    　第１コントローラと、
    　第２コントローラと、
    　前記第１コントローラと前記第２コントローラとを電気的に接続する信号ラインを形成する基板を備え、
    　前記基板は、
    　前記信号ラインを形成する信号層と
    　ＧＮＤ層と、
    　前記ＧＮＤ層上に積層される絶縁層と、
    　前記信号ライン同士を接続するスルーホールとから構成され、
    　前記信号ラインと前記スルーホールとの接続部分の手前から接続部分に向かって、前記信号ラインに最も近いＧＮＤ層へ所定の厚さを有する導体パターンを形成する
    　ことを特徴とするストレージ装置。
     
  2. 　請求項１記載のストレージ装置であって、前記信号ラインは差動信号である
    　ことを特徴とするストレージ装置。
     
  3. 　請求項２記載のストレージ装置であって、前記ストレージ装置は、
    　複数の記憶デバイスから構成される記憶領域をホスト装置に提供するためのホスト通信制御部と、
    　前記記憶デバイスを制御する記憶デバイス制御部と、
    　前記ストレージ装置全体を制御する制御部と、
    　前記記憶デバイス部と制御部との通信を行う記憶デバイス通信制御部とを備える
    　ことを特徴とするストレージ装置。
     
  4. 　請求項３記載のストレージ装置であって、前記第１コントローラが前記制御部であり、前記第２コントローラが前記ホスト通信制御部または前記記憶デバイス通信制御部である
    　ことを特徴とするストレージ装置。
     
  5. 　請求項３記載のストレージ装置であって、前記第１コントローラが前記記憶デバイス通信制御部であり、前記第２コントローラが前記記憶デバイス制御部である
    　ことを特徴とするストレージ装置。
     
  6. 　請求項２記載のストレージ装置であって、前記導体パターンの形状は、前記信号ラインと前記スルーホールとの接続部分に向かって幅が広くなる台形である
    　ことを特徴とするストレージ装置。
     
  7. 　請求項２記載のストレージ装置であって、前記導体パターンは、同一幅で、前記信号ラインと前記スルーホールとの接続部分に向かって段階的に厚くなる階段形状である
    　ことを特徴とするストレージ装置。
     
  8. 　請求項２記載のストレージ装置であって、前記導体パターンは、前記信号ラインと前記スルーホールとの接続間及び、前記スルーホールと前記信号ラインとは別の信号ラインとの接続間にそれぞれ対称となるように形成する
    　ことを特徴とするストレージ装置。
     
  9. 　基板であって、前記基板は、
    　前記信号ラインを形成する信号層と
    　ＧＮＤ層と、
    　前記ＧＮＤ層上に積層される絶縁層と、
    　前記信号ライン同士を接続するスルーホールとから構成され、
    　前記信号ラインと前記スルーホールとの接続部分の手前から接続部分に向かって、前記信号ラインに最も近いＧＮＤ層へ所定の厚さを有する導体パターンを形成する
    　ことを特徴とする基板。
     
  10. 　請求項９記載の基板であって、前記信号ラインは差動信号である
    　ことを特徴とする基板。
     
  11. 　請求項９記載の基板であって、前記導体パターンの形状は、前記信号ラインと前記スルーホールとの接続部分に向かって幅が広くなる台形である
    　ことを特徴とする基板。
     
  12. 　請求項９記載の基板であって、前記導体パターンは、同一幅で、前記信号ラインと前記スルーホールとの接続部分に向かって段階的に厚くなる階段形状である
    　ことを特徴とする基板。
     
  13. 　請求項９記載の基板であって、前記導体パターンは、前記信号ラインと前記スルーホールとの接続間及び、前記スルーホールと前記信号ラインとは別の信号ラインとの接続間にそれぞれ対称となるように形成する
    　ことを特徴とする基板。
     
  14. 　請求項１３記載の基板であって、前記導体パターンの水平方向の形状は、前記信号ラインと前記スルーホールとの接続部分に向かって幅が広くなる台形形状であり、垂直方向の形状は、前記信号ラインと前記スルーホールとの接続部分に向かって段階的に厚くなる階段形状である
    　ことを特徴とする基板。
     
  15. 　請求項１３記載の基板であって、前記信号ラインは差動信号で、前記導体パターンは同一幅で前記信号ラインと前記スルーホールとの接続部分に向かって段階的に厚くなる階段形状で、前記差動信号のＰ側及びＮ側信号ラインそれぞれに形成する
    　ことを特徴とする基板。
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